KR0169266B1 - 고속 바이폴라 트랜지스터의 제조방법 - Google Patents

고속 바이폴라 트랜지스터의 제조방법 Download PDF

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사토 후미오
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Abstract

본 발명은, 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형 고속 바이폴라 트랜지스터를 제조할 때, 베이스와 에미터를 2중확산법에 의해 형성할 수 있는 제조방법을 제공한다.
본 발명에 의하면, 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터를 제조할 때, 베이스 불순물을 포함하는 제1폴리실리콘(11)을 패터닝한 베이스 확산원(11a)으로부터의 열확산에 의해 내부베이스 확산층(14)을 형성하고, 더욱이 베이스 확산원상에 에미터 불순물을 포함하는 제2폴리실리콘(12)을 형성한 후에, 베이스 확산원보다 좁은 영역에 제2폴리실리콘과 제1폴리실리콘을 잔존시키도록 패터닝을 수행하고, 이 후 열확산에 의해 에미터 확산층(19)을 형성하는 것을 특징으로 한다.

Description

고속 바이폴라 트랜지스터의 제조방법
제1도는 본 발명의 고속 바이폴라 트랜지스터의 제조방법의 제1실시예에 따른 제조공정의 일부를 도시한 단면도.
제2도는 제1도의 공정에 이어지는 공정을 도시한 단면도.
제3도는 제2도의 공정에 이어지는 공정을 도시한 단면도.
제4도는 제3도의 공정에 이어지는 공정을 도시한 단면도.
제5도는 제4도의 공정에 이어지는 공정을 도시한 단면도.
제6도는 제5도의 공정에 이어지는 공정을 도시한 단면도.
제7도는 제6도의 공정에 이어지는 공정을 도시한 단면도.
제8도는 제7도의 공정에 이어지는 공정을 도시한 단면도.
제9도는 제8도의 공정에 이어지는 공정을 도시한 단면도.
제10도는 종래의 베이스인출 폴리실리콘을 에미터·폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터의 제조방법에 있어서, 에미터·폴리실리콘을 불순물 확산원으로 한 p형과 n형 불순물의 2중확산에 의해 베이스와 에미터를 형성할 때, 에미터·폴리실리콘내에서의 보론과 비소의 농도구배의 일례를 나타낸 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : N+형 매립층 2 : N-형 에피택셜층
3 : 제1산화막 4 : 제1질화막
5 : 제2산화막 6 : PSG막
7 : N+확산층 8 : 제3산화막
9 : 제1폴리실리콘 10 : 제3산화막
11 : 제2폴리실리콘 11a : 베이스 확산원
12 : 제3폴리실리콘 12a : 콜렉터 인출전극
13 :제4산화막 14 : 내부베이스 확산층
15 : 에미터전극 17 : 제4폴리실리콘
16 : 제5산화막으로 이루어진 스페이서(spacer)
18 : 외부베이스 확산층 19 : 에미터 확산층
[산업상의 이용분야]
본 발명은, 고속 바이폴라 트랜지스터의 제조방법에 관한 것으로, 특히 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 자기정합형 트랜지스터의 제조에 즈음하여 베이스와 에미터 확산층을 형성하는 불순물을 폴리실리콘으로부터 고상(固相)확산에 의해 도입하는 고속 바이폴라 트랜지스터의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
고속 바이폴라 트랜지스터의 베이스와 에미터를 형성할 때, 보론의 이온주입에 의해 내부베이스를 형성하고, 비소가 도프(dope)된 폴리실리콘을 내부베이스상에 형성하며, 이 비소가 도프된 폴리실리콘으로부터 비소를 내부베이스내로 고상확산하여 에미터를 형성하는 방식이 일반적이다.
고속 바이폴라 트랜지스터를 보다 고속으로 동작시키기 위해, 얕은 베이스와 에미터를 형성하려고 할 때, 보론의 이온주입법에서는 보론이온의 채널링(channeling)의 영향이라든가 보론의 확산계수가 높은 것 등의 이유에 의해 얕은 베이스층의 형성에는 한계가 있었다.
이것을 극복하는 방법으로서, 에미터·폴리실리콘으로부터의 고상확산에 의해 베이스를 형성하는 방법이 알려져 있다. 이 방법은 베이스인출 폴리실리콘을 에미터·폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터의 제조에 즈음하여 적용되고, NTT사의 제안에 따른 SST(Super Self-aligned Transistor)형이나 IBM형 등이 알려져 있다.
그러나, 상기한 바와 같이 에미터·폴리실리콘을 불순물 확산원으로 한 p형과 n형 불순물의 2중확산에 의해 베이스와 에미터를 형성하는 방법은, 이하에 설명하는 바와 같이 (1) 베이스와 에미터확산의 제어성, (2) 내부/외부베이스의 링크(link)영역 형성에 관하여 문제가 있다.
즉, 베이스인출 폴리실리콘을 에미터·폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터에 있어서는, 에미터·폴리실리콘은 애스펙트(aspect)비가 대단히 높은 구멍부분에 퇴적되고 있어, 에미터영역 바로 위의 폴리실리콘 두께의 제어성이 양호하지 않아 이 에미터·폴리실리콘으로부터의 보론확산(베이스 확산)의 제어성이 악화된다.
또, 상기 보론(B)의 확산시에 에미터·폴리실리콘의 입자지름이 커지고, 이 폴리실리콘중의 비소(As)의 확산계수가 크게 감소하여 이 폴리실리콘중에 있어서 비소가 농도구배를 가져 버리기(제10도 참조) 때문에, 상기 보론확산후의 비소확산(에미터확산)에 즈음하여 비소확산의 제어성도 나빠진다는 문제가 있다.
또, 상기 2중확산에 의해 베이스와 에미터를 형성하는 경우, 내부베이스의 형성과는 별도로 외부베이스와 내부베이스를 연락(連絡)하기 위한 p형의 링크 영역을 형성할 필요가 있다. 이 링크영역의 형성방법으로서, 에미터폭을 결정하는 폴리실리콘 혹은 산화막의 측벽을 형성하기 전에 이온주입에 의해 p형 불순물로서 보론을 도입하는 방법이 있다.
이 링크영역은, 후의 공정에서 형성하는 내부베이스 확산층에 비해 충분히 얕은 확산층일 필요가 있다는 것은 자명하지만, 상기한 바와 같은 2중확산에 의해 베이스와 에미터를 형성하는 경우의 베이스 접합깊이는 매우 얕아(0.15μm 이하임) 상기 링크영역의 접합깊이는 0.10μm 이하일 필요가 있다.
그런데, 이러한 얕은 p형 확산층을 이온주입법에 의해 얻는 것은 보론이온의 채널링의 영향이 있어 대단히 곤란하다.
상기 링크영역을 형성한 실례로서는, (1) 채널링억제와 보론의 실효주입 에너지를 작게 하기 위해 BF2이온을 주입하고, 더욱이 링크영역(베이스영역)보다 다소 깊은 위치에 n형 불순물(인)을 이온주입에 의해 도입하며, 링크영역 바로 아래의 콜렉터 n형 불순물 농도를 높게 함으로써 접합깊이를 얕게 하는 방법, 혹은 (2) 에미터·폴리실리콘의 퇴적전의 에미터 개구 산화막의 에칭에 즈음하여, 기판표면을 오버·에칭함으로써 내부베이스 표면 자체를 링크영역 표면보다 깊은 위치에 형성하여 내부베이스로부터 본 링크영역의 깊이를 얕게 하는 방법이 있다.
그러나, 전자의 방법 (1)은 다음에 설명하는 바와 같은 문제점이 있다. 즉, 2중확산에 의한 베이스와 에미터의 형성에 즈음해서는, 베이스와 에미터 모두 에미터·폴리실리콘으로부터의 고상확산을 이용하기 때문에, 활성영역에 이온주입에 의한 조사(照射)결함이 없다는 장점을 갖고 있음에도 불구하고, 링크영역의 형성을 위해 BF2이온의 주입을 수행하면, 통상의 바이폴라 트랜지스터에서의 베이스의 보론이온주입과 비교해도 다량의 조사결함이 도입되어 버린다.
또, 후자의 방법 (2)는 기판표면을 오버·에칭할 때, 에칭을 정밀도 좋게 실행하는 것이 곤란하고, 또 오버·에칭된 기판의 측면이 에미터표면으로서 작용하기 때문에 실효적인 에미터폭이 변화해 버린다.
이 문제점을 해결하기 위해 본원 발명자는 일본 특허출원 평3-343198호 「고속 바이폴라 트랜지스터의 제조방법」에 의해 상기 SST를 베이스로 한 트랜지스터를 제조할 때의 2중확산의 방법과 링크영역의 형성법에 관해 제안했다.
그러나, 상술한 바와 같이 베이스인출 폴리실리콘을 에미터·폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터에 있어서는, 상술한 바와 같이 애스펙트비가 대단히 높은 구멍부분에 퇴적된 에미터·폴리실리콘으로부터의 보론확산(베이스 확산)을 수행하기 때문에, 어떻게 해도 베이스 확산층의 제어성이 우수한 것으로는 되지 못하여 한계가 존재한다.
한편, 상기 베이스인출 폴리실리콘과 에미터·폴리실리콘의 형성순서를 역으로 한 경우, 즉 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 트랜지스터는, 에미터·폴리실리콘이 평면적으로 퇴적되어 있기 때문에, 이 에미터·폴리실리콘으로부터의 보론확산(베이스 확산)의 제어성은 대단히 양호하다.
그러나, 상술한 바와 같은 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터를 제조할 때, 종래는 패터닝된 에미터·폴리실리콘의 패턴 자체에 대해 자기정합적으로 에미터 확산층을 형성하는 방법을 채용하고 있기 때문에, 상술한 2중확산의 방법을 적용하는 것은 불가능하다.
즉, 조래의 NPN형 트랜지스터의 제조에 즈음하여 2중확산법을 적용하려고 하면, 베이스와 에미터의 소망하는 농도와, 보론과 비소의 확산계수의 관계에 의해, 먼저 베이스 불순물인 보론을 포함하는 에미터·폴리실리콘으로부터 보론을 확산하고, 다음에 에미터 불순물인 비소를 에미터·폴리실리콘에 도입한 후에 비소를 확산할 필요가 있다.
이때, 보론을 포함하는 에미터·폴리실리콘을 패터닝한 후에 이 패터닝된 폴리실리콘내에 에미터확산을 위해 필요한 비소를 도입하는 것이 불가능하다.
상술한 바와 같이 종래는 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형 고속 바이폴라 트랜지스터의 제조에 즈음하여, 에미터·폴리실리콘을 불순물 확산원으로 한 p형과 n형 불순물의 2중확산에 의해 베이스와 에미터를 차례로 형성하는 2중확산법을 적용하는 것이 불가능하다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형 고속 바이폴라 트랜지스터를 제조할 때, 베이스와 에미터 확산층을 차례로 형성하기 위한 불순물을 폴리실리콘으로부터 고상확산에 의해 도입할 수 있고, 베이스와 에미터를 2중확산법에 의해 형성할 수 있는 고속 바이폴라 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에 따른 고속 바이폴라 트랜지스터의 제조방법은, 제1도전형의 제1불순물을 포함하는 반도체기판상에 제2도전형의 제2불순물을 포함하는 제1다결정 실리콘막을 형성하는 공정과, 이방성 에칭에 의해 상기 제1다결정 실리콘막중 소망하는 부위만 잔존시키는 공정, 열확산에 의해 상기 제1다결정 실리콘막으로부터 상기 제2불순물을 상기 반도체기판내로 고상확산하는 공정, 상기 반도체기판상에 제1도전형의 제3불순물을 포함하는 제2다결정 실리콘막을 형성하는 공정, 상기 반도체기판상에 제1절연막을 형성하는 공정, 이방성 에칭에 의해 상기 잔존시킨 제1다결정 실리콘막의 영역보다 좁은 부위에만 상기 제1절연막과 제2다결정 실리콘막 및 제1다결정 실리콘막을 잔존시키는 공정, 열확산에 의해 상기 제2다결정 실리콘막으로부터 제3불순물을 상기 제1다결정 실리콘막 및 반도체기판내로 고상확산하는 공정, 상기 반도체기판상에 제2절연막을 형성하는 공정, 이방성 에칭에 의해 상기 제2절연막을 에칭하는 공정, 상기 반도체기판상에 제2도전형의 제2불순물을 포함하는 제3다결정 실리콘막을 형성하는 공정 및, 열확산법에 의해 상기 제3다결정 실리콘막으로부터 제2불순물을 반도체기판내로 확산시키는 공정을 구비한 것을 특징으로 한다.
(작용)
본 발명에 의하면, 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터를 제조할 때, 베이스 불순물을 포함하는 제1폴리실리콘을 패터닝한 베이스 확산원으로부터 고상확산에 의해 내부베이스 확산층을 형성하고, 더욱이 상기 베이스 확산원상에 에미터 불순물을 포함하는 제2폴리실리콘을 형성한 후에, 상기 베이스 확산원보다 좁은 영역에 제2폴리실리콘과 제1폴리실리콘을 잔존시키도록 패터닝을 수행하며, 이 후 상기 제2폴리실리콘으로부터의 고상확산에 의해 에미터 확산층을 형성하는 것이 가능하다.
따라서, 베이스인출 폴리실리콘을 에미터·폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터에 2중확산법을 적용하는 경우에 비해, 확산층의 제어성이 보다 우수한 것으로 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도 내지 제9도는, 본 발명의 제1실시예에 따른 바이폴라 트랜지스터의 형성방법의 일례를 도시하고 있다.
먼저, 제1도에 도시한 바와 같이, 실리콘기판의 N+형 매립층(1)상에 N-형 에피택셜층(콜렉터층; 2)을 1.0μm 성장시키고, 이 에피택셜층(2)의 표면을 30nm 산화하여 제1산화막(3)을 형성한다.
다음에, CVD(화학기상성장)법에 의해 상기 제1산화막(3)상에 제1질화막(4)을 100nm 퇴적하고, 더욱이 CVD법에 의해 상기 제1질화막(4)상에 제2산화막(5)을 1.0μm 퇴적한다.
다음에, 상기 제2산화막(5)상에 트렌치 아이소레이션(trench isolation) 형성용의 레지스트 패턴을 형성하고, RIE(반응성 이온에칭)법에 의해 기판의 소자분리영역 형성예정부상에 대응하는 상기 제2산화막(5)과 제1질화막(4) 및 제1산화막(3)을 에칭하여 개구한다.
다음에, 상기 제2산화막(5)과 제1질화막(4) 및 제1산화막(3)의 개구부 내면을 포함하는 기판 위 전면에 CVD법에 의해 인농도가 4%인 PSG(인·실리게이트유리)막(6)을 30nm 퇴적하고, 이것을 열확산시킴으로써 기판내에 N+확산층(콜렉터전극; 7)을 형성한다.
다음에, 상기 제2산화막(5)을 마스크로 하여 RIE에 의해 실리콘기판을 6.0μm 에칭함으로써, 제2도에 도시한 바와 같이 트렌치를 형성한다. 다음에, 열확산에 의해 트렌치측벽에 제3산화막(8)을 50nm 형성함으로써 트렌치 아이소레이션(소자분리영역)을 형성한다.
다음에, 트렌치를 매립하기 위해 제1폴리실리콘(9)을 2.0μm 퇴적하고, 상기 제1질화막(4)을 스톱퍼로 하여 폴리싱(polishing)을 수행함으로써 제1폴리실리콘(9)을 트렌치부에만 잔존시킨다.
다음에, 상기 제1질화막(4)을 패터닝하여 소자영역상에만 제1질화막(4)을 잔존시키고, 이 제1질화막의 패턴을 이용한 LOCOS(선택산화)법에 의해 제3도에 도시한 바와 같이 70nm의 제3산화막(10)을 트렌치부 위에 형성한다. 이 후, 상기 제1질화막(4)을 제거하고, 더욱이 소자영역상의 제1산화막(3)을 제거한다.
다음에, 제4도에 도시한 바와 같이, CVD법에 의해 기판 위 전면에 제2폴리실리콘(에미터·폴리실리콘; 11)을 150nm 퇴적시킨 후, 이 제2폴리실리콘(11)내에 이온주입에 의해 보론이온(B+)을 소망하는 베이스농도에 대응하여 1×1014∼1×1015ions/cm2정도 도입한다.
다음에, 제5도에 도시한 바와 같이, 상기 제2폴리실리콘(11)을 에미터영역 형성예정부보다도 넓은 영역에 잔존시키도록(바꿔 말하면, 콜렉터 인출전극 형성예정부보다 넓은 영역을 제거하도록) 이방성 에칭(예컨대 RIE)에 의해 에칭을 수행함으로써 베이스 확산원(11a)을 형성한다.
더욱이, 바깥쪽 확산 방지용의 산화막(도시하지 않음)을 CVD법에 의해 퇴적한 후, 900∼950℃, 10∼30분 정도의 열처리를 행함으로써, 베이스 확산원(11a)중의 보론을 기판내로 확산시켜 P-형의 내부베이스 확산층(14)을 형성한다.
다음에, 제6도에 도시한 바와 같이, 상기 바깥쪽 확산 방지용의 산화막을 제거한 후, CVD법에 의해 기판 위 전면에 제3폴리실리콘(12)을 100nm 퇴적시킨 후, 이 제3폴리실리콘(12)내에 이온주입에 의해 비소이온(As+)을 소망하는 에미터농도에 대응하여 1×1016ions/cm2정도 도입한다.
다음에, 제7도에 도시한 바와 같이 CVD법에 의해 기판 위 전면에 제4산화막(13)을 400nm 퇴적하고, 이 제4산화막(13) 위에 레지스트 패턴(21)을 형성한다. 그리고, 이 레지스트 패턴(21)을 마스크로 하여 RIE에 의해 에칭을 행하고, 제8도에 도시한 바와 같이 에미터영역 형성예정부 위(상기 베이스 확산층(11a)보다 좁은 영역)에 상기 제4산화막(13) 및 제3폴리실리콘(12), 제2폴리실리콘(11; 에미터전극(15))을 잔존시킴과 동시에, 소자분리영역 위로부터 소자형성영역상의 일부에 걸쳐서 제4산화막(13)과 제3폴리실리콘(12; 콜렉터 인출전극(12a))을 잔존시킨다.
다음에, 상기 레지스트 패턴(21)을 제거하고, 바깥쪽 확산 방지용의 산화막(도시하지 않음)을 CVD법에 의해 퇴적한 후, 900∼1000℃, 10∼30초 정도의 열처리를 행한다. 이에 따라, 에미터전극(15; 제3폴리실리콘(12))내의 비소가 제2폴리실리콘(11)내 및 기판내(내부베이스 확산층(14)내)로 확산됨으로써 에미터 확산층(19)이 형성되고, 상기 콜렉터 인출전극(12a; 제3폴리실리콘(12))내의 비소가 기판(12)내 및 N+확산층(7)내로 확산됨으로써 N+확산층(7; 콜렉터 전극)과 상기 콜렉터 인출전극(12a)의 도통을 얻는다.
다음에, 제9도에 도시한 바와 같이, CVD법에 의해 기판 위 전면에 제5산화막을 400nm 형성하고, RIE에 의해 에치백(etch-back)을 행함므로써 에미터전극(15)의 측벽과 콜렉터 인출전극(12a)의 측벽에 상기 제5산화막에 의한 스페이서(16)를 형성한다.
더욱이, CVD법에 의해 기판 위 전면에 제4폴리실리콘(베이스인출 폴리실리콘; 17)을 150nm 퇴적하고, 이것에 보론을 5×1015ions/cm2정도 이온주입법에 의해 도입한다.
이 후, 바깥쪽 확산 방지용의 산화막(도시하지 않음)을 CVD법으로 퇴적한 후, 90∼1000℃, 10∼30초 정도의 열처리를 행하고, 제4폴리실리콘(17)내의 보론을 기판내로 확산시킴으로써 외부베이스 확산층(18)을 형성한다.
이 후, 통상의 전극배선기술을 이용하여 베이스와 에미터 및 콜렉터로부터 배선을 인출함으로써, 고속 바이폴라 트랜지스터를 형성할 수 있다.
상기 실시예의 방법에 의하면, 에미터·폴리실리콘(11,12)을 베이스인출 폴리실리콘(17)보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터를 제조할 때, 베이스 불순물을 포함하는 제1폴리실리콘(11)을 패터닝한 후, 열확산에 의해 상기 제1폴리실리콘(11)으로부터의 고상확산에 의해 내부베이스 확산층(14)을 형성하고, 더욱이 상기 제1폴리실리콘(11)상에 에미터 불순물을 포함하는 제2폴리실리콘(12)을 형성한 후에, 상기 패터닝후의 제1폴리실리콘(베이스 확산원(11a))보다 좁은 영역에 제2폴리실리콘(12), 제1폴리실리콘(11)을 잔존시키도록 패터닝을 행하고, 이 후 열확산에 의해 상기 제2폴리실리콘(12)으로부터의 고상확산에 의해 에미터 확산층(19)을 형성하는 것이 가능하다.
따라서, 베이스인출 폴리실리콘을 에미터·폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터에 2중확산법을 적용하는 종래의 방법에 비해, 베이스 확산층(12)과 에미터 확산층(16)의 제어성이 보다 우수한 것으로 된다.
또한, 상기 실시예에서는 에미터전극(15)·콜렉터 인출전극(12a)으로부터의 확산후에 외부베이스 확산을 실행했지만, 외부베이스 확산과 에미터전극·콜렉터 인출전극으로부터의 확산을 동시에 수행하도록 공정을 변경해도 좋다.
즉, 제7도에 도시한 바와 같이 에미터전극(15) 및 콜렉터 인출전극(12a)의 패터닝을 수행한 후, 레지스트 패턴(21)을 제거하고, 제9도에 도시한 바와 같이 스페이서(16)를 형성한 후에 베이스인출 폴리실리콘(17)을 퇴적하며, 이것에 보론을 이온주입한다. 그리고, 바깥쪽 확산 방지용의 산화막(도시하지 않음)을 퇴적한 후, 열처리를 행하고, 베이스인출 폴리실리콘(17)내의 보론을 확산시켜 외부베이스 확산층(18)을 형성함과 동시에, 에미터전극(15)·콜렉터 인출전극(12a)중의 비소를 확산시켜 에미터 확산층(19)을 형성함과 더불어 콜렉터전극(7)과 콜렉터 인출전극(12a)의 도통을 얻도록 해도 좋다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 에미터·폴리실리콘을 베이스인출 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터를 제조할 때, 베이스와 에미터 확산층을 차례로 형성하기 위한 불순물을 폴리실리콘으로부터 고상확산에 의해 도입할 수 있고, 베이스와 에미터를 2중확산법에 의해 형성하는 것이 가능하게 되어 보다 얕은 베이스와 에미터 프로파일을 얻는 것이 가능하게 되었다.
또, 베이스인출 폴리실리콘을 에미터 폴리실리콘보다 먼저 형성하는 2층 폴리실리콘·자기정합형의 고속 바이폴라 트랜지스터에 2중확산법을 적용하는 경우에 비해, 확산층의 제어성이 보다 우수한 것으로 된다.

Claims (4)

  1. 제1도전형의 제1불순물을 포함하는 반도체기판상에 제2도전형의 제2불순물을 포함하는 제1다결정 실리콘막(11)을 형성하는 공정과, 이방성 에칭에 의해 상기 제1다결정 실리콘막(11)중 소망하는 부위만 잔존시키는 공정, 열확산에 의해 상기 제1다결정 실리콘막(11a)으로부터 상기 제2불순물을 상기 반도체기판내로 고상확산하는 공정, 상기 반도체기판상에 제1도전형의 제3불순물을 포함하는 제2다결정 실리콘막(12)을 형성하는 공정, 상기 반도체기판상에 제1절연막(13)을 형성하는 공정, 이방성 에칭에 의해 상기 잔존시킨 제1다결정 실리콘막(11a)의 영역보다 좁은 부위에만 상기 제1절연막(13)과 제2다결정 실리콘막(12) 및 제1다결정 실리콘막(11)을 잔존시키는 공정, 열확산에 의해 상기 제2다결정 실리콘막(12)으로부터 제3불순물을 상기 제1다결정 실리콘막(11) 및 반도체기판내로 고상확산하는 공정, 상기 반도체기판상에 제2절연막(16)을 형성하는 공정, 이방성 에칭에 의해 상기 제2절연막(16)을 에칭하는 공정, 상기 반도체기판상에 제2도전형의 제2불순물을 포함하는 제3다결정 실리콘막(17)을 형성하는 공정 및, 열확산에 의해 상기 제3다결정 실리콘막(17)으로부터 제2불순물을 반도체기판내로 확산시키는 공정을 구비하여 이루어진 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  2. 제1도전형의 제1불순물을 포함하는 반도체기판상에 제2도전형의 제2불순물을 포함하는 제1다결정 실리콘막(11)을 형성하는 공정과, 이방성 에칭에 의해 상기 제1다결정 실리콘막(11)중 소망하는 부위만 잔존시키는 공정, 열확산에 의해 상기 제1다결정 실리콘막(11a)으로부터 상기 제2불순물을 상기 반도체기판내로 고상확산하는 공정, 상기 반도체기판상에 제1도전형의 제3불순물을 포함하는 제2다결정 실리콘막(12)을 형성하는 공정, 상기 반도체기판상에 제1절연막(13)을 형성하는 공정, 이방성 에칭에 의해 상기 잔존시킨 제1다결정 실리콘막(11a)의 영역보다 더욱 좁은 부위에만 상기 제1절연막(13)과 제2다결정 실리콘막(12) 및 제1다결정 실리콘막(11)을 잔존시키는 공정, 상기 반도체기판상에 제2절연막(16)을 형성하는 공정, 이방성 에칭에 의해 상기 제2절연막(16)을 에칭하는 공정, 상기 반도체기판상에 제2도전형의 제2불순물을 포함하는 제3다결정 실리콘막(17)을 형성하는 공정 및, 열확산에 의해 상기 제3다결정 실리콘막(17)으로부터 제2불순물을 반도체기판내로 확산시킴과 더불어 상기 제2다결정 실리콘막(12)으로부터 제3불순물을 상기 제1다결정 실리콘막(11) 및 반도체기판내로 고상확산하는 공정을 구비하여 이루어진 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 제2불순물은 보론이고, 상기 제3불순물은 비소인 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  4. 제2항에 있어서, 상기 제2불순물은 보론이고, 상기 제3불순물은 비소인 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
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