KR100574499B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명은 (1) 반도체 기판에 소자격리막을 형성하여 액티브영역을 정의하는 단계와, (2) 상기 액티브영역을 지나는 복수의 게이트를 형성하는 단계와, (3) 상기 게이트 사이의 액티브영역에 접하는 소자격리막의 일부를 소정의 깊이로 선택적 식각하여 상기 게이트 사이의 액티브 영역의 측면이 노출되도록 하는 단계와, (4) 상기 노출되는 액티브 영역의 측면에 접하도록 하여 상기 소자격리막의 식각영역에 단결정 성장층을 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법에 관한 것이다.
콘택, 소자격리막, 단결정 성장층

Description

반도체 장치의 제조방법{Method for Manufacturing Semiconductor Device}
도 1a, 도 2a, 도 3a 및 도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 순차적으로 나타낸 단면도이다.
도 1b, 도 2b 및 도 3b는 본 발명에 의한 일실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 순차적으로 나타낸 평면도이다.
도 2c는 도 2a 단계에서 사용되는 식각마스크를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 소자격리막
3 : 게이트 4 : 액티브 영역
5 : 단결정 성장층 6 : 게이트 스페이서
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 구체적으로는 반도 체 장치의 콘택, 특히 비트라인 콘택에 접하는 액티브영역의 면적을 증가시켜 비트라인 콘택 저항을 감소시키고 반도체 장치의 동작속도를 향상시킬 뿐만 아니라, 소자격리막에서의 절연물질의 갭필 문제를 개선하여 보이드 발생을 방지할 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지며, 채널 길이도 작아지고 있는 것이다. 이와 아울러, 비트라인 콘택 등이 반도체 장치의 액티브 영역과 접속되는 면적도 줄어들게 되었으며, 이에 따라 콘택의 저항이 증가하게 되었다.
즉, 비트라인 콘택을 형성하기 위한 종래 I-타입의 액티브영역 구조로는 콘택 저항을 감소시키기 위하여 콘택 면적을 증가시키는 데 한계가 있어, 이를 개선하기 위하여 비트라인 콘택과 접하는 노드부를 T형으로 확장시켜 콘택의 유효면적을 증가시킨 T-타입의 액티브 영역 구조를 적용하게 되었다. 그러나, 이러한 T-타입의 액티브 영역 구조의 경우, T-타입의 액티브 영역을 패터닝한 후 소자격리막 형성을 위한 트랜치 공정을 실시하여 HDP 산화물 등에 의한 절연물을 매립시키게 되는데, 이 때 소자격리막 형성 영역의 면적이 많이 줄어들게 되어 상기 절연물이 트랜치를 충분한 깊이까지 채워주지 못하고 보이드(void)가 발생하는 문제점이 발생하게 되었다. 즉, T-타입의 액티브 영역구조를 형성할 때에는, 소자격리막의 면 적 감소에 의해 절연물이 소자격리막에 충분히 매립되지 못하여 갭필 마진(gap-fill)이 급격히 감소하게 되고 보이드 발생이 심화되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 콘택, 특히 비트라인 콘택에 접하는 액티브 영역의 면적을 증가시켜 비트라인 콘택 저항을 감소시키고 반도체 장치의 동작속도를 향상시킬 뿐만 아니라, 갭필 문제를 개선하여 보이드 발생을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 반도체 기판에 소자격리막을 형성하여 액티브영역을 정의하는 단계와, (2) 상기 액티브영역을 지나는 복수의 게이트를 형성하는 단계와, (3) 상기 게이트 사이의 액티브영역에 접하는 소자격리막의 일부를 소정의 깊이로 선택적 식각하여 상기 게이트 사이의 액티브 영역의 측면이 노출되도록 하는 단계와, (4) 상기 노출되는 액티브 영역의 측면에 접하도록 하여 상기 소자격리막의 식각영역에 단결정 성장층을 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법을 제공한다.
본 발명에서, 상기 단계 (4) 이후, (5) 상기 게이트 사이의 액티브영역과 단결정 성장층에 함께 접속되는 콘택을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 단계 (4)와 단계 (5) 사이에, (6) 상기 복수의 게이트 측벽에 질화막으로 된 게이트 스페이서를 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 콘택은 비트라인 콘택인 것이 바람직하다.
본 발명에서, 상기 단계 (4) 이후, 형성된 상기 단결정 성장 영역에 대하여 인(P) 또는 비소(As)를 도핑하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 단계 (4)의 단결정 성장층의 성장시 상기 단계 (3)의 선택적 식각 공정시 사용되었던 식각마스크를 이용하는 것이 바람직하다.
본 발명에서, 상기 단계 (3)에서 상기 소자격리막이 식각되는 깊이는 0~3000[Å]인 것이 바람직하다.
본 발명에서, 상기 단계 (4)의 단결정 성장층은 상기 단계 (3)에서 식각된 소자격리막의 식각 전 높이까지 성장되는 것이 바람직하다.
본 발명에서, 상기 단계 (4)의 단결정 성장층의 높이는 성장 시작지점으로부터 0~3000[Å]인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1a, 도 2a, 도 3a 및 도 4는 본 발명에 의한 일실시예에 따른 반도체 장 치의 제조방법을 설명하기 위하여 순차적으로 나타낸 단면도이고 도 1b, 도 2b 및 도 3b는 본 발명에 의한 일실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 순차적으로 나타낸 평면도이다. 여기서, 도 1a, 도 2a, 도 3a 및 도 4의 단면도는 도 1b, 도 2b 및 도 3b의 평면도의 A-A'에서 본 단면도이다.
상기에 도시된 바와 같이, 본 발명에 의한 일실시예에 따른 반도체 장치의 제조방법은 반도체 기판(1)에 소자격리막(2)을 형성하여 액티브영역(4)을 정의하는 단계와; 상기 액티브영역(4)을 지나는 복수의 게이트(3)를 형성하는 단계와; 상기 게이트(3) 사이의 액티브영역(4)에 접하는 소자격리막의 일부(2')를 소정의 깊이로 선택적 식각을 하여 상기 게이트(3) 사이의 액티브영역(4)의 측면이 노출되도록 하는 단계와; 상기 노출되는 액티브 영역(4)의 측면에 접하도록 하여 상기 소자격리막(2)의 식각영역(2')에 단결정 성장층(5)을 형성하는 단계를 포함하여 구성된다.
이하, 상기와 같이 구성된 본 발명을 보다 상세히 설명한다.
먼저, 도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(1)에 소자격리막 형성을 위한 트랜치(미도시)를 형성하고, 그 트랜치 내에 HDP 산화막 등을 매립하여 소자격리막(2)을 형성하여 액티브 영역(4)을 정의한다.
이어서, 액티브영역(4)을 지나는 복수의 게이트(3)를 형성한다. 이 때, 게이트(3)는 일반적인 반도체 소자, 특히 DRAM 소자에서의 게이트 전극 형성공정과 동일하다. 즉, 게이트 산화막 형성 후 게이트 도전막을 형성하는 등의 공정을 통해 게이트를 형성한다. 이 때, 상기 복수의 게이트(3)는 상기 도 1b에 도시된 바와 같 이, 소자격리막(2)이 형성되지 않은 영역인 액티브영역(4)의 중앙부에서 소정간격 이격되어 위치된다.
그 다음, 도 2c에 도시된 바와 같은 식각 마스크를 형성한다. 그리고, 이를 이용하여 도 2a에 도시된 바와 같이, 상기 게이트(3) 사이의 액티브영역(4)에 접하는 소자격리막의 일부(2')에 대하여 소정의 깊이로 선택적 식각을 실시한다. 이 때, 상기 식각시 상기 소자 격리막(2)의 식각 부위(2')에 접하는 액티브 영역(4)의 측면이 노출되도록 하며, 상기 소자격리막(2)이 식각되는 깊이는 0~3000[Å]이 되도록 한다.
이어서, 도 3a 및 도 3b에 도시된 바와 같이, 상기 노출되는 액티브 영역(4)의 측면을 단결정 성장시켜 상기 소자격리막(2)의 식각영역(2')에 단결정 성장층(5)을 형성한다. 이 때, 상기 단결정 성장시, 게이트(3)에 의하여 수직방향으로의 단결정 성장은 일어나지 않으며, 상기 소자격리막(2)이 식각된 부분(2')인 측면방향으로만 성장하여 상기 식각영역(2')에 단결정 성장층(5)이 형성된다. 즉, 상기 소자격리막(2)의 식각영역(2')에만 단결정 성장층(5)이 위치하도록 한다.
이 때, 상기 단결정 성장층(5)의 성장시, 상기 선택적 식각 공정시에 사용되었던 식각마스크를 이용하여 상기 식각마스크가 덮혀 있는 상태에서 단결정 성장 공정을 진행한다. 그리고, 단결정 성장층(5)은 상기 식각된 소자격리막 부분(2')이 식각되기 이전에 위치하던 높이까지 성장되도록 하며, 특히 성장 시작지점으로부터의 높이가 0~3000[Å]인 것이 바람직하다.
이와 같이, 본 발명에 따른 반도체 장치의 제조방법에서는, 비트라인 콘택에 접하는 액티브 영역의 면적을 넓히기 위한 단결정 성장층(5)을 형성하기 이전 단계에서 소자 격리막(2)을 형성한다. 따라서, 본 발명에 따르면, 각각의 활성영역들 사이에 있는 소자격리막(2) 형성영역의 면적이 줄어들지 않은 상태에서 소자격리막(20)을 형성할 수 있기 때문에, 소자격리막 형성을 위한 트랜치 공정 후 HDP 산화물 등의 절연물을 매립시킬 때 갭필 마진이 증가하여 트랜치의 충분한 깊이까지 상기 절연물을 채워줄 수 있고 보이드(void)가 발생하는 것을 방지할 수 있다.
다음으로, 상기 단결정 성장층(4)이 형성된 영역에 대하여 인(P) 또는 비소(As) 등을 도핑하는 공정을 실시한다. 이렇게 함으로써, 단결정 성장층(4)에 대한 접촉저항을 감소시킬 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 결과물 전면에 대하여 질화막을 증착한 후, 사진 식각 공정을 실시하여 상기 복수의 게이트(3) 측벽에 질화막으로 된 게이트 스페이서(6)를 형성한다.
마지막으로, 도 4에 도시되지는 않았으나, 상기 게이트(3) 사이의 액티브영역과 단결정 성장층에 함께 접속되도록 소정의 도전물질을 매립하여 비트라인 콘택을 형성할 수 있다. 이 때, 비트라인 콘택의 형성 공정은 상기 게이트 스페이서(6)가 형성된 결과물 상에 층간절연막(미도시)을 형성하고 비트라인 콘택홀(미도시)을 형성한 후, 상기 콘택홀을 도전물질을 이용하여 매립함으로써 이루어진다.
이와 같이, 본 발명에 따르면 상기 단결정 성장층을 형성하여 실질적으로 비트라인 콘택에 접하는 액티브 영역의 면적을 넓힘으로써 비트라인 콘택의 접촉 저 항을 감소시켜 반도체 장치의 동작속도를 향상시킬 수 있다.
상기한 바와 같이, 본 발명에 따르면, 비트라인 콘택의 접촉 저항을 감소시켜 반도체 장치의 동작속도를 향상시킬 수 있을 뿐만 아니라 반도체 장치의 소자격리막 특성에 영향을 주지 않고도 소자격리막에서의 절연물질의 갭필 문제를 개선하여 보이드 발생을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조방법은 액티브영역과 접하는 소자격리막의 일부를 소정의 깊이로 식각하고, 그 식각된 영역에 단결정 성장층을 형성하여 반도체 장치의 콘택, 특히 비트라인 콘택에 접하는 액티브 영역의 면적을 증가시킴으로써, 반도체 장치의 소자격리막 특성에 영향을 주지 않고도 비트라인 콘택의 접촉 저항을 감소시켜 반도체 장치의 동작속도를 향상시킬 수 있을 뿐만 아니라 소자격리막에서의 절연물질의 갭필 문제를 개선하여 보이드 발생을 방지할 수 있도록 하는 효과를 가진다.

Claims (9)

  1. (1) 반도체 기판에 소자격리막을 형성하여 액티브영역을 정의하는 단계와,
    (2) 상기 액티브영역을 지나는 복수의 게이트를 형성하는 단계와,
    (3) 상기 게이트 사이의 액티브영역에 접하는 소자격리막의 일부를 소정의 깊이로 선택적 식각하여 상기 게이트 사이의 액티브 영역의 측면이 노출되도록 하는 단계와,
    (4) 상기 노출되는 액티브 영역의 측면에 접하도록 하여 상기 소자격리막의 식각영역에 단결정 성장층을 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 단계 (4) 이후, (5) 상기 게이트 사이의 액티브영역과 단결정 성장층에 함께 접속되는 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 단계 (4)와 단계 (5) 사이에, (6) 상기 복수의 게이트 측벽에 질화막으로 된 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  4. 제 2 항에 있어서, 상기 콘택은 비트라인 콘택인 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 단계 (4) 이후, 형성된 상기 단결정 성장 영역에 대하여 인(P) 또는 비소(As)를 도핑하는 단계를 더 포함하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 단계 (4)의 단결정 성장층의 성장시 상기 단계 (3)의 선택적 식각 공정시 사용되었던 식각마스크를 이용하는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 단계 (3)에서 상기 소자격리막이 식각되는 깊이는 0~3000[Å]인 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 단계 (4)의 단결정 성장층은 상기 단계 (3)에서 식각된 소자격리막의 식각 전 높이까지 성장되는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 단계 (4)의 단결정 성장층의 높이는 성장 시작지점으로부터 0~3000[Å]인 반도체 장치의 제조방법.
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