KR20040044205A - 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법 - Google Patents
소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법 Download PDFInfo
- Publication number
- KR20040044205A KR20040044205A KR1020020071857A KR20020071857A KR20040044205A KR 20040044205 A KR20040044205 A KR 20040044205A KR 1020020071857 A KR1020020071857 A KR 1020020071857A KR 20020071857 A KR20020071857 A KR 20020071857A KR 20040044205 A KR20040044205 A KR 20040044205A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- diffusion barrier
- pattern
- recessed region
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 230000004888 barrier function Effects 0.000 title claims abstract description 35
- 238000009792 diffusion process Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- 239000003963 antioxidant agent Substances 0.000 claims description 10
- 230000003078 antioxidant effect Effects 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 230000003064 anti-oxidating effect Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
소오스/드레인을 감싸는 확산방지막을 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 상기 반도체 소자는 게이트 패턴 양측의 반도체 기판에 형성된 리세스된 영역, 상기 리세스된 영역의 측벽의 상부에 위치하는 채널부분 및 상기 채널부분을 제외하고 상기 리세스된 영역을 덮는 확산방지막을 구비한다. 상기 반도체 소자를 형성하는 방법에 따르면, 게이트 패턴을 이용하여 상기 반도체 기판을 식각하여 제 1 리세스된 영역을 형성하고, 상기 제 1 리세스된 영역의 측벽 및 상기 게이트 패턴의 측벽을 덮는 산화방지 스페이서를 형성하고, 상기 게이트 패턴 및 상기 산화방지 스페이서를 이용하여 상기 반도체 기판을 식각하여 상기 제 1 리세스된 영역보다 깊은 제 2 리세스된 영역을 형성하고, 상기 반도체 기판을 열산화하여 상기 제 2 리세스된 영역의 바닥과 측벽에 확산방지막을 형성하고, 상기 산화방지 스페이서를 제거한다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 좁은 채널 효과(short channel effect)에따른 펀치 쓰루(punch through), DIBL(drain induced barrier lowering), 및 누설전류(leakage current)등을 해결하는 것이 중요해지고 있다. 좁은 채널 효과에 따른 여러 문제점들을 해결하기 위한 종래의 해결방안으로 SOI(Silicon on insulator) 기판을 사용하나, 이는 제조 단가가 높고 플로팅 바디 효과(floating body effect)의 문제가 있다. 이를 해결하기 위해 다른 종래기술에 따르면 소오스/드레인 영역 밑에 매몰 산화막을 부분적으로 삽입하나, 이는 소오스/드레인 영역의 불순물이 수평방향으로 확산하는 것을 막지 못함으로써 좁은 채널 효과에 따른 문제점을 해결하기에 부족하다. 따라서, 채널 영역을 제외하고 소오스/드레인 영역들의 측면 또는 측면과 바닥을 덮는 확산방지막이 필요하다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 좁은 채널 효과에 따른 누설전류등을 방지할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 나타낸다.
도 2a 내지 도 2g는 도 1의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 3은 도 1의 반도체 소자의 일 변형예를 나타낸다.
도 4는 도 1의 반도체 소자의 다른 변형예를 나타낸다.
도 5는 도 1의 반도체 소자의 또 다른 변형예를 나타낸다.
도 6는 도 1의 반도체 소자의 여전히 다른 변형예를 나타낸다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 소오스/드레인 영역을 감싸는 확산방지막을 구비하는 것을 특징으로 한다. 좀 더 구체적으로, 상기 반도체 소자는 반도체 기판 상에 상부와 측벽이 캐핑막 패턴으로 덮인 게이트 패턴, 상기 게이트 패턴 양측의 상기 반도체 기판에 형성된 리세스된 영역, 상기 게이트 패턴 하부에 상기 리세스된 영역의 측벽의 상부에 형성된 채널 부분, 및 상기 채널 부분을 제외하고 상기 리세스된 영역의 바닥과 그에 연결된 측벽의 일부를 덮는 확산 방지막을 구비한다.
상기 반도체 소자에 있어서, 상기 확산 방지막은 바람직하게 열산화막으로 이루어진다. 상기 게이트 패턴은 차례로 적층된 게이트 산화막, 게이트 폴리막 및 금속실리사이드막으로 이루어질 수 있다.
상기 반도체 소자는 상기 확산방지막 상에 형성된 도전막 패턴을 더 구비할 수 있으며, 이때 상기 도전막 패턴은 바람직하게 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성된다.
상기 반도체 소자는 상기 채널 부분과 접하는 에피택시얼 막을 더 구비할 수 있으며 이때, 상기 에피택시얼막은 상기 확산방지막의 바닥과 접하거나 또는 접하지 않는다. 상기 에피택시얼막은 불순물을 내포할 수 있다. 상기 반도체 소자는 상기 에피택시얼막을 덮는 층간절연막, 및 상기 층간 절연막을 관통하며 상기 에피택시얼막과 접하는 콘택플러그를 더 구비할 수 있으며, 이때 상기 콘택플러그는 바람직하게 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어진다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴을 형성한다. 상기 캐핑막 패턴을 이용하여 상기 반도체 기판을 일부 식각하여 상기 반도체 기판에 제 1 리세스된 영역을 형성한다. 상기 제 1 리세스된 영역이 형성된 상기 반도체 기판의 전면에 산화방지막을 콘포말하게 적층한다. 상기 산화방지막을이방성 식각하여 상기 캐핑막 패턴의 측벽 및 상기 제 1 리세스된 영역의 측벽을 덮는 산화방지 스페이서를 형성한다. 상기 캐핑막 패턴 및 상기 산화방지 스페이서를 이용하여 상기 반도체 기판을 일부 식각하여 상기 반도체 기판에 상기 제 1 리세스된 영역보다 깊은 제 2 리세스된 영역을 형성한다. 상기 반도체 기판을 열산화하여 상기 제 2 리세스된 영역의 바닥과 측벽에 확산방지막을 형성한다. 그리고, 상기 산화방지 스페이서를 제거하여 상기 캐핑막 패턴의 측벽 및 상기 제 1 리세스된 영역의 측벽을 노출시킨다. 상기 방법에 있어서, 상기 산화 방지막은 실리콘 질화막으로 형성될 수 있다.
상기 방법에 있어서, 상기 확산 방지막 상에 도전막 패턴을 형성할 수 있으며, 이때 상기 도전막 패턴은 바람직하게 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성될 수 있다.
상기 방법에 있어서, 노출된 상기 제 1 리세스된 영역의 측벽으로 부터 에피택시얼막을 성장시킬 수 있으며, 이때 상기 에피택시얼막은, 상기 확산방지막의 바닥과 접하지 않거나, 또는 상기 확산방지막의 바닥을 덮도록 성장될 수 있다.
상기 방법에 있어서, 상기 에피택시얼막을 덮는 층간절연막을 적층하고, 상기 층간절연막을 패터닝하여 상기 에피택시얼막을 노출시키는 콘택홀을 형성하고, 그리고 상기 콘택홀을 채우는 콘택플러그를 형성할 수 있다. 이때, 상기 콘택플러그는 바람직하게 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(1) 상에 상부와 측벽이 캐핑막 패턴으로 덮인 게이트 패턴이 있다. 상기 게이트 패턴은 차례로 적층된 게이트 산화막(3), 게이트 폴리막(5) 및 금속 실리사이드막(7)으로 이루어진다. 상기 게이트 패턴의 양측의 상기 반도체 기판에 리세스된 영역(17)이 있다. 상기 게이트 패턴 하부에 상기 리세스된 영역(17)의 상부 측벽이 채널 부분(c)이며 상기 채널 부분을 제외하고 상기 리세스된 영역(17)의 바닥과 그에 연결된 측벽의 일부를 확산 방지막(19)이 덮는다. 상기 확산 방지막(19)은 바람직하게는 열산화막으로 이루어진다. 상기 확산방지막(19)과 상기 채널부분(c), 및 상기 캐핑막 패턴(9)의 측벽을 도전막 패턴(23)이 덮는다.
상기 구조에 있어서, 상기 도전막 패턴(23)은 소오스/드레인 역할을 하는 동시에 콘택 역할을 한다. 상기 반도체 소자를 동작시 상기 채널부분(c)을 통해 채널이 형성되며, 좁은 채널 효과에 따른 상기 반도체 기판(1)으로의 누설전류등을 상기 확산 방지막(19)이 막는다.
도 2a 내지 도 2g는 도 1의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(1) 상에 게이트 산화막(3), 게이트 폴리막(5) 및 금속 실리사이드막(7)을 차례로 적층한 후 패터닝하여 게이트 패턴을 만든다. 상기 게이트 패턴에 캐핑막을 형성한 후 식각하여 상기 게이트 패턴의 상부와 측벽을 덮는 캐핑막 패턴(9)을 형성한다. 상기 캐핑막은 실리콘 질화막으로 형성할 수 있다.
도 2b를 참조하면, 상기 캐핑막 패턴(9)을 식각 마스크로 사용하여 상기 반도체 기판(1)을 일부 식각하여 제 1 리세스된 영역(11)을 형성한다. 이때, 상기 제 1 리세스된 영역(11)의 측벽을 채널 부분(c)이라 한다. 상기 반도체 기판(1)의 식각 정도에 따라 채널로 사용되는 상기 채널 부분(c)의 크기를 의도적으로 조절할 수 있다.
도 2c를 참조하면, 상기 반도체 기판(1)의 전면 상에 산화 방지막(13)을 콘포말하게 적층한다. 이때, 상기 산화 방지막(13)은 실리콘 질화막으로 형성할 수 있다.
도 2d를 참조하면, 상기 산화 방지막(13)을 이방성 식각하여 상기 캐핑막 패턴(9)의 측벽과 상기 채널 부분(c)을 덮는 산화방지 스페이서(15)를 형성한다. 상기 캐핑막 패턴(9)과 상기 산화방지 스페이서(15)를 식각마스크로 이용하여 상기 반도체 기판(1)을 일부 식각하여 상기 제 1 리세스된 영역(11)보다 깊은 제 2 리세스된 영역(17)을 형성한다.
도 2f를 참조하면, 상기 반도체 기판(1)을 열산화시켜 상기 제 2 리세스된 영역(17)의 측벽과 바닥에 확산방지막(19)을 형성한다. 상기 열산화 공정의 처리 시간에 따라 상기 확산방지막(19)의 두께를 조절할 수 있다.
도 2g를 참조하면, 상기 산화방지 스페이서(15)를 제거하여 상기 캐핑막 패턴(9)의 측벽 및 상기 채널 부분(c)을 노출시킨다. 상기 산화방지 스페이서(15)가 실리콘 질화막으로 형성되었을 경우 인산으로 제거할 수 있다.
후속으로 도 1을 참조하면, 상기 반도체 기판(1) 상에 도전막을 적층한후 평탄화하여 상기 확산 방지막(19)을 덮는 도전막 패턴(23)을 형성할 수 있다. 상기 도전막은 바람직하게 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성될 수 있다.
도 3은 도 1의 반도체 소자의 일 변형예를 나타낸다.
도 4는 도 1의 반도체 소자의 다른 변형예를 나타낸다.
도 3 또는 도 4는 도 1과 유사하나 상기 채널 부분(c)에 에피택시얼막(c)이 형성되어 상기 확산 방지막(19)과 접하지 않거나 또는 접하는 구조를 갖는다. 이는 도 2g의 상태에서 상기 채널 부분(c)으로부터 에피택시얼막(20a 또는 20b)을 성장 정도를 조절하여 성장시켜 형성한다. 상기 에피택시얼막(20a 또는 20b)를 성장할때 불순물을 도핑할 수 있다. 상기 에피택시얼막(20a 또는 20b)을 성장시킴으로써 상기 채널부분(c)에서 전기적 저항을 감소시킬 수 있다.
도 5는 도 1의 반도체 소자의 또 다른 변형예를 나타낸다.
도 6는 도 1의 반도체 소자의 여전히 다른 변형예를 나타낸다.
도 5 또는 도 6은 도 1 과 유사하나, 상기 채널부분(c)에 에피택시얼막(20a 또는 20b)이 도 3 또는 도 4와 같이 위치하며 상기 에피택시얼막(20a 또는 20b)을 덮는 층간절연막(21)이 있다. 또한 상기 층간절연막(21)을 관통하며 상기 에피택시얼막(20a 또는 20b)과 접하는 콘택플러그(23)가 있다. 이는 도 2g의 상태에서 도 3 또는 도 4와 같이 에피택시얼을 성장한 후 층간절연막(21)을 적층하고, 상기 층간절연막(21)을 패터닝하여 상기 에피택시얼막(20a 또는 20b)을 노출시키는 콘택홀을 만들고 상기 콘택홀을 도전성 물질로 채워 콘택플러그를 완성함으로써 형성될 수 있다. 상기 층간절연막(21)은 실리콘 산화막으로 형성할 수 있다. 상기 도전성 물질은 바람직하게 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성될 수 있다. 상기 층간절연막(21) 및 상기 콘택플러그(23)를 형성함으로써, 소자 분리를 확실히 할 수 있다.
따라서, 본 발명에 따른 반도체 소자 및 그 형성 방법에 따르면, 소오스/드레인 역할을 하는 동시에 콘택 역할을 하는 도전막 패턴을 형성할 수 있어 공정을 단순화할 수 있다. 반도체 소자를 동작시 채널이 형성되는 영역을 의도적으로 형성할 수 있다. 소오스/드레인 영역을 감싸는 확산방지막을 구비하여 좁은 채널 효과에 따른 반도체 기판으로의 누설전류등을 막을 수 있다.
Claims (18)
- 반도체 기판 상에 상부와 측벽이 캐핑막 패턴으로 덮인 게이트 패턴;상기 게이트 패턴 양측의 상기 반도체 기판에 형성된 리세스된 영역;상기 게이트 패턴 하부에 상기 리세스된 영역의 측벽의 상부에 형성된 채널 부분; 및상기 채널 부분을 제외하고 상기 리세스된 영역의 바닥과 그에 연결된 측벽의 일부를 덮는 확산 방지막을 구비하는 반도체 소자.
- 제 1 항에 있어서,상기 확산 방지막은 열산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 패턴은 차례로 적층된 게이트 산화막, 게이트 폴리막 및 금속실리사이드막으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 확산방지막 상에 형성된 도전막 패턴을 더 구비하는 반도체 소자.
- 제 4 항에 있어서,상기 도전막 패턴은 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 채널 부분과 접하되 상기 확산방지막의 바닥과 접하지 않는 에피택시얼막을 더 구비하는 반도체 소자.
- 제 1 항에 있어서,상기 채널 부분과 접하며 상기 확산방지막을 덮는 에피택시얼막을 더 구비하는 반도체 소자.
- 제 6 또는 7항에 있어서,상기 에피택시얼막은 불순물을 내포하고 있는 것을 특징으로 하는 반도체 소자.
- 제 6 또는 7 항에 있어서,상기 에피택시얼막을 덮는 층간절연막; 및상기 층간 절연막을 관통하며 상기 에피택시얼막과 접하는 콘택플러그를 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 콘택플러그는 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴을 형성하는 단계;상기 캐핑막 패턴을 이용하여 상기 반도체 기판을 일부 식각하여 상기 반도체 기판에 제 1 리세스된 영역을 형성하는 단계;상기 제 1 리세스된 영역이 형성된 상기 반도체 기판의 전면에 산화방지막을 콘포말하게 적층하는 단계;상기 산화방지막을 이방성 식각하여 상기 캐핑막 패턴의 측벽 및 상기 제 1 리세스된 영역의 측벽을 덮는 산화방지 스페이서를 형성하는 단계;상기 캐핑막 패턴 및 상기 산화방지 스페이서를 이용하여 상기 반도체 기판을 일부 식각하여 상기 반도체 기판에 상기 제 1 리세스된 영역보다 깊은 제 2 리세스된 영역을 형성하는 단계;상기 반도체 기판을 열산화하여 상기 제 2 리세스된 영역의 바닥과 측벽에확산방지막을 형성하는 단계; 및상기 산화방지 스페이서를 제거하여 상기 캐핑막 패턴의 측벽 및 상기 제 1 리세스된 영역의 측벽을 노출시키는 단계를 구비하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,상기 산화 방지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,상기 확산 방지막 상에 도전막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 13 항에 있어서,상기 도전막 패턴은 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,노출된 상기 제 1 리세스된 영역의 측벽으로 부터 에피택시얼막을 성장시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 에피택시얼막은,상기 확산방지막의 바닥과 접하지 않거나, 또는상기 확산방지막의 바닥을 덮도록 성장되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 16 항에 있어서,상기 에피택시얼막을 덮는 층간절연막을 적층하는 단계;상기 층간절연막을 패터닝하여 상기 에피택시얼막을 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 채우는 콘택플러그를 형성하는 단계를 더 구비하는 반도체 소자의 형성 방법.
- 제 17 항에 있어서,상기 콘택플러그는 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020071857A KR20040044205A (ko) | 2002-11-19 | 2002-11-19 | 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020071857A KR20040044205A (ko) | 2002-11-19 | 2002-11-19 | 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040044205A true KR20040044205A (ko) | 2004-05-28 |
Family
ID=37340475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020071857A KR20040044205A (ko) | 2002-11-19 | 2002-11-19 | 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040044205A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685575B1 (ko) * | 2004-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 스텝 채널 형성 방법 |
| KR100732269B1 (ko) * | 2006-02-03 | 2007-06-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100756843B1 (ko) * | 2005-12-29 | 2007-09-07 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9543358B2 (en) | 2014-02-28 | 2017-01-10 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| CN110246896A (zh) * | 2018-03-07 | 2019-09-17 | 三星电子株式会社 | 半导体装置及制造该半导体装置的方法 |
-
2002
- 2002-11-19 KR KR1020020071857A patent/KR20040044205A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685575B1 (ko) * | 2004-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 스텝 채널 형성 방법 |
| KR100756843B1 (ko) * | 2005-12-29 | 2007-09-07 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100732269B1 (ko) * | 2006-02-03 | 2007-06-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| US9543358B2 (en) | 2014-02-28 | 2017-01-10 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| CN110246896A (zh) * | 2018-03-07 | 2019-09-17 | 三星电子株式会社 | 半导体装置及制造该半导体装置的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100400079B1 (ko) | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 | |
| KR100481868B1 (ko) | 누설전류를 방지하는 소자 분리 구조를 갖는 변형된 에스오아이 기판 및 그 제조 방법 | |
| KR20000060693A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR910005384A (ko) | 반도체 디바이스 내의 코프래너한 자기- 정합 접촉 구조물의 제조방법 | |
| JP4733869B2 (ja) | 半導体装置の製造方法 | |
| KR19990057943A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR20020017041A (ko) | 반도체소자의 콘택 구조체 형성방법 | |
| KR20040044205A (ko) | 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법 | |
| KR20000051318A (ko) | 반도체소자 및 그의 제조방법 | |
| US7674681B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR0135691B1 (ko) | 트랜지스터 및 그 제조방법 | |
| KR100268890B1 (ko) | 반도체소자및그의제조방법 | |
| US6064106A (en) | Bipolar transistor having isolation regions | |
| KR100291823B1 (ko) | 반도체소자의제조방법 | |
| KR100467024B1 (ko) | 소오스/드레인 영역에 확산 방지막을 구비하는 반도체소자 및 그 형성 방법 | |
| US7541241B2 (en) | Method for fabricating memory cell | |
| KR20080029266A (ko) | 반도체 소자의 제조방법 | |
| KR100372638B1 (ko) | 전계효과 트랜지스터 제조방법 | |
| KR20040029539A (ko) | 반도체 장치의 콘택 플러그 구조체 및 그 형성 방법 | |
| KR100320437B1 (ko) | 반도체 소자의 제조방법 | |
| KR100290912B1 (ko) | 반도체소자의 격리막 형성방법 | |
| KR100266028B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20040076113A (ko) | 반도체 기판의 형성 방법 | |
| KR20020053542A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20060062525A (ko) | 리세스 게이트를 갖는 반도체소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |