KR100267579B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

MOS-FET의 소스/드레인영역(S/D 영역)을 활성화하기 위한 XeCl 엑시머레이저어닐을, 게이트전극을 변형시키지 않고 행한다.
일반적으로 박막의 반사율은 입사광과 반사광의 간섭에 기인하여 λ/2n(λ = 파장, n = 굴절율)의 주기로 변화하고, 극대반사율이 달성되는 막두께 d3와 극소반사율이 달성되는 막두께 d2의 막두께차 d1는 λ/4n 으로 표현된다. 그래서, 게이트전극(7a)상에 미리 막두께 d1의 제1의 SiO2막 패턴(8a)을 형성하고, 그 후 게이트전극(7a)상의 반사방지막의 막두께가 d3, S/D 영역(고농도 불순물확산영역(11)과 LDD 영역(9))상의 막두께가 d2로 되도록 웨이퍼 전체면에 제2의 SiO2막 (12)을 형성한다. S/D 영역이 충분히 가열되는 조건하에서도 게이트전극(7a)의 발열이 억제되고, 그 변형을 방지할 수 있다.

Description

반도체장치의 제조방법
제1도는 실리콘기판상의 SiO2막의 막두께와 308nm 에 있어서의 반사율의 관계를 도시한 특성도.
제2조는 본 발명을 MOS-FET 의 형성에 적용한 프로세스예를 그 공전순에 따라서 도시한 개략단면도이며, (a)는 실리콘 기판상에 게이트 SiO2막을 통해 게이트전극형성용의 다층막과 반사방지막의 일부를 구성하는 제1의 SiO2막이 적층된 상태, (b)는 게이트전극이 패터닝되고, 이온주입에 의해 LDD 영역이 형성된 상태, (c)는 게이트전극의 측벽부에 사이드월이 형성되고, 이온주입에 의해 고농도 불순물확산영역이 형성된 상태, (d)는 웨이퍼의 전체면에 제2의 SiO2막이 형성되고, 레이저어닐이 행해진 상태도.
제3도는 XeCl 엑시머레이저어닐(ELA)시의 광에너지밀도에 의한 p+n 접합깊이와 시트저항의 변화관계를 나타낸 특성도.
제4도는 XeCl 엑시머레이저어닐(ELA)시의 광에너지밀도에 의한 p+n 접합깊이와 시트저항의 변화관계를 나타낸 특성도.
제5도는 각종 반도체재료의 흡수계수의 파장 또는 광자에너지의존성을 나타낸 특성도.
* 도면의 주요부분에 대한 부호의 설명
1 : Si 기판 3 : 게이트 SiO2막
7a : 게이트전극 8a : 제1의 SiO2막 패턴
9 : LDD 영역 11 : 고농도 불순물확산 영역
12 : 제2의 SiO2막 d2: 극소반사율 Rmin이 달성되는 SiO2막의 막두께
d3: 극대반사율 Rmax이 달성되는 SiO2막의 막두께
d1: 막두께차(= ｜d3-d2｜).
본 발명은 반도체장치의 제조방법에 관한 것이며, 특히 고온가열을 요하는 영역과 고온가열을 피해야 할 영역이 동일기판상에 혼재하고 있는 경우에, 후자의 영역에 악영향을 미치지 않고 전자의 영역에 대하여 충분한 열처리를 행하는 것을 가능하게 하는 방법에 관한 것이다.
반도체장치의 제조공정에서는, 가종의 어닐처리(열처리)가 행해진다.
예를 들면, MOS-FET 의 소스/드레인영역을 형성할 때에는, 이온 주입에 의해 교란된 반도체기판의 결정성(結晶性)을 회복시키고, 또한 주입된 액셉터이온이나 도너이온을 전기적으로 활성화하기 위해 활성화 어닐이 행해진다.
또한, MOS-FET의 콘택트저항을 저감시키기 위해 소스/드레인영역의 표층부를 실리사이드화하는 프로세스에서는 W, Wo, Ti 등의 이른바 고융점 금속이나 Pt, Pd 와 같은 융점이 비교적 높은 귀금속과 Si 기판과를 반응시켜서 실리사이드층을 형성하기 위해, 역시 고온영역에서 실리사이드화 어닐이 행해진다.
이러한 어닐의 방법으로서는, 종래부터 전기로를 사용하는 노(爐)어닐, 적외선 램프를 사용하는 래피드더멀어닐(RTA), 레이저광원을 사용하는 레이저어닐 등이 알려져 있다.
한편, 디바이스의 고집적화가 진행됨에 따라서, 개개의 MOS-FET에 있어서는 소스/드레인영역에 있어서의 불순물확산범위의 깊이, 즉 접합깊이를 얕게 하는 것이 필요하게 되어 있다. 이 경우, 노어닐이나 RTA 에 의해 활성화 어닐이나 실리사이드화 어닐을 행하면, 기판의 승온(昇溫)속도와 강온(降溫)속도가 느려서, 접합깊이가 크게 되어버리는 문제가 있다. 이에 대하여, 레이저어닐에서는 레이저펄스의 1쇼트가 피코초로부터 나노초의 오더로 짧으며, 더울이 그 에너지는 피조사층의 표면으로부터 약 20 nm 까지의 얕은 범위내에서 대략 흡수된다. 이에 따라서, 반도체기판의 표면이 융점근방까지 가열되어, 약 100nm까지의 깊이의 영역을 활성화할 수 있으므로, 레이저어닐은 소스/드레인영역, 특히 LDD(Lightly Doped Drain)구조에 있어서의 저농도 불순물확산영역의 활성화 등에는 매우 적합하다.
그러나, MOS-FET의 소스/드레인영역의 활성화나 실리사이드화등이 행해지는 시점에서는, 이미 게이트전극이 형성되어 있는 것이 보통이며, 또한 특히 고집적화된 반도체장치에 있어서는, 이미 다른 디바이스의 전극패턴이나 배선패턴이 다수 형성되어 있는 것도 적지 않다. 따라서, 레이저어닐시에는 이들 패턴도 동시에 가열하게 되지만, 디자인룰의 축소에 따라서 이 가열에 의해 패턴이 변형된다는 문제가 현재화(顯在化) 되고 있다.
반도체장치의 전극패턴이나 배선패턴은 통상 유전체막 위에 형성되어 있으나, 예를 들면 대표적인 유전체인 SiO2의 열전도율(0.014W/cm·deg)은 Si 기판의 열전도율(1.5W/cm·deg)보다 2자리나 낮다. 그러므로, SiO2막상의 패턴의 내부에서 축열이 진행되고, 이 열에 의해 패턴이 변형되는 것이다.
이 문제의 해결책으로서, 레이저의 파워를 저하시켜서 전극패턴 이나 배선패턴에 있어서의 축열을 억제하는 것도 고려된다. 그러나, 이 방법으로는 LDD 영역의 이온의 활성화율이 저하되고, 저항이 증대되어 MOS-FET 의 동작속도가 저하되거나, 반도체기판의 결정성이 충분히 회복되지 않아서 리크전류가 증대되거나, 실리사이드화가 충분히 진행되지 않고, 원하는 콘택트저항의 저감이 달성되지 않는 등의 역효과가 생기기 쉽다.
일예로서, 제3도 및 제4도에 불순물을 이온주입한 Si 기판에 XeCl 엑시머레이저어닐(ELA, 파장 308nm)을 행한 경우의 시트저항과 접합깊이의 관계를 나타낸다. 제3도의 횡축은 n 형 Si 기판에 BF2 +를 이온주입하여 형성한 p+형 소스/드레인영역의 p+n 접합깊이(nm), 제4도의 횡축은 p 형 Si 기판에 As+를 이온주입하여 형성한 n+형 소스/드레인영역의 n+p 접합깊이(nm)를 각각 나타내고 있으며, 종축은 두 도면 모두 시트저항(Ω/□)을 나타낸다. 이온주입은 어느 것이나 두께 10nm의 게이트 SiO2막을 통해 행하고 있으며, 주입조건은 이온가속에너지 15keV, 도즈량 3×1015/㎠이다. 또한, 레이저어닐은 두께 50nm의 반사방지 SiO2막을 통해 행하고 있으며, 이 때의 광에너지 밀도(mJ/㎠)는 플롯의 옆에 기재되어 있다.
이를 도면에서, 접합깊이를 100nm 이하로 하기 위해서는 대략 1100mJ/㎠까지의 광에너지밀도를 이용할 수 있는 것을 알 수 있다. 그러나, 실제로는 약 800mJ/㎠를 초과하면 전극패턴이나 배선패턴은 매우 변형되기 쉽다. 더욱이, 광에너지가 너무 작으면 시트저항은 급격히 증대되는 현상이 명백하다.
또는, 별도의 대책으로서, 피조사(被照射)부위의 특성에 따라 레이저의 에너지밀도를 변화시키는 것도 고려된다. 그러나, 이것으로는 드루풋의 대폭의 저하를 피할 수 없어서, 실용적이라고는 할 수 없다.
그래서, 본 발명은 미세한 MOS-FET 에 있어서 저저항의 얕은 접합을 형성하는 한편, 게이트전극이나 배선패턴의 변형을 방지하는 것이 가능한 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치의 제조방법은 상기 목적을 달성하기 위해 제안된 것이며, 어닐을 요하는 제1의 영역과 어닐이 실질적으로 불필요한 제2의 영역이 혼재하는 기판에 대하여 광어닐을 행하는 방법으로서, 상기 기판의 전체면에 상기 제1의 영역상에서는 어닐광의 반사율을 극소로 하고, 또한 상기 제2의 영역상에서는 어닐광의 반사율을 극대로 하도록 제어된 막두께를 가지는 반사방지막을 형성하는 것을 특징으로 한다.
본 발명은 또한 상기 제2의 영역의 최소한 표층부가 제1의 영역과 실질적으로 같은 굴절율을 가지는 것을 특징으로 한다.
본 발명은 또한 상기 제1의 영역이 MOS-FET 의 소스/드레인영역이고, 상기 제2의 영역이 게이트전극인 것을 특징으로 한다.
본 발명은 또한 상기 반사방지막이 유전체막인 것을 특징으로 한다.
본 발명은 또한 상기 광어닐이 레이저조사에 의해 행해지는 것을 특징으로 한다.
본 발명자는 전극패턴이나 배선패턴 등과 갗이 가열을 피해야 할 영역에는 에너지밀도가 낮고, 소스/드레인영역과 같이 가열을 요하는 영역에는 에너지밀도가 높아지는 광어닐을 가능하게 하는 방법을 실현하기 위하여, 종래부터 레이저어닐에 적용되고 있는 반사방지막의 효과에 착안하였다. 예를 들면, 일본국 특개소 58(1983)-116730호 공보에는 p 형 Si 기판이나 p 형 Si 박막에 대하여 레이저조사를 행하면, 레이저광의 대부분은 반사되어 30∼40% 정도의 광에너지가 흡수되는데 불과하지만, 이들 위에 SiO2등으로 이루어지는 반사방지막을 형성하면 광에너지의 흡수효율이 향상되는 것이 개시되어 있다. 전술한 제3도 및 제4도에 데이터를 도시한 실험에 있어서도, 반사방지 SiO2막이 사용되고 있다.
일반적으로 어떤 기판상에 형성된 박막에 단색광을 입사시키면, 입사광과 반사광의 간섭에 기인하여, 박막의 막두께에 따라 반사율이 주기적으로 변화하는 것이 알려져 있다. 이 반사율변화의 주기는 λ/2n(단, λ은 광의 파장, n 은 박막의 굴절율을 나타냄)로 표현된다.
일예로서, 제1도에 Si 기판상에 형성된 SiO2막의 막두께(nm)와, XeCl 엑시머레이저파장 308nm 에 있어서의 반사율 R(%)과의 관계를 나타낸다. 여기서, SiO2막의 굴절율 n 은 1.46이고, 도면중에 나타낸 최초의 극대반사율Rmax은 막두께 d3로 나타난다. 극대반사율 Rmax이 나타나는 주기는 λ/2n부터 약 105nm 이다. 인접하는 극대 반사율 Rmax의 중점위치에는, 극소반사율 Rmin을 나타내는 막두께 d2가 존재한다.
이 원리를 본 발명에 적용하면, 다음과 같아진다. 즉, 반사방지 막을 통하여 광어닐을 행할 경우, 가열을 요하는 제1의 영역상에서는 극소반사율 Rmin이 달성되도록 반사방지막의 막두께를 제어하면, 광투과율이 증대되고, 이 영역에 있어서의 가열온도가 상승한다. 반대로, 가열을 실질적으로 필요로 하지 안는 제2의 영역상에서는 극대 반사율 Rmax이 달성되도록 반사방지막의 막두께를 제어하면, 광투과율이 감소되고, 이 영역에 있어서의 가열온도가 저하된다. 이 때, 극소반사율 Rmin과 극대 반사율 Rmax을 달성하는 반사방지막의 막두께차는 λ/4n 의 기수배이다. 단, 디바이스의 구조에 의해, 예를 들면 게이트 SiO2막이 반사방지막의 일부로서 사용할 수 있는 경우에는, 게이트 SiO2막의 막두께도 포함하여 전술한 막두께차가 달성되도록 반사방지막의 막두께를 제어해야 한다.
그러나, 전술과 같은 반사율의 주기적 변화는 박막이 형성되는 기판의 재료가 다르면 당연히 변화한다. 그래서, 실용상으로는 제2의 영역의 최소한 표층부가 제1의 영역과 실질적으로 같은 굴절율을 가지고 있으면, 반사방지막의 막두께 설정이 용이해진다.
이상의 조건을 고려한 경우, 실용상 가장 중요하다고 생각되는 본 발명의 용도의 하나는 MOS-FET의 활성화 어닐이다. 즉, 제1의 영역이 Si 기판에 형성된 소스/드레인영역이고, 제2의 영역이 Si 계 재료층을 최소한 표층부에 가지는 게이트전극인 경우, 반사방지막의 막두께가 전술과 같이 제어되어 있으면, 게이트전극의 변형을 초래하는 일 없이 소스/드레인영역의 활성화나 Si 기판의 결정성의 회복을 충분히 행할 수 있다.
그리고, 본 발명의 반사방지막으로서는 SiO2등의 유전체막을 사용하고, 광어닐은 단색광을 얻기 쉬운 레이저조사에 의해 행하는 것이 가장 유효하다.
다음에, 본 발명의 구체적인 실시예에 대하여 설명한다.
본 실시예는 본 발명을 MOS-FET 의 형성에 적용한 예이다. 이 프로세스를 제2도를 참조하면서 설명한다.
먼저, 제2도(a)에 도시된 바와 같이, Si 기판(1)에 LOCLS 법 등에 의해 소자분리영역(2)을 형성하고, 웨이퍼의 전체면을 열산화하여 두께 약 10nm 의 게이트 SiO2막(3)을 형성하였다. 그 후, 웨이퍼의 전체면에 불순물을 함유하는 다결정 실리콘층(4)과 텅스텐 실리사이드(WSix)층(5)을 순차 적층하여, 이른바 텅스텐 폴리사이드막을 형성하였다. 본 실시예에서는 다시 후공정으로 형성되는 층간절연막과의 사이의 응력완화를 목적으로 하여 불순물을 함유한 다결정 실리콘층(6)을 적층하여, 3층으로 구성되는 다층막(7)을 형성하였다. 이 다층막(7)은 패터닝에 의해 게이트전극(7a)(제2도(b) 참조)으로 되는 층이다.
그리고, 상기 다층막(7)의 위에 통상의 CVD 법 등에 의해 제1의 SiO2층(8)을 형성하였다. 이 제1의 SiO2막(8)은 후술하는 제2의 SiO2층(12)[제2도(d) 참조]과 함께 본 발명에 있어서의 반사방지막의 일부를 구성하는 층이다. 이 때 중요한 것은 이 제1의 SiO2막(8)의 층두께의 설정방법이다. 후에 형성되는 게이트전극(7a)은 고온가열을 피해야 할 영역이므로, 이 위에서는 반사방지막의 반사율을 극대로 하고 싶다. 한편, 후술하는 LDD 영역(9) 및 고농도 불순물확산영역(11)으로 이루어지는 소스/드레인영역은 불순물이온의 활성화를 위해 고온가열을 해야 할 영역이므로, 이 위에서는 반사방지막의 반사율을 극소로 하고 싶다. 그래서, 제1도에서 극대 반사율 Rmax이 달성될 때의 반사방지막의 막두께를 d3, 극소반사율 Rmin이 달성될 때의 막두께를 d2로 정하고, 그 차 d1(= d3-d2)의 막두께분 만을 먼저 제1의 SiO2막(8)으로 형성한다. 이 d1는 λ/4n 에 상당하고, 계산상으로는 약 50nm이 되지만, 본 실시예에서는 후술하는 제2도(d)에서도 명백한 바와 같이 막두께 d2가 게이트 SiO2막(3)의 막두께도 포함하게 되므로, 미 막두께분을 상승시켜서 제1의 SiO2막(8)을 약 60nm의 막두게로 형성하였다.
다음에, 통상의 포토리소그라피에 의한 레지스트패터닝을 거쳐서 상기 제1의 SiO2막(8) 및 다층막(7)의 드라이에칭을 순차 행하고, 제2도(b)에 도시된 바와 같이 제1의 SiO2막 패턴(8a) 및 게이트전극(7a)을 형성하였다. 도면중, 에칭후에 형성된 각 재료층의 패턴에는 원재료층의 부호에 첨자 a를 붙여서 나타내고 있다.
또한 이 제1의 SiO2막 패턴(8a) 및 게이트전극(7a)을 마스크로 하여 Si 기판(1)에 이온주입을 행함으로써, 소스/드레인영역을 구성하는 LDD 영역(9)을 자체정합적으로 형성하였다.
다음에, CVD 법 등에 의해 웨이퍼의 전체면에 SiO2층(도시하지 않음)을 형성한 후, 제2도(c)에 도시된 바와 같이 이것을 에치백하여 제1의 SiO2막 패턴(8a) 및 게이트전극(7a)의 측벽면에 사이드월(10)을 형성하였다.
그리고, 이들 제1의 SiO2막 패턴(8a), 게이트전극(7a), 사이드월(10)을 마스크로 하여 다시 Si 기판(1)에 이온주입을 행하고, 소스/드레인영역을 구성하는 고농도불순물 확산영역(11)을 자체정합적으로 형성하였다.
또한, 주입하는 이온은 Si 기판(1)의 도전형에 따라서 어느 쪽을 선택해도 되며, Si 기판(1)이 p 형의 경우는 As+, Si 기판(1)이 n 형의 경우는 BF2 +등을 사용할 수 있다. 어느 경우도, 주입에너지 5∼20keV, 도즈량 1×1015∼ 3×115/㎠ 정도의 조건이 채용된다.
다음에, 제2도(d)에 도시한 바와 같이, 웨이퍼의 전체면에 제2의 SiO2막(12)을 형성하였다. 여기서는, 소스/드레인영역을 구성하는 고농도 불순물확산영역(11) 상에서 반사방지막이 극소반사율 Rmin을 달성하는 막두께 d2, 즉 약 50nm 으로 형성되어 있는 것이 필요하다. 단, 본 실시예의 경우, 이 영역의 막두께 d2에는 마찬가지로 SiO2로 이루어지는 게이트 SiO2막(3)의 막두께 10nm가 포함되어 있으므로, 제2의 SiO2막(12)은 약 40nm의 두께로 퇴적시켰다. 한편, 게이트전극(7a)상에서는 반사방지막의 막두께로서 d3이 달성되었다. 이 부위의 반사방지막의 막두께 d3는 제1의 SiO2막 패턴(8a)의 막두께 d1와 제2의 SiO2막(12)의 막두께 d2의 합이며, 약 100nm 이다.
이와 같이 하여, 게이트전극(7a)상과 소스/드레인영역상과의 사이에 있어서의 반사방지막의 막두께차를 약 50nm 으로 할 수 있었다.
이 상태에서, 웨이퍼에 XeCl 엑시머레이저광(308nm)을 900mJ/㎠의 에너지밀도로 조사한 바, LDD 영역(9) 및 고농도 불순물영역(11)에 주입된 이온을 충분히 활성화하고, Si 기판(1)의 결정성을 충분히 회복시킬 수 있으며, 더욱이 게이트전극(7a)의 변형은 초래되지 않았다. 물론, 접합이 깊어지는 일도 없었다.
그 후, 통상의 공정에 따라서 층간절연막의 피복, 콘택트홀가공, 상층 배선의 형성 등을 행하였으나, 저저항으로 신뢰성이 높은 MOS-FET를 완성할 수 있었다.
그러나, 본 발명은 전술한 실시예에 전혀 한정되는 것은 아니다.
예를 들면, 광어닐의 광원으로서는, 전술한 XeCl(308nm)외에, Kef(351nm), KrF(249nm), ArF(193nm) 등의 각 엑시머레이저광원이나 루비레이저(694nm) 등의 펄스레이저 광원을 사용할 수 있다. 전술한 실시예에서 XeCl 엑시머레이저를 사용한 것은 이 파장영역에 있어서의 반사방지막의 바탕재료의 굴절율을 특히 고려하였기 때문이다. 반사방지막의 반사율 변화가 기판의 재료에 의존하는 것에 대하여는 전술하였다. 여기서, 각종 반도체재료의 파장에 의한 굴절율의 변화를 굴절율과 일외적인 관계에 있는 흡수계수의 변화에서 본 데이터를 제5도에 도시한다. XeCl 이나 XeF 의 파장영역에서는 논도프의 단결정 Si 과 B(붕소)를 주입한 단결정 Si 의 흡수계수가 대략 같은 것을 알 수 있다. 즉, B 의 이온주입에 의한 Si 기판의 특성변화를 무시할 수 있으며, 반사방지막의 막두께 설계가 용이해지기 때문이다.
또한, 반사방지막의 구성재료는 전술한 SiO2외에, SiNx(질화실리콘)이나 SiOxNy(산질화실리콘)이라도 된다.
반사방지막의 막두께는 이들 반사방지막의 재료의 굴절율과 사용하는 광원의 파장에 따라 결정할 수 있다. 극대 반사율 Rmax을 달성하는 막두께 d3와 극소반사율 Rmin을 달성하는 막두께를 d2의 차 d1는 전술한 실시예와 같은 λ/4n 에는 한정되지 않고, 그 기수배로 선택해도 된다. 또한, d3이 항상 d2보다 큰 것에도 한정되지 않는다. 단 웨이퍼표면의 단차의 증대를 억제하고, 후공정에 있어서의 층간 절연막이나 상층배선의 단차피복성을 양호하게 하기 위해서는, d1를 되도록 작은 값으로 억제하는 것이 바람직하다.
어닐이 실질적으로 불필요한 영역은 상기 게이트전극외에, 일반 배선패턴 등이라도 된다.
또한, 박막의 막두께 변화에 의한 반사율변화를 어닐특성의 개선에 이용한 종래 기술로서는, 예를 들면 일본국 특개소 58(1983-53823호 공보에, 다결정 실리콘박막의 결정화를 CW-Ar 레이저조사에 의해 단결정화하는데 있어서, 이 다결정 실리콘층을 국소적으로 막두께가 다른 SiO2막으로 피복하는 기술이 개시되어 있다. 단, 이 기술은 단일재료층(다결정 실리콘층)이 Si 기판과 SiO2막이라는 열전도율이 다른 복수의 재료층상에 걸쳐서 연재되어 있는 경우의 어닐온도의 균일화를 목적으로 하는 것이며, 본 발명의 목적과는 다르다.
또한, 본원 출원인은 먼저 일본국 특개평 3(1991)-283611호 공보에 있어서, LDD 구조를 가지는 MOS-FET 의 소스/드레인영역을 레이저어닐에 의해 활성화할 때에, 저농도불순물확산영역(LDD 영역)과 고농도 불순물확산영역과의 사이에서 어닐온도를 변화시키기 위해, 양 영역상에서 반사방지 SiO2막의 막두께에 차를 두는 기술을 제안하고 있다. 단, 이 기술은 모두 가열을 필요로 하는 영역에 대해 온도차를 발생시키는 것을 목적으로 하고 있으며, 가열이 불필요한 영역을 보호한다는 본 발명의 목적과는 역시 다르다.
이상의 설명에서도 명백한 바와 같이, 본 발명을 적용하면 가열할 영역과 가열을 피해야 할 영역이 혼재한 기판에 대하여 소정의 값으로 에너지밀도가 고정된 레이저광을 균일하게 조사한 경우라도, 전자의 영역에 대하여 충분한 어닐을 행하면서, 후자의 영역에의 악영향을 회피하는 것이 가능해진다. 따라서, 본 발명은 미세한 디자인룰에 따라서 MOS-FET 등을 형성할 경우에 매우 유효하다.

Claims (5)

  1. 어닐을 요하는 제1의 영역과 어닐이 실질적으로 불필요한 제2의 영역이 혼재하는 기판에 대하여 광어닐을 행하는 반도체장치의 제조방법에 있어서,
    상기 기판의 전체면에 상기 제1의 영역 상에서는 어닐광의 반사율을 극소로 하고, 또한 상기 제2의 영역 상에서는 어닐광의 반사율을 극대로 하도록 제어된 막두께를 가지는 반사방지막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서,
    상기 제2의 영역의 최소한 표층부가 제1의 영역과 실질적으로 같은 굴절율을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1의 영역이 MOS 트랜지스터의 소스/드레인영역이고, 상기 제2의 영역이 게이트전극인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 반사방지막이 유전체막인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 광어닐이 레이저조사에 의해 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
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