TWI307938B - Method and process to make multiple-threshold metal_gates cmos technology - Google Patents

Method and process to make multiple-threshold metal_gates cmos technology Download PDF

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Description

1307938 五、發明說明（1) 【發明所屬之技術領域】 本發明係關於半導體裝置，且特別是關於形成互補式 金氧半導體裝置（CMOS)之方法，其包含具有與之相關之多 重起始電壓V t之金屬閘極。 【先前技術】
在現今的金氧半導體場效電晶體（M0SFET)中，通常使 用一多晶矽（polysi 1 icon)閘極。使用多晶矽晶閘極的— 個缺點是，在反轉（i n v e r s i 〇 n )時，此多晶矽閘極一般而 言會在鄰近閘極介電層（di electric)的多晶矽閘極區域中 遭受到載子（carrier)的空乏。載子的空乏係關於稱為多 a日碎空乏效應（polysilicon depletion effect)之技術。 此空乏效應降低MOSFE T的有效閘極電容（capac][tance)。 就理想上而言，最好是M0SFET的閘極電容高，因為高閘極 電容通常相當於更多電荷的累積。當更多電荷在通道 (channel)内累積時’源極及極（s〇urce/drain)電流在電 晶體偏壓時會變得更高。
M0SFET包含一閘極堆疊（gatestack)，習知其包含一 底多晶矽部分及一頂矽化物部分（t 〇p s丨1丨c丨de port l on)»在如此之閘極堆中之矽化物層造成閘極阻值降 低。阻值的降低造成閘極的時間傳播延遲RC的降低。雖然 矽化物頂閘極區域可能幫助降低電晶體的阻值，但是在底 多晶矽閘極及閘極介電層之間所形成的界面鄰近處的電荷 仍然會空乏，因此造成較小的有效閘極電容。
1307938 五、發明說明（2) 另一種可用的M0SFET型式為其閘極電極完全由一金屬 製成。在如此的MOSFET中，閘極的金屬防止了閘極的電荷 空之。這防止了閘極電容有效厚度的增加，以及因空乏效 應所引起的電容下降。 雖然金屬閘極可以用來降低多晶矽空乏效應，並提供 較低的閘極阻值，不過一般而言其相當困難藉由金屬閘極 來提供多重起始電壓（multiple-threshold voltages)。
在半導體工業上需要多重起始電壓以便提供設計的彈性， 即針對低功率（low-power)、高性能（high performance) 以及對於整體系統性能的混合訊號應用（m i xed - s i g.na 1 application)。
Bai等人之美國專利第6, 204, 10 3號揭示了一種形成第 一及第二電晶體裝置之方法。此習知技術方法包含以下步 驟：在一閘極介電層的一部份上形成矽化物之第一區域， 此閘極介電層位於一半導體基板之一第一井區域；在閘極 介電層的第二部份上形成矽化物之第二區域，此閘極介電 層位於基板之第二井區域上；並且在第一及第二井區域内 形成第一及第二摻雜區域。
Bai等人係使用不同的金屬來形成此第一及第二矽化 物區域。此習知技術並沒有揭示使用一雙金屬層（bimetal layer)來形成其中一個矽化物區域，亦沒有揭示使用金屬 合金（metal alloy)的製程。Bai等人的確做了一個一般的 陳述，見第5欄第2 2至2 4行，即「金屬可在他們自然狀態 的一特定費米能階（Feiui level)下或是藉由化學反應譬如 1307938 五、發明說明（3) |像是合金（alloying)、摻雜（doping)等方式存在。」不 I過’在此習知技術製程中並沒有揭示使用金屬合金。 在現今CMOS技術中，在M0SFET的主體中經由離子植入 ion imp lan tat ion)的方式將不純物摻雜進去，係使用來 |作為短通道效應（short-channel effect)控制及起始電壓 $整。然而，載子遷移率（carrier m〇Mlity)隨著不純物 |摻雜的增加而降低，由此隨之降低裝置的性能。由於摻雜 的變動（fluctuation)而導致的起始電壓變化，亦將限^ |此摻雜技術的有效性。因此，最好是能提供另一種方式來 |調整在金屬閘極M0SFET中的起始電壓。 【發明内容】 本發明提供用以調整M0SFET的起始電壓之方法，其不 |牽涉到主體摻雜（body doping)，因此提供具有多重起始 ^壓之CMOS裝置。在本發明中，與一金屬雙層（本發明的 第一種方法之代表）或金羼合金（本發明的第二種方法之代 表）之完全自行對準矽化（salicidati〇n),係使用來調整 I此M0SFET之起始電壓。 ，別的是，本發明的第一種方法包含的步驟有： 提供一結構，其包含位於一含矽層（Si_c〇ntaining y r )頂邛之複數個圖樣化閘極區域，每一個圖樣化閘極 區域包含至少一圖樣化多晶矽區域； 在第預疋數目之圖樣化閘極堆疊區域上，形成一 第一金屬，第一金屬係與圖樣化多晶矽區域接觸； 第10頁 1307938
五、發明說明（4) 在第一金屬以及一第二預定數目之圖樣化閘極堆疊 士’形成-第二金屬，其中第二預定數目之圖樣化閘極堆 璺内之第二金屬與圖樣化多晶矽區域接觸；以及 退火（anneal ing)以便在第一及第二金屬與其下之矽 區域之間引起反應，並且接著形成矽化物區域（sUicide region)’在第一預定數目之圖樣化閘極堆疊區域包含第 一及第二金屬之一合金矽化物（al 1〇y si丨icide 〇f the first and second metals)，且第二預定數目之圖樣化閘 極堆疊區域包含第二金屬的矽化物（siUcide 〇f the second metal)0
本發明另一包含一金屬雙層以調整起始電壓之方法， 其包含的步驟有： 提供一結構，其包含位於一含矽層頂部之複數個圖樣 化閘極區域，每一圖樣化閘極區域包括至少一圓樣化多晶 在第一預定數目之圖樣化閘極堆疊區域上，形成一第 金屬，此第一金屬係與圖樣化多晶矽區域接觸； 退火第-金屬，以提供-位於第—預定數目之圖樣化 閘極堆疊區域之一第一金屬矽化物metal s i 1 i c i de ); 且 谁悬金屬Γ匕；以及一第二預定數目之圖樣化閉極 堆疊區域上’巾成m位於第二預定數目之圖樣 化閘極堆疊區域之第二金屬與圖樣化多晶矽區域相接觸；
^ 1 1 -ΧΓ 1307938 五、發明說明 退火 (second 閘極堆疊 二預定數 本發 M0SFET裝 提供 化閘極區 $夕區域； 在含 疊具有一 在介 面的頂部 以及至少 (5) 第二金 metal 包含至 目之圖 明之第 置之起 一結構 域，每 屬’以形成一第二金屬矽化物區域 silicide)，其中第一預定數目之圖樣化 少第一及第二金屬之合金矽化物，並且第 樣化閘極堆疊包含第二金屬矽化物區域。 二個方法，其包含一金屬合金層以調整 始電壓，包含的步驟有： ’其包含位於一含矽層頂部之複數個圖樣 一圖樣化閘極區域包括至少一圖樣化多晶 矽層之 與圖樣 電堆疊 ，形成 一合金 在金 第一 形成一部 選擇 第二 及此部分 本發 在其 矽層之部 之至少一 屬合金 次退火 分矽化 地移除 次退火 矽化物 明之其 内具有 分頂部 合金砂 暴露表面上’形成一介電堆疊，此介電堆 化多晶矽層共平面之上表面； 之上表面以及圖樣化多晶矽區域之暴露表 一金屬合金層，此金屬合金層包含一金屬 添加物（alloying additive); 層頂部’形成一帽層（capping layer); 以在圖樣化閘極堆疊區域之上方部分内， 物區域； 帽層；且 以使知·圖樣化間極堆疊區域之其餘部分以 區域轉變為一金屬合金矽化物區域。 他方面係關於—CMOS裝置，其包含有： 源極/没極區域之一含矽層；一出現在含 的閘極介電層；以；5 &认M k人$ 及位於閘極介電層頂部 化物金屬閘極（a 1 1 η V。. 1 ..」 、 ^aoy si 1 icide metal
第12頁 1307938 五、發明說明（6) gate)，此合金矽化物金屬閘極係包含一金屬雙層 屬合金層。 ~ a 【實施方式】 本發明提供用以製造具有多重起始電壓金屬 ”之方法’現在將藉由伴隨本申請之圖式來更 述。 現在將描述繪示於圖1至9以及圖1〇A至1〇c中之 ^一個方法。在本發明的第一個方法中，使用—金屬雙 層來操縱此CMOS裝置之起始電壓。 層上：f.t·照圖1，其顯示一可使用於本發明之初始絕緣 】碎（S1l1Con-on-insulat〇r，s〇I)晶圓。特別的 〇xide layer) 、係夾在含矽基板〗0及含矽層〗4之 隔切基板10及切層14。值得注意的2氧：： :域：1晶圓中主動裝置(aCtive devices)通常形成的 這些含♦材料的例子有(二表不一至少含有石夕的材料。 (siGe)、：=二有(但不僅限於此):矽(Si)、矽鍺 石夕/碎石、石夕鍺碳（SiGeC)、石夕/石夕（Si/si)、 可以是續埋V//梦錯碳(Si/SiGeC)。埋式氧化層η -非連妹ϋ 域（如圖1所示），或者也可以是 續的埋/圖樣化）埋式氧化區域（未顯示）。此非連 含石夕層（如含石夕層10及^^立的區域或島狀物，其被 4IBM0394TW.ptd 第13頁 1307938
此SOI晶圓的形成可使用這個領域廣為熟知之傳統 SIM0X(藉氧之離子植入而分離（separati〇n by implantation of oxygen))程序。在典型的 δΐΜ〇χ程序 中，氧離子藉由使用離子植入法植入一石夕晶圓内。植入區 域的深度與離子植入時的條件有相依的關係。在植入步驟 後，此經植入的晶圓便接受一退火步驟，此步驟能夠轉變 此植入區域使之成為一埋式氧化物區域。同樣地，此s〇i 晶圓亦可使用其他傳統的程序來製成，包括像是一熱鍵結 及切割程序（thermal bonding and cutting process)。 除了上述技術之外，在本發明中此初始s〇丨晶片亦可 使用5儿積程序（deposition process)以及.微影 (11 thography)和蝕刻（etching)來形成（在製造一圖樣化 S0 I基板的情況下使用）。特別的是，此勒始I晶圓的形 成可藉由'/儿積或熱成長一氧化物薄膜（〇xide film )於一含 矽基板的頂部；選擇性地藉由傳統微影及蝕刻來圖樣化此 氧化物薄膜；並且在此之後使用一傳統沉積程序在氧化物 層的頂部形成一含矽層，該程序包含譬如化學氣相沉積 (CVD)、電漿辅助（piasma-assisted)CVD、減鍍
(sputtering)、蒸艘（evaporation)、化學溶液沉積 (chemical solution deposition)或磊晶矽成長 (epitaxial Si growth)° 初始SO I晶圓的不同層之厚度可依據用來製作之程序 而變。然而一般而言，含矽層1 4具有一從約5到約2 0 0 nm之 厚度’較佳是1 0到2 0 n m。在埋式氧化層的例子中，該層可
第14頁 1307938
五、發明說明（8) 能具有一從約1 〇 〇到約4 0 0 n m之厚度。含矽基板層（孽如’ 層10)的厚度對於本發明而言是不重要的。值得注音、的是 上述提供的厚度係範例而已，且不應因此限制本發明之範 疇。
在本發明中，含矽層1 4的部分將做為一金屬閉極CM〇s 裝置之主體區域。值得注意的是，含矽層14可以是不摻雜 或是其可以使用這個領域所熟知之傳統技術來摻雜。摻雜 的類型則依據將製造的裝置類型而定。在本發明的第—個 方法所顯示的圖式中，為清楚說明並沒有顯示此含妙基 板。然而，含矽基板1 〇隱含於圖2至9及1 0A至1 〇(：中。 圖2顯示在溝渠隔離區域（trench isolation region) 1 6及閘極介電層1 8形成之後的S01晶圓。溝渠隔離區域的 製造首先在SOI晶圓的表面上形成一犧牲氧化層（未繪示） 及一硬遮罩（未繪示）’且然後在SO丨晶圓的預定部分形成 溝渠，如此一來每個溝渠的底牆（b 〇 11 〇 m w a 11 )終止於含 矽層1 4或是埋式氧化物層1 2的上表面。犧牲氧化層之形成 可藉由一熱氧化程序（thermal oxidation process)或是 藉由一傳統沉積方法如CVD。硬遮罩則藉由沉積在先前形 成的犧牲氧化層頂部上而形成。硬遮罩由一絕緣材料形
成’此材料比起犧牲氧化層而言具有一不同蝕刻選擇性。 一：k而δ ’硬遮罩的成分為一氮化物（心^丨化）或氮氧化 物（oxynitride)。 藉由使用傳統微影及蝕刻技術，便可在S 〇 ；[晶圓上經 由硬遮罩及犧牲氧化層的使用來形成溝渠。使用在形.成溝
第15頁 1307938 五、發明說明（9) 渠之微影步驟包含的步驟有：使用一光阻（未繪示）於結構 的頂部表面’暴露此光阻於一放射線的圖樣之下，且使用 一傳統光阻顯影劑將圖樣顯影至此已曝光的光阻上。蝕刻 的步驟（其可能以單一步驟或多重蝕刻步驟實行）包含使用 一傳統乾式#刻程序，像是反應性離子蚀刻（j· e a c t i v e ion etching, RIE)、電漿姓刻（plasma etching)、離子 束蝕刻（ion beam etching);化學蝕刻（chemical etching);或是其組合。在形成溝渠時，光阻上形成的圖 樣便經由蝕刻移轉到硬遮罩上，且隨後便移除此圖樣化光 阻。進一步的蝕刻使用在將溝渠圖樣從硬遮罩轉移至s〇I 晶圓上。 含溝渠的S01晶圓然後便接受一選擇的氧化程序，在 含矽材料構成的暴露溝渠側壁上形成一薄氧化襯層 (liner)(未特別標示）。使用一傳統沉積程序，譬如CVD或 電漿CVD ’將溝渠填入一介電或絕緣材料，如四乙基正矽 酸鹽（tetraethylorthosilicate， TE0S)。接著，使用一 傳統平坦（planarizati ο η )程序，譬如化學機械研磨 (chemical-mechanical polishing(CMP) or grinding)» 將此結構平坦化，止於硬遮罩的上表面。一選擇的密實 (dens ificat ion)步驟可以在填完溝渠後但平坦化前施 行。 殘留的硬遮罩然後便使用一蝕刻程序移除，該蝕刻程 序對於移除氮化物比起氧化物而言具有高度選擇性，且接 著殘留的犧牲氧化層以及填塞溝渠之結點部分（nub
第16頁 1307938 五、發明說明（10) port ion)便使用一蝕刘招主你… 於私u·如人* u 刻程序移除’該钱刻程序對於移除氣 蒋险艤鉍5具有咼度選擇性。要注意的是，在 栘除犧牲氧化層之德，人 ^ 曼3矽層14的表面部分現在是光禿禿 藉著使用一傳統敎出真#良 u然後便在光充充的;===方法，：極介電層 形成。間極介電層—：2:以2渠隔離區域的頂部上 之薄層。此介電層可：：：：3 1至'Ο·之厚度 由氧化物組成’包括（但不僅限於
此）：二氧化梦（Si〇2)、氮氧化物（〇xynitride)、三氧化二 鋁（A 1 20 3)、亡，化鍅（Zr〇2)、二氧化铪（Hf〇2)、三氧化二 (2〇3) 氧化欽、鈦酸妈型氧化物（perovskite-typ( oxides)、矽酸鹽（silicate)以及添加或不添加氮的上述 組合物。
在結構的暴露表面上形成閘極介電層之後，多晶矽層 2 0及氧化層2 2接著便形成，於是得到如圖3所顯示的結 構。多晶矽層的形成係使用一傳統沉積程序，如CVD。多 晶矽層2 0的厚度可以改變，但是一般而言多晶矽層2 〇具有 一從約40至約2 0 0nm之厚度。藉由使用一傳統沉積方法或 一熱成長程序，氧化層然後便在先前形成之多晶矽層的頂 部上形成。氧化層2 2的厚度可以改變，但是一般而言氧化 層22具有一從約20至約20 Onm之厚度。值得注意的是多晶 矽層2 0及氧化層2 2係用於定義本發明之閘極區域。 然後氧化層2 2、多晶矽層2 0及閘極介電層1 8的閘極圖 樣化’係藉著使用一傳統微影及蝕刻方法來形成，如此便
第17頁 1307938 五、發明說明（11) -- - 在S0 [曰曰一圓的頂部上得到複數個圖樣化堆疊區域。圖4顯示 兩個標不為24及24,之圖樣化堆疊區域的結構。絕緣間隙 壁（spac/r) 2 6接著在圖樣化堆疊區域的每一個暴露的垂直 ^ f上形成’其係藉著首先沉積一絕緣材料，如氮化物或 氮氧化物’並且接著選擇性地蝕刻此絕緣材料所形成。 緊接著間隙壁沉積及蝕刻之後，源極/汲極區域28便 藉著傳統離子植入法後搭配活化退火（a c t i v a t i 〇 η annealing)於含矽層η内形成。圖4顯示在上述處理步驟 施行之後之結構》
然後形成由一氧化物或其他相似的阻障材料（barrier material)組成之阻障層（barrier layer)30，其係藉由傳 統沉積技術於圖樣化堆疊區域的頂部及鄰近上形成。光阻 32然後經由一沉積程序，如旋轉塗佈（spin —〇n coat ing) 或CVD，於阻障層30的頂部上形成。最終的結構（譬如，包 含阻障層30及光阻32)顯示於圖5中。
然後光阻便以微影方法來加以圖樣化，如此一來某些 圖樣化堆疊區域便被光阻3 2保護，而其他圖樣化堆疊區域 則沒有被保護。也就是，一第一預定數目的圖樣化堆疊區 域被暴露，而一第二預定數目的圖樣化堆疊區域則被光阻 32給保護住。在圖6中，圖樣化堆疊區域24,仍然被光阻32 給保護住，而圖樣化堆疊區域2 4則沒有被保護。 在圖樣化光阻3 2後，氧化層2 2便從結構中移除，造成 如圖6所示之結構。值得注意的是’氧化層2 2被移除以便 暴露多晶矽層2 0。本發明的移除步驟之執行係藉由使用一
1307938 五、發明說明（12) 飾刻程序，其係對於移除阻障層材料及氧化物比起碎而言 具有高度選擇性。此蝕刻程序對於移除氧化層22可以一單 一步驟來施行或是採用多重蝕刻步驟來施行。 一第一金屬34接著便在多晶矽層2〇的暴露表面頂部上 形成，其係使用一傳統沉積程序，包含（但不僅限於此）： 濺鍍、電鍍（plating)、CVD、原子層沉積（at〇inic丨时” deposit ion)或是化學溶液沉積。此第一金屬可由任何金 屬組成，只要當其與矽接觸及接受退火後能夠形成一金屬 矽化物即可]合適的第一金屬包含有（但不僅限於此）：鈷 (Co)、鎳（Νι)、欽（Ti)、鎢（W)、鉬（M〇)、组（Ta)及其相 似物。較佳的第一金屬包含：鎳、鈷、鈦。所沉積的第一 金屬具有一從約10至約110ηω之厚度，較佳係具有一從約 10至85nm之厚度。最終的結構（包含第一金屬34)係如圖7 所示。 在形成第一金屬34之後，光阻32便使用廣為熟知之傳 統光阻剝離（stripping)程序來移除，以便暴露先前未從 結構中移除之阻障層30。值得注意的是，在本發明的某些 具體實例中，光阻32僅部分移除來暴露某些先前被保護^ 圖樣化堆疊區域，而仍然保護某些留下來的圖樣化堆區 域。 氧化層22然後便使用上述提及之蝕刻程序來移除以 便暴露先如所保護區域之多晶石夕層2 0。具有與第一金屬3 4 不同之費米能階的第二金屬3 6接著便沉積在第一金屬及目 前暴露的多晶矽層20上。合適的第二金屬包含但不限於.
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五、發明說明（13) 鈷、鎮、鈦、鎢 '銦、鈕及相似物，條件是第二金屬必須 與第-金屬不肖。較佳的第二金屬包含：鈷、鎳鈦。所 沉積的第二金屬具有一從約丨〇至約i丨〇nm的厚度，且有一 從約10至約85nm之厚度係更加地好。最終的結構（包含第 二金屬3 6 )如圖8所示。 在某些具體實例中’上述光阻移除及金屬沉積之程序 可以重複任何次數。在這樣一個具體實例當中，每一個金 屬沉積時必須與前一個沉積金屬具有一不同費米能階。 接著’包含第一及第二金屬之結構便接受一退火步 驟、該步驟執行的條件係能有效地促使第一及第二金屬與 其下石夕區域（譬如’多晶矽層）反應，以分別形成矽化物區 域38及40。石夕化物區域38由第一及第二金屬所組成之合金 梦化物’而珍化物區域4 〇則由第二金屬所組成之矽化物。 值得注意的是’上述所提及的第一及第二金屬之厚度係由 金屬與其下部分之多晶矽層2 2間之反應完全地消耗此多晶 矽層而決定。
基本上此退火步驟之執行係在一從約4 5 0 °C至約9 0 0 °C 之溫度’時間週期則為從約丨5至約9 〇秒。更加地好是，基 本上此退火步驟之執行係在一從約5 〇 〇。(：至約7 0 0 °C之溫 度’時間週期則為從約2 〇至約8 0秒。值得注意的是，其他 溫度及時間的條件下亦可執行，只要此條件可以造成石夕化 物區域之形成即可。退火步驟基本上在一氣體環境下執 行’氣體包含有氦（He)、氬氣（Ar)、氮氣（N 2)或是一形成 氣體（forming gas)。
第20頁 1307938 五、發明說明(14) 在某些例子中（未顯示），第一及第二金屬之某些部分 並未使用在形成矽化物區域上。在這些具體實例中，未反 應的金屬殘留著，且此未反應金屬基本上位於矽化物區域 之頂部。未反應金屬然後便被移除，於是得到如圖9所示 之結構。特別的是，此未反應金屬（如果出現的話）之移除 係使用一银刻程序，此姑刻程序對於移除金屬比起梦化物 而言具有高度選擇性《譬如，過氧化氫（hydrogen peroxide)及硫酸之混合物可以使用來移除此結構上所殘 留之未反應金屬。
再一次值得注意的是，圖9所示之結構中，石夕化物區 域3 8係由一第一及第二金屬所構成之合金石夕化物，而石夕化 物區域40則由第二金屬所組成之矽化物《因此，最終CMOS 震置具有金屬閘極區域，此區域具有與之相關之多重起始 電磨。CMOS裝置之起始電壓可以藉由調整所使用的第一及 第二金屬之比例來予以調整。使用本發明之方法而形成之 閑極係完全由一矽化物所組成；因此本發明使得CMOS裝置 不會產生任何多晶妙空乏效應（p〇ly_depieti〇ri =fec t )。當比起多晶矽閘極及/或由多晶矽/石夕化物之堆 β所製造之閘極時，此CMOS裝置亦具有一較.低的閘極電
^ 在本發明的第一個方法之另一個處理程序中，使用來 =成如圖5至9之結構的程序將被以下的程序所取代。首 第’氣化區域2 2會從圖4所顯示之結構中所移除，且然後 一金屬34會在暴露的多晶矽層20頂部形成。第一金屬然
第21頁 1307938 五 、發明說明（15) ---- 後 ^經由微影及银刻來加以圖樣化，以便得到圖1〇紙示 :結構…樣化之後，第一金屬便接受如上述之退火步 驟嵐以在結構中形成一第一金屬矽化物區域。包含第一 如果任何未反應第一金屬在^:二。值得注意的是’ 屬可使用上述方法來移除。鈇 ，此未反應第一金 著退火此第二金屬。值得注，竟=積第二金屬36，且緊接 金屬在退火後殘留，此未反=笛=，如果任何未反應第二 移除。退火形成了由第—及^_—金屬可使用上述方法來 38，以及由第二金屬所組 =金屬所組成之矽化物區域 本發明之第一個方法的=物區域4〇。見圖10C。 金屬閘極區域，此區域具有 種選擇使得CMOS裝置具有 CMOS裝置之起始電壓二二，相關之多重起始電壓。此 屬之比例來予以調整。使^ 1整所使用之第一及第二金 完全由-矽化物所組成：本發明的方法所形成之閘極係 不會產生任何多晶矽^多分^本發明之方法使得CMOS裝置 由多晶矽/石夕化物之堆制以田比起多晶矽閘極及/或 具有一較低的閘極電阻。I化之閘極時，此CMOS裝置亦 上面的描述提供了— 來使得CMOS裝置具有夕去法’在其中使用了一金屬雙層 藉由改變所使用之第:起始電壓，而該起始電壓可以僅 的描述以及圖11至丨及第二金屬的比例來調整。接下來 用金屬合金來提供可::示本發明之第二個方法，在其中使 首先參考圖周之多重起始開極區域。 所不之初始FET結構。特別的是，圖n
第22頁 1307938 發明說明'16) 上 區 I分 或 示之初始FET結構包括含矽層14,其具有在其中 隔離溝區域16及源極/沒極區域28。此初始結構亦包含至 + —個圖樣化間極堆疊24 ’其包括位於一含矽層表\3頂部 之圖樣化閘極介電層18以及圖樣化多晶矽閘極2〇。絕緣 隙壁2 6係位於圖樣化閘極堆區域之相對的垂直辟上。因 1所示之初始結構亦包含位於源極/汲極區域内之1梦化物0 域5 2。含矽層1 4可以是或可以不是—so I晶圓的一部
含矽層因此可以由單晶矽、多晶矽、矽化錯、非ΰ晶石夕 soi晶圓所構成。 BB 驟 的 丨晶 丨極 然後便形成一介電層，譬如具有第一介電材料及一第 電材料的介電層。特別的是，一第一介電層5 4然後便 經由一傳統沉積程序或一熱成長程序於圖1丨所示之^構上 犯成，以便覆蓋含矽層1 4及矽化物區域5 2的暴露表面部 。此第一介電層可以由一氮化物或氮氧化物所組成且 般其具有〆從約1 0至1 OOnm之厚度。 介電層，譬如二氧化矽層5 6，接著便藉由傳統 術如CVD在介電層54的頂部上形成。第二介電層可以由 氮化物或氮氧化物組成，且一般其具有一從約丨〇至約 1 0 0 n m之厚度。值仔注意的是層5 6之表面層了貝部與多晶石夕 圖1 1所示之結構係使用該領域廣為熟知之傳統製程步 來製造。因為圓11所示之初始結構的製造係為人所熟知 ，所以在此便不提供其製造之詳細描述。任何具有二多 石夕閘極之傳統CMOS裝置可以使用來形成此合金&化物^
第23頁 1307938 五、發明說明（17) 層2 0上方表面 面，一傳統的 的沉積之後施 所示。 為共平面（coplanar)。為了提供如此的共平 平坦化步驟如化學機械研磨可在二氧化矽層 行。包含介電層5 4及5 6之最終結構則如圖1: 卜屬:金層5 8然後便在層5 6及暴露的多晶矽層之頂部 屬，’此全麗圖I3。本發明之金屬合金層包含至少一個金 域及一人I=以與其下的多晶矽反應，以形成一矽化物區 含任付1i加物。在本發明使用之金屬合金層的金屬包 此金屬合金而言較好的金ί；*金屬相關之任何金屬。對於 發明的合金層亦I β 姑或鎳，鈷係更加地好。本 S t:/少一種添加物選擇自碳⑹、銘⑷)、鈦 L ;、絡（Cr)i(Mn)、鐵⑽、銘（㈤、錄 〔R、你 鍺（Ge)、錯（Zr)、鈮（Nb)、鉬（Mo)、釕 £ . Ud)銀（Ag)、銦（In)、錫（Sn)、铪 ί ίϋ )、鶴（？）、鍊（Re)、銀（卜)及翻（Pt)，條件 混合物亦在此考;:η:種或多種這些添加物的 更好地是，在此合金層中的添加 物含量為從約0.1至約20原子百分比。在上面提及的添加 物中，鋁、鈦、釩、鍺、鍅、鈮、釕、铑、銀、銦、錫、 钽、銖 '銥及鉑係在本發明中較好的。 金屬合金層可以藉由物理氣相沉積（physical Vap〇r deposit ion)(滅鐘及蒸鑛）、包含原子層沉積的CVD或電鍍 來沉積。金屬合金層具有一從約丨〇至約i 〇 〇的厚度，具 1307938 五、發明說明（18) 有一從約1 〇至約8 5 n m的厚度係更加地好。 此名詞"合金"係使用在此來包含在其中具有一均勻或 非均勻分佈的該添加物之金屬組成；在其中具有一梯度分 佈（gradient distribution)的該添加物之金屬組成；或 是其混合物或化合物（c 〇 m ρ 〇 u n d s)。 其次，正如圖1 3所示，一帽層6 〇於金屬合金層5 8的表 面上形成。此帽層係使用這領域廣為熟知之傳統沉積程序 來形成。使用在本發明中用來形成帽層之適當的沉積程序 之說明例子包含但並不僅限於：化學氣相沉積、電漿輔助 化學氣相沉積、濺鍍、蒸鍍、電鍍、旋轉塗佈（spin_〇n coating)以及其他相似的沉積轾序。對於本發明而言，帽 層的厚度並沒有很重要’只要此帽層能夠預防氧氣或其= 環境氣體（ambient gas)不要擴散至此結構中即可。」般 而言，帽層具有一從約1 0至約30nm之厚度。 此帽層由傳統材料所組成，此材料係習知用來預 氣擴散至結構中。譬如，氮化鈦（TiN)及鎢（w)以及兑 似材料可以用來做為帽層。 ^ ^ 接下來，包含帽層及金屬合金層之結構便接受— 次退火步驟，該步驟能促使金屬合金層與其下之多曰石 間之部分交互作用。此第一次退火步驟在多晶矽層的f層 部分内形成一部份的矽化物層62，見圖1 4。在本發 方 所形成的硬化物層’係為並非在其最低電阻相 時 (resistance phase)的金屬矽化物材料。譬如，备 金包含鈷時，此第一次退火步驟在多晶矽層的上^部分合 1307938 五、發明說明（19) |形成一矽化鈷（CoSi )。 一般此第一次退火步驟之執杆 600。(：之溫度下，時間週期則為從約^在—從約45〇<^至 j是，基…退火步驟之執行係在約1至 '約120秒。更加地好 之溫度下，時間週期則為從約心：約5。〇。= 是，其他溫度及時間的條件下亦可執〜心。值付/主:π 造成石夕化物區域之形成即可。第一 ，只要此條件可以 氣體環境下執行，氣體包含有氦、〖，步驟基本上= |氣體。 虱軋、氮氣或是一形成 在第一次退火步驟之後，帽層及任 結構中移除’係使用一對於自結構中移除此兩層具 间度選擇性之傳統蝕刻程序。在選擇性移除程序之後形成 ，最終結構係如圖1 5所示。接下來，圖1 5所示之結構便 ^鏟第一次退火程序，其可以將此部分矽化物/多晶矽區 域轉化成一金屬合金矽化物區域。最終結 |石夕化物區域64,如圖16所示。 ^ 3金屬合金 基本上此第二次退火步驟之執行係在—從
|Γ0。。二度此下退火時：週期則為從約1至崎 疋基本上此退火步驟之執行係在一從約650 τ 之溫度下，時間週期則為從約20至約4 : 750 C ”其他溫度及時間的條件下亦可執行，只 巧：化物區域之形成即可。退火步驟基本上 卜下執行，氣體包含有氦、氬氣、氮氣或是 最終CMOS裝置具有金屬間極區域，該區域具^之相 第26頁 1307938 五、發明說明（20) ---- :之多重㊆始電壓。⑽S裝置之起始…以藉由調整所 使用的金屬合金層來予以調整。使用本發明之方法而形成 ，閑極係完全由-金屬矽化物所組成；因此本發明使得 0S裝置不會產生任何多晶矽空乏效應。當比起多晶矽閘 極及/或自多晶矽/石夕化物之堆疊所製造之閘極時，此CM0S 裝置亦具有一較低的閘極電阻。 接下來的例子係提供來顯示使用一個本發明之方法可 得到的某些優點。特別的是，接下來的例子顯示本發明的 第二個方法之使用，於其中使用一金屬合金層。 範例 在這個例子中，使用本發明之第二個方法來比較一含 5臟之鈷合金與純鈷《特別的是，製備—mosfET結構，其 包含一由40nm多晶矽閘極及一 i4〇nm帽氧化層圖樣化閘極 堆疊。此圖樣化閘極堆疊包含形成於其相反側壁上之 1. 4 n m寬之氮氣化物間隙壁。此氧化帽層在活化源極/汲極 區域前就移除了。NFET( 2 63nm閘極寬）多晶石夕控制裝置的 起始電壓是0 . 4 V。當純鈷使用來形成二矽化鈷（c 〇 s丨2)時， 起始電壓是0. 77V。當使用含5原子百分比錫之鈷時，2此因 而形成之二矽化鈷（錫）（CoSi 2(Sn))閘極便具有一約i 〇2V 之起始電壓（朝向pFET方向有一約25 0mV的移動（shift))。 此例子清楚地展示此完全矽化之金屬合金閘極可以 調整一 M0SFET之起始電壓。 欢也 雖然本發明已根據與其相關之較佳具體實例來 将定地 1307938 五、發明說明（21) 顯示及描述，熟知這個領域的人將瞭解形式及細節之先前 與其他改變之進行都不應偏離本發明之精神及範圍。因此 意指的是本發明並不限於所描述之精確形式及細節’但落 在附錄申請專利範圍的範疇之内。
第28頁 1307938 圖式簡單說明 【圖式簡單說明】 圖1至9係繪示（經由橫截面的角度）在本發明之第一個 方法中所使用之基本處理步驟。 圖1 0A至1 0C係繪示（經由橫截面的角度）在本發明第一 個方 法 之 另 一 個處理方案 中所使用 之 基 本 處 理 步 驟。 圖 1 ： 1- 1 6係繪示（經由 橫截面的 角 度 )在本發E 1月之第. 個方 法 中 所 使 用之基本處 理步驟。 圖式 元 件 符 號 說明 10 含 矽 基 板 12 埋 式 氧 化 層 14 含 矽 層 16 清 渠 隔 離 區 域 18 閘 極 介 電 層 20 多 晶 矽 層 22 氧 化 層 24 圖 樣 化 堆 疊 區 域 24’ 圖 樣 化 堆 疊區域 26 絕 緣 間 隙 壁 28 源 極 /沒極區域 30 阻 障 層 32 光 阻 34 第 一 金 屬 36 第 二 金 屬 38 矽 化 物 區 域 40 矽 化 物 區 域 50 第 — 金 屬 矽 化 物區域 52 矽 化 物 區 域 54 介 電 層 56 介 電 層 58 金 屬 合 金 層 60 帽 層 62 部 份 的 矽 化 物 層 64 金 屬 合 金 石夕化物區域 二 %
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Claims (1)

1307938 案號 92131213 94 4. 18 年月曰 ---------------------- - -.- ...... ^ Ί/^Γί :修正 'Ί·_k 六、申請專利範圍 “ 一……-—一 1. 一種形成一金屬問極互補式金氣半導體（CMOS )裝置之方 法，包 提 區域之 晶石夕區 在 上，形 目之該 在 域之每 數目之 定數目 以及 退 含的步驟： 供一包含一位於一 結構，每一該圖樣 含矽層頂部之複數個圖樣化閘極 化閘極區域包含至少一圖樣化多 域； 第一預定數目之該圖樣化閘極區域之每一個 第一金屬係與每一該第一預定數 成一第一金屬 該 圖樣化閘極區域之該圖樣化多晶矽區域接觸； 金屬以及一第二預定數目之該圖樣化閘極區 二金屬，其中每一在該第二預定 中的該第二金屬與每一該第二預 域之該圖樣化多晶矽區域接觸； 該第一 一個上 該圖樣 之該圖 ，形成一第 化閘極區域 樣化閘極區 火以便 區域之間造成 數目之 化物， 二金屬 一預定 合金矽 含該第 於在該第一及第二金屬與其下圖樣化多晶矽 著形成矽化物區域，在每一該第 區域包含該第一及第二金屬之一 二預定數目之圖樣化閘極區域包 反應，並接 圖樣化閘極 且每一該第 之一矽化物 2. 如申請專利範圍第1項所述之方法，其中該第一金屬與 該第二金屬具有不同費米能階。 3. 如申請專利範圍第2項所述之方法，其中該第一金屬包 含銘、鎳、鈦、鎢、4目或钽。
E\ 4IBM0394TW 替換頁-041805.ptc 第30頁 1307938 案號 92131213 94. 4. 18 年月曰 修正 六、申請專利範圍 4.如申請專利範圍第2項所述之方法，其中該第二金屬包 含銘、鎳、鈦、鎢、翻或组。 5 .如申請專利範圍第1項所述之方法，其中該第一金屬係 銘，且該第二金屬係錄。 6 .如申請專利範圍第1項所述之方法，其中該退火之執行 係在一從約4 5 0 °C至約9 0 0 °C之溫度下，一時間週期為從約 1 5至約9 0秒。 7. 如申請專利範圍第1項所述之方法，其中該退火係在氦 氣、氬氣、氮氣或一形成氣體下執行。 8。 一種形成一金屬閘極CMOS裝置之方法，包含的步驟有：+ 提供一包含一位於一含破層頂部之複數個圖樣化閘極 區域之結構，每一該圖樣化閘極區域包含至少一圖樣化多 晶砍區域， 在一第一預定數目之該圖樣化閘極區域之每一個上， 形成一第一金屬，該第一金屬係與每一該第一預定數目之 該圖樣化閘極區域之該圖樣化多晶矽區域接觸； 第一次退火該第一金屬，以在每一該第一預定數目之 圖樣化閘極區域内提供一第一金屬矽化物； 在該第一金屬矽化物頂部以及在一第二預定數目之圖
4IBM0394TW替換頁-041805. ptc 第31頁 1307938 94.4. is _案號92131213_年月曰 修正_ 六、申請專利範圍 樣化閘極區域之每一個上，形成一第二金屬，在每一該第 二預定數目之圖樣化閘極區域中的該第二金屬與每一該第 二預定數目之圖樣化閘極區域之該圖樣化多晶石夕區域接 觸；以及 第二次退火該第二金屬，以形成一第二金屬矽化物區 -域，其中每一該第一預定數目之圖樣化閘極區域包含該第 一及第二金屬之至少一合金石夕化物，且每一該第二預定數 目之圖樣化閘極區域包含該第二金屬矽化物區域。 9 .如申請專利範圍第8項所述之方法，其中該第一金屬與 該第二金屬具有不同費米能階。 1 0 ..如申請專利範圍第9項所述之方法，其中該第一金屬 包含姑、鎳、鈦、鎢、I目·或组。 11.如申請專利範圍第9項所述之方法，其中該第二金屬包 含钻、鎳、鈦、鎢、銦或组。 1 2.如申請專利範圍第8項所述之方法，其中該第一金屬係 # 鈷，且該第二金屬係鎳。 1 3.如申請專利範圍第8項所述之方法，其中該第一次退火 之執行係在一從約4 5 0 °C至約6 0 0 〇C之溫度下，一時間週期
4IBM0394TW替換頁-041805. ptc 第32頁 1307938 案號 92131213 94. 4. 18 年月曰 修正 六、申請專利範圍 為從約1至約120秒。 1 4 .如申請專利範圍第8項所述之方法，其中該第一次退火 係在氦氣、氬氣、氮氣或一形成氣體下執行。 1 5 .如申請專利範圍第8項所述之方法，其中該第二次追火 之執行係在一從約6 0 0 °C至約8 5 0 DC之溫度下，一時間週期 為從約1至約60秒。 1 6 .如申請專利範圍第8項所述之方法，其中該第二次退火 係在氦氣、氬氣、氮氣或一形成氣體下執行。 17.—種形成一金屬閘極CMOS裝置之方法，包含的步驟有： 提供一包含一位於一含石夕層頂部之複數個圖樣化閘極 區域之結構，每一該圖樣化閘極區域包含至少一圖樣化多 晶石夕區域； 在該含矽層之暴露表面上，形成一介電堆疊層，該介 電堆疊層具有一與每一該圖樣化閘極區域之該圖樣化多晶 矽區域共平面之上表面； 在該介電堆疊層的上表面及每一該圖樣化閘極區域之 該圖樣化多晶矽區域的一暴露表面的頂部上，形成一金屬 合金層，該金屬合金層包含一金屬及至少一合金添加物； 在該金屬合金層的頂部，形成一帽層； 第一次退火以在該圖樣化閘極區域之一上方部分内，
4IBM0394TW 替換頁-041805.ptc 第33頁 1307938 94.4. is _案號92131213_年月曰 修正_ 六、申請專利範圍 形成一部份矽化物區域； 選擇性地移除該帽層；以及 第二次退火以轉變每一該圖樣化閘極區域之殘留部分 及每一該圖樣化閘極區域之該部分矽化物區域為一金屬合 金矽化物區域。 1 8 .如申請專利範圍第1 7項所述之方法，其中該金屬合金 層包含一金屬及一合金添加物。 1 9 .如申請專利範圍第1 8項所述之方法，其中該金屬合金 層之該金屬包含钻、鎳、鈦、鶴、鉬或钽。 2 0 .如申請專利範圍第1 8項所述之方法，其中該合金添加 物包含碳、铭、鈦、鈒、鉻、猛、鐵、钻、錄、銅、鍺、 銘·、銳、钥、#了、鍵、纪、銀、錮、錫、铪、钽、鎮、 銖、銀、翻或其混合物，但書是該合金添加物不能與該金 屬相同。 2 1.如申請專利範圍第2 0項所述之方法，其中該合金添加 物包含鋁、鈦、飢、鍺、锆、銳、釕、铑、銀、銦、錫、 组、錄、銀或翻。 2 2 .如申請專利範圍第1 8項所述之方法，其中該金屬合金 層包含從約0 . 1至約5 0原子百分比之該合金添加物。
4IBM0394TW 替換頁-041805.ptc 第34頁 1307938 u 4· i8 _案號92131213_年月曰 修正_. 六、申請專利範圍 2 3 .如申請專利範圍第1 7項所述之方法，其中該第一次退 火之執行係在一從約4 5 0 °C至約6 0 0 °C之溫度下，一時間週 ‘ 期為從約1至約120秒。 2 4.如申請專利範圍第1 7項所述之方法，其中該第一次退 . 火係在氦氣、氬氣、氮氣或一形成氣體下執行。 2 5 .如申請專利範圍第1 7項所述之方法，其中該第二次退 火之執行係在一從約6 0 0 °C至約8 5 0 °C之溫度下，一時間週 期為從約1至約60秒。 2 6 .如申請專利範圍第1 7項所述之方法，其中該第二次退 火係在氦氣、氬氣、氮氣或一形成氣體下執行。 2 7.如申請專利範圍第1 7項所述之方法，其中該金屬合金 包含鈷與錫。 28.—種CMOS裝置，包含： 一具有呈現於其中之源極/汲極區域之含矽層； 一呈現在該含矽層的部分頂部之閘極介電層；以及 至少一合金矽化物金屬閘極位於該閘極介電層頂部， 該合金石夕化物金屬閘極包含一金屬雙層或一金屬合金層。
4IBM0394TW 替換頁-041805. p t c 第35頁 1307938 Μ 4. η _案號92131213_年月曰 修正_ 六、申請專利範圍 29. 如申請專利範圍第28項所述之CMOS裝置，其中該金屬 雙層包含一第一金屬及一第二金屬，該金屬具有不同費米 能階。 30. 如申請專利範圍第29項所述之CMOS裝置，其中該第一 金屬包含銘、鎳、鈦、鎢、钥或组。 3 1 .如申請專利範圍第2 9項所述之CMOS裝置，其中該第二 金屬包含钻、鎳、鈦、鎢、钥或姐。 32. 如申請專利範圍第29項所述之CMOS裝置，其中該第一 金屬係钻，且該第二金屬係錄。 33. 如申請專利範圍第28項所述之CMOS裝置，其中該金屬 合金層包含一金屬及一合金添加物。 34. 如申請專利範圍第33項所述之CMOS裝置，其中該金屬 合金層之該金屬包含結、鎳、鈦、鎢、钥或组。 3 5.如申請專利範圍第33項所述之CMOS裝置，於其中該合 金添加物包含碳、銘、欽、鈒、絡、猛、鐵、姑、鎳、 銅、錯、錯、銳、銦、釕、鍵：、把、銀、銦、錫、給、 组、鎢、鍊、銥、翻或其混合物，但書是該合金添加物不 能與該金屬相同。
4IBM0394TW 替換頁-041805.ptc 第36頁 1307938 94 4. is _案號92131213_年月 日 修正_ 六、申請專利範圍 3 6 .如申請專利範圍第3 5項所述之CMOS裝置，其中該合金 添加物包含銘、鈦、飢、錯、錯、銳、舒、姥、銀、銦、 錫、组、鍊、銀或I白。 3 7.如申請專利範圍第3 3項所述之CMOS裝置，其中該金屬 合金層含有從約0. 1至約5 0原子百分比之該合金添加物。
41BM0394TW 替換頁-041805. p t c 第37頁
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