CN101263593A - 制造具有不同金属栅极的半导体器件的方法 - Google Patents

制造具有不同金属栅极的半导体器件的方法 Download PDF

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Abstract

描述了一种在单衬底上形成具有不同金属的栅极结构的方法。薄半导体盖(26)在栅极电介质(24)上被形成，并且被形成图案于第一区域(16)而不是第二区域(18)。然后，金属(30)和第二盖(34)被淀积并且被形成图案出现在第二区域而不是第一区域。淀积例如SiGe的厚的选择性蚀刻层，在第一区域和第二区域形成栅极图案，以及去除选择性蚀刻层。淀积金属层并使之与第一和第二盖发生反应，以形成全硅化物层或全锗化物层。

Description

制造具有不同金属栅极的半导体器件的方法
技术领域
本发明涉及制造具有两种不同栅极材料的半导体器件的方法，以及采用此方法制成的半导体器件。
背景技术
当前，金属氧化物半导体场效应晶体管(MOSFET)类型器件中使用的栅极大多是多晶硅(poly)。然而，未来MOSFET可能要求使用金属栅电极来消除多晶硅栅极耗尽效应，这对于薄栅极氧化物尤其地普遍。
然而，由于金属的逸出功不易与n型或p型硅的逸出功匹配，使用金属栅电极很难获得低的阈值电压。该问题对于CMOS电路尤其地严重，对于nMOSFET器件和pMOSFET器件，CMOS电路需要具有不同逸出功的栅极。
一种获得CMOS金属栅极的可行方法是对两种不同的栅极使用不同的金属。然而，这要求一种金属在第二种金属淀积前形成图案。这种形成图案能严重地影响在第二种金属淀积位置的栅极电介质的质量，从而损坏了器件的质量。
通常，去除电介质并且在第一种金属存在的地方重新形成电介质是不合需要的，尤其当在超净炉内执行时。
一种可选的办法是使用全硅化物(FUSI)栅极，对于电介质质量来说，全硅化物栅极具有用于NMOS和PMOS的金属栅极都形成于单淀积的多晶硅层的优点。遗憾的是，对于PMOS和NMOS来说，这种FUSI栅极不满足所有的逸出功和材料要求。
US-2004/0132271描述了一种形成一个多晶硅和一个硅化物的栅极对的方法。在此工艺中，形成多晶硅层，在PMOS和NMOS区域中的一个区域上涂敷掩模，然后在PMOS和NMOS区域中的另一个保持暴露的区域上淀积金属，然后与多晶硅发生反应从而形成硅化物。然后，去除掩模，在整个表面上涂敷多晶硅层并形成结果图案，从而在硅化工序期间掩模所保护的区域上形成多晶硅栅极以及在硅化区域中形成硅化物栅极。
在US-2004/0099916中描述了另一个方法。在此方法中，在栅极电介质上形成多晶硅层。然后在整个表面上形成金属层，然后形成金属层图案，以便金属层只出现在PMOS和NMOS晶体管区域的一个区域上。在形成栅极图案前，在一个区域上形成硅化物。
这些工艺中没有一个形成了两种金属栅极，这是因为在两种工艺中一个栅极是多晶硅。注意硅化物栅极将被称为“金属性的”。术语“金属”将被用来表示金属、金属合金或掺杂金属层；这种层当然既是“金属性的”也是“金属”。
US-6846734介绍了一种可选工艺，该工艺提供了两种不同的金属硅化物栅极，该专利为具有不同阈值电压的PMOS和NMOS晶体管形成了全硅化物栅极。遗憾的是，该工艺非常复杂，并且两个栅极都是金属硅化物，即，该工艺不能用来形成简单的如淀积的金属栅极。
因此，需要一种用于制造金属性的栅极对的改进工艺。
发明内容
根据本发明，提供了一种制造半导体器件的方法，该方法包括下列步骤：
在半导体主体的第一主要表面上淀积栅极电介质；
在该半导体主体的第一区域的栅极电介质上形成第一半导体盖，使栅极电介质暴露在第二区域中；
在第二区域中的暴露的栅极电介质上和第一区域的半导体盖上淀积金属层；
在金属层上淀积第二半导体盖；
蚀刻掉第一区域中的金属层和第二半导体盖，保留第二区域的金属层和第二半导体盖；
在第一和第二区域上淀积选择性蚀刻层；
形成至少一个选择性蚀刻层、金属层以及第一和第二半导体盖层图案，以形成第一区域中的第一栅极图案和第二区域中的第二栅极图案；
选择性地蚀刻掉选择性蚀刻层；
淀积反应金属；
使反应金属与第一和第二半导体盖层的全厚度进行反应。
在优选的实施例中，完全按给出的步骤顺序执行步骤。然而，这不是根本的，并且应该理解的是，在步骤顺序中的一些变化是可行的。例如，在淀积后，不必立即将第二半导体盖和金属层从第一区域去除，以及如果需要，可在形成栅极图案后执行这个步骤。
该方法提供了金属栅极对。第一栅极具有在金属层上的全硅化物层以及第二栅极仅仅具有全硅化物层。本发明提供一种晶体管，其中，与栅极电介质邻近的栅极层，对于一个栅极是全硅化物层，而对于另一个栅极是淀积的金属层。因此，淀积金属厚度和材料的任何合适选择对于淀积金属层是可行的，这允许了制造方法的巨大灵活性。
选择性蚀刻层的使用使源极/漏极区域和栅极的同时硅化/锗化成为可能。
方便地，选择性蚀刻层是可由氨水/过氧化氢混合物湿法蚀刻试剂所蚀刻的SiGe层。该层厚度可以是30至150nm的范围内，优选地是50至120nm。
另一方面，本发明涉及一种半导体器件，该器件包括：
具有第一主要表面的半导体主体；
第一区域和第二区域；
在该半导体主体的第一主要表面上的在第一区域中的至少一个晶体管和在至少一个第二区域中的晶体管，第一区域和第二区域中的晶体管具有类似的栅极电介质、类似的源极和漏极区域和类似的源极和漏极触点；
其中，在第一区域中的至少一个晶体管具有全硅化物或锗化物栅极；以及
第二区域中的至少一个晶体管具有在金属层上的全硅化物栅极结构形式的栅极。
附图说明
为了更好的理解本发明，现在参考附图，仅仅以示例的方式对实施例进行描述，其中：
图1到7示出了根据本发明的第一实施例的方法步骤；以及
图8到14示出了根据本发明的第二实施例的方法步骤。
在不同的图中，给类似或相似的部分相同的参考标号。
具体实施方式
参考图1到7，根据本发明的方法的第一实施例采用n+型衬底10。第一实施例提供了PMOS淀积金属栅极和NMOS FUSI栅极。
然后形成n型外延层12并且在部分表面上注入p型体扩散14。保持n型的表面部分接下来将被称为第一区域16以及该表面的被变成p型的部分将被称为第二区域18。在最后的结构中，第一区域16和第二区域18被用于形成互补晶体管。
形成并且用二氧化硅22填满绝缘槽20来隔离该区域。
接下来，在整个表面上生长薄栅极电介质24，并且在第一区域16而不是第二区域18中的栅极电介质24上形成薄多晶硅(poly)盖26。栅极电介质可以是任何适合的材料，例如SiO2、SiON或高k(高介电常数)的栅极电介质。
方便地，薄盖26至少是5nm，以保护电介质使其不被用于蚀刻掉金属30的蚀刻所蚀刻，但是要足够薄以避免平版印刷术的地形(topographic)问题，优选地是小于50nm，进一步优选地是小于20nm。在描述的特定实施例中，该多晶硅层是10nm厚。
优选地，可以通过照相平版印刷术，以该领域的技术人员已知的方式形成多晶硅层26图案，例如通过在整个表面上淀积多晶硅、在第一区域上的光致抗蚀剂中限定照相平版印刷图案、蚀刻掉第二区域暴露的多晶硅，以及剥离抗蚀剂。
在该实施例中，使用可以减小对栅极电介质24破坏的湿法蚀刻来蚀刻掉多晶硅。
在可替换的实施例(未示出)中，在这些步骤中，去除并且重新形成第一区域的栅极电介质24。
在任一方法中，这都将产生图1所示的结构。
接下来，在整个表面上淀积金属层30。在此实施例中，金属层30是氧化钼。然后，在其顶部淀积硅盖34；在该实施例中，硅盖34是多晶硅。如果后续步骤要求，在此阶段还可以随意地淀积硬掩模。
然后，在第二区域18形成光致抗蚀剂32并且形成光致抗蚀剂32图案，以及在没有光致抗蚀剂的区域，即第一区域16，去除金属层30和硅盖34，留下第二区域18的金属层30和硅盖34，如图3所示。
去除光致抗蚀剂32并且在表面上淀积厚的硅锗层42，这产生了图4的结构。
接下来，使用图案一次成形步骤来限定第一区域和第二区域的栅极。图案一次成形步骤的使用要求仅仅使用单掩模，这避免了需要其他的掩模。除了以传统的方式形成的硬掩模52所覆盖的区域外，蚀刻步骤去除了第二区域18的金属层30、硅盖34和硅锗42，以及去除了第一区域的硅层26和硅锗42。如图5所图示，该蚀刻被选择停止在电介质层上。
然后形成侧壁隔离区62，去除除了在栅极和硬掩模52下的栅极电介质24以及通过选择性蚀刻去除硅锗42。在该表面上淀积Ni(Yb)金属层68。
然后，通过使用快速热加工、选择性蚀刻以及进一步的快速热加工的处理，执行两步骤Ni(Yb)自对准硅化工艺，使Ni(Yb)层68和其下面的硅发生反应，以提供图7所示的结构，该结构具有Ni(Yb)源极60触点和漏极62触点和全硅化物Ni(Yb)Si栅极66。应当注意的是，本实施例采用了自对准工艺(硅化)，但是如果需要可以有选择地使用非自对准工艺。
由此产生了图7所图示的器件。注意，然后如该领域的技术人员所知的方法，通过添加触点、栅极、源极和漏极金属化等完成该器件。
可以看出，在第二区域18中，金属30在栅极电介质上，但是在第一区域中，栅极是全硅化物区域。因此，采用根据本发明的方法，可以直接提供一个淀积金属的栅极，在此是MoO，和另一个完全硅化的栅极。
参考图8到图14，对本发明的第二实施例进行描述。在此实施例中，全硅化物栅极被用于PMOS晶体管而NMOS栅极是淀积金属。
在此实施例中，外延层12是p型以及阱14是n型。
直到淀积栅极电介质24的步骤，该工艺采用与第一实施例的工艺相同步骤。然后，在淀积多晶硅26前，淀积锗28(Ge)的薄层。然后，使用对栅极电介质24产生尽可能小的破坏的湿法蚀刻将这些层从第二区域18蚀刻掉。
可选地，在蚀刻掉锗和多晶硅后，可以立即去除并且重新生长栅极电介质24。
接下来，在整个表面上淀积一淀积金属层30，本实施例中是碳化钽(TaC)，然后淀积硅盖34。因此产生了图9的结构。
形成光致抗蚀剂32图案来保护第二区域18并且在蚀刻处理中将其用作掩模，该蚀刻处理将第一区域16的淀积金属层30和硅盖34蚀刻掉，如图10所示。
然后淀积SiGe合金厚层(图11)。
硬掩模52然后被淀积，并且被形成图案，以及被用作掩模来同时蚀刻出第一区域16中和第二区域18中的栅极图案(图12)。蚀刻栅极图案直到栅极电介质24。
然后形成隔离区64，通过选择性蚀刻去除硅锗。然后淀积Ni(Yb)的反应金属层68，以产生图13的结构。
然后如在第一实施例中那样，使用采用Ni淀积层68的两步Ni自对准硅化物工艺，来形成源极和漏极接触区域60，62，并且通过Ni顶层与硅盖26的反应在第一区域形成全硅化栅极66，以及通过Ni淀积层与第二区域中的锗层34的反应，形成第二区域的全硅化物/锗化物栅极100。
实际上，多晶硅层26和锗层34的存在意味着全硅化物/锗化物栅极100包括NiSi层和NiSiGe层是可能的，这是优选可接受的。
该领域的技术人员应该理解的是，通过将淀积的硅层或锗层作为第一半导体盖层26和第二半导体盖层34的合适选择，可以在第一或第二区域中的任何一个中提供全硅化物或全锗化物栅极。如果需要，如在第二实施例中那样，可以使用不同的半导体来提供第一区域和第二区域的不同栅极材料。
该领域的技术人员将认识到有很多可以采用的可替换的选择。不管是对于金属或还是对于半导体，可以使用任何适合的材料。例如，可以使用也与金属反应的锗来代替一些硅层。衬底可以包括分离的p型和n型阱，在n型衬底内形成p型阱或反之亦然，或任何适合的组合。
可以根据需要选择用作硅化(或锗化)栅极的选用金属。例如，p型晶体管可以包括富含Pt的全硅化物层而不是在第二实施例中形成的Ni(Si)Ge层。
淀积金属30的示例选择包括适合n型晶体管的TaC、Mo(Te)、TaN、富含Ta的N、WN或含有注入物(例如Te或Se)的W。
实际上，本发明的一个优点是它几乎可以适合任何选择的淀积金属(30)。
本发明不限于CMOS晶体管，可以用于任何要求两个分离栅极材料的情况。

Claims (14)

1.一种制造半导体器件的方法，包括步骤：
在半导体主体(10、12、14)的第一主要表面上淀积栅极电介质(24)；
在所述半导体主体的第一区域(16)中的所述栅极电介质(24)上形成第一半导体盖(26、28)，使栅极电介质(24)暴露在第二区域(18)中；
在所述第二区域(18)中暴露出的栅极电介质(24)和所述第一区域(16)中的所述半导体盖(26)上淀积金属层(30)；
在所述金属层(30)上淀积第二半导体盖(34)；
蚀刻掉所述第一区域(16)中的所述金属层(30)和所述第二半导体盖(34)，留下所述第二区域(18)中的所述金属层(30)和所述第二半导体盖；
在所述第一区域(16)和所述第二区域(，18)上淀积选择性蚀刻层(42)；
形成至少一个所述选择性蚀刻层(42)、所述金属层(30)以及所述第一半导体盖层(26)和所述第二半导体盖层(34)图案，以在所述第一区域中形成第一栅极图案和在所述第二区域中形成第二栅极图案；
选择性地蚀刻掉所述选择性蚀刻层(42)；
淀积反应金属(68)；以及
使所述反应金属(68)与所述第一半导体盖层(26)和所述第二半导体盖层(34)的全部厚度发生反应。
2.根据权利要求1的方法，其中，所述选择性蚀刻层(42)是淀积到至少30至150nm深度的硅-锗层。
3.根据任何一个上述权利要求的方法，其中，所述第一半导体盖(26，28)的厚度范围是5nm至50nm。
4.根据任何一个上述权利要求的方法，其中，在使所述反应金属(68)反应的步骤中，所述反应金属(68)与所述第一区域(16)和所述第二区域(18)中的半导体主体发生反应，以形成源极触点(60)和漏极触点(62)。
5.根据任何一个上述权利要求的方法，其中，所述半导体主体的所述第一主要表面是所述第一区域中的n型区域(12)和所述第二区域中的p型区域(14)。
6.根据权利要求5的方法，其中，所述金属层(30)是MoO。
7.根据权利要求5或6的方法，其中，所述反应金属层(68)是Ni(Yb)，使所述反应金属层反应的步骤形成了全硅化物Ni(Yb)Si层(66)。
8.根据权利要求1至4的任何一个所述的方法，其中，所述半导体主体的所述第一主要表面是所述第一区域中的p型区域(12)和所述第二区域中的n型区域(14)。
9.根据权利要求8的方法，其中，所述金属层(30)是不需配比形式的TaC、TaN或WN的金属层，以及具有可选注入物Te或Se的W、Ta、Mo。
10.根据权利要求8或9的方法，其中，所述第一半导体盖包括锗层(28)，所述反应金属层(68)是Ni，并且使所述反应金属层反应的步骤使所述反应金属层(68)与所述锗层(28)和存在的任何硅层(26)发生反应，以形成包括锗化物的全反应栅极层(100)。
11.根据权利要求8或9的方法，其中，所述第一半导体盖包括硅层(26)，所述反应金属层包括Pt，并且使所述反应金属层(68)反应的步骤形成富含铂的全硅化物的硅化物层(66)。
12.一种半导体器件，包括：
具有第一主要表面的半导体主体(10、12、14)；
第一区域(16)和第二区域(18)；
在所述半导体主体(10、12、14)的第一主要表面上的在第一区域中的至少一个晶体管和在第二区域中的至少一个晶体管，所述第一区域中的晶体管和所述第二区域中的晶体管具有类似的栅极电介质(24)、类似的源极区域(60)和漏极区域(62)以及类似的源极触点(80)和漏极触点(82)；
其中所述第一区域中的所述至少一个晶体管具有全硅化物和/或锗化物栅极(66，100)；以及
所述第二区域中的所述至少一个晶体管具有在金属层(30)上的全硅化物栅极结构(66)形式的栅极。
13.根据权利要求12的半导体器件，
其中，所述半导体主体具有在所述第一区域(16)的所述第一主要表面的n型区域(12)和在所述第二区域(18)的所述第一主要表面的p型区域(14)；
所述第一区域的所述栅极是镍和硅的全硅化物栅极；以及
所述金属层是MoO。
14.根据权利要求12的半导体器件，其中，所述半导体主体具有在所述第一区域(16)的所述第一主要表面的p型区域(12)和在所述第二区域(18)的所述第一主要表面的n型区域(14)，
所述第一区域的栅极是镍和锗的全锗化物栅极、镍硅和锗的全硅化物-锗化物栅极、或富含铂的镍和硅的全硅化物栅极，以及
所述金属层是不需配比形式的TaC、TaN或WN，以及具有可选注入物Te或Se的W、Ta、Mo。
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