KR20050003401A - 벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조방법 - Google Patents

벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 웨이퍼 소자 균일성(uniformity)을 위해 향상된 웨이퍼를 제공하는 한편, 벌크 반도체 웨이퍼들(200)로부터 핀(fin; 210) FET(Field Effect Transistor)를 형성하기 위한 소자 구조 및 방법을 제공한다. 구체적으로, 본 발명은, 핀 높이의 균일성을 제공하는 기판(200)의 손상된 부분, 또는 표지층(marker layer)과 같은 높이 제어층(height control layer; 212)을 제공한다. 부가하여, 본 발명은 핀들 사이에 절연을 제공하는데, 이는 핀 측벽의 산화된 부분(216)에 대하여 기판의 일부(212)를 선택적으로 산화시킴으로써 핀 폭을 좁히고, 최적화하는 기능을 제공한다. 그러므로, 본 발명의 소자 구조 및 방법은 효율적인 비용의 벌크 웨이퍼들을 사용하여 균일한 finFET을 제조하는 이점을 제공한다.

Description

벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조 방법{FIN FET DEVICES FROM BULK SEMICONDUCTOR AND METHOD FOR FORMING}
반도체 소자의 생산에 있어서 비용 및 성능을 경쟁력 있도록 유지하기 위한 필요성으로 인해 집적 회로 내에서 소자 밀도가 증가하게 되었다. 소자 밀도의 증가가 용이하도록, 이러한 반도체 소자들의 최소선폭(feature size)을 감소시키기 위한 새로운 기술이 항상 필요했다.
특히, FET의 설계 및 제조와 같은 CMOS 기술에서, 증가하는 소자 밀도에 대한 압력이 거세다. FET들은 CMOS의 지배적인 구성 요소들을 포함한다. CMOS에서 보다 높은 소자 밀도를 얻기 위해 FET를 스케일링함으로써 성능 및/또는 신뢰성이 저하되었다.
소자 밀도의 증가를 돕기 위해 제안된 한 가지 타입의 FET가 finFET이다. finFET에서, 생선의 등지느러미와의 유사성으로 인해 일반적으로 "fin"으로 언급되는 수직 구조물로부터 트랜지스터의 본체가 형성된다. 그 후, finFET의 게이트가 지느러미의 하나 또는 그 이상의 측면 상에 형성된다. finFET은 소자 크기를 증가시키지 않고도 더 나은 전류 제어를 제공하는 것과 같은 여러 이점을 갖는다. finFET은 수용 가능한 성능을 유지하면서도 CMOS의 크기 조절을 용이하게 한다.
불행하게도, fin 트랜지스터의 설계 및 제조에 있어 여러 문제점들이 발생한다. 우선, fin 트랜지스터에서 각각의 finFET 소자를 전기적으로 절연시켜야 하는 일반적인 필요성이 존재한다. 구체적으로, finFET 소자들은 서로 절연될 필요가 있고, 개별 소자들의 소스 및 드레인은 소스 드레인 간의 디커플링(decoupling)을 보장하기 위해 절연될 필요가 있다. 이러한 이유로, 통상적으로 finFET들은 상이한 소자들의 핀들 사이에서 절연을 제공하는 SOI 웨이퍼(Silicon-on-Insulator wafer)로부터 제조된다. 구체적으로, 트랜지스터의 핀들은 매립된 절연층 위의 실리콘 층으로부터 형성되고, 따라서 각각의 핀은 핀들 아래의 매립 절연층으로 인해 다른 핀들로부터 절연된다. 마찬가지로, 개별 finFET들의 소스 및 드레인은 매립 절연층으로 인해 서로 디커플된다.
SOI 웨이퍼의 사용은 finFET을 위해 필요한 절연 기능을 제공하지만, 중대한 결점을 갖는다. SOI 웨이퍼로부터 finFET을 형성함에 있어서 가장 극복하기 어려운 결점은 벌크 실리콘 웨이퍼와 비교하여 SOI 웨이퍼로 인해 증가된 비용이다. 예컨대, SOI 웨이퍼는 통상적으로 벌크 실리콘 웨이퍼의 두 배 내지 세 배 정도의 비용이 든다. 이러한 SOI 웨이퍼의 증가된 비용이 일부 경우에는 수용 가능하겠지만, 다른 경우에는 과도한 것이다. 부가하여, SOI 웨이퍼의 사용이, 통상적으로 사용되는 SiGe 공정과 같은 모든 제조 공정에 적합한 것은 아니다.
벌크 웨이퍼 상에서 소자를 절연하는 방법이 Hisamoto 등에 의해 1989년의국제 전자 소자 회의에서 논문 34.5.1 "A fully Depleted Lean-channel Transistor(DELTA) - A novel vertical ultra thin SOI MOSFET -"의 833 페이지 내지 836 페이지에 기술되어 있다. 상기 방법은, 절연 영역을 형성하기 위한 하부 기판(underlying substrate)의 산화 공정 동안 핀을 보호하기 위하여 핀 상에 질화 스페이서(nitride spacer)를 형성할 것을 요구한다. 그러므로, 기판은 핀에 대하여 선택적으로 산화된다. 이러한 공정의 한계는 높은 산화 온도(1100℃) 및 절연층을 생성하는 동안에 핀 두께를 조절할 수 없다는 점이다. 소자의 크기가 계속하여 감소함에 따라, 고온 조건을 견디는 능력이 감소하게 되고, 이 경우 Hisamoto 등에 의해 제안된 공정은 finFET이 사용될 나노 크기 기술(nanoscale technology)과 양립할 수 없다. 또한, 핀 두께를 조절할 수 없음은 이러한 소자의 주요 크기(critical dimension)가 오직 리소그래피(lithography)에 의해 결정됨을 의미한다. 이하에서 보다 자세히 기술되는 바와 같이, 본 발명의 방법의 특징은 산화를 통해 핀을 조절하는 능력을 제공하여, 리소그래피의 능력을 뛰어넘는 핀 두께 최적화를 가능하게 하는 것이다.
부가하여, Hisamoto의 공정은 핀 높이를 제어하기 위한 방법을 제공하지 않는다. 벌크 웨이퍼에는 핀의 식각이 종료할 수 있는, SOI 웨이퍼에서 매립 산화층에 의해 제공되는 것과 같은 층이 존재하지 않는다. 이러한 식각 종료층(etch stop layer)이 없으면, 식각 깊이의 변화는 핀 높이의 변화로 나타난다. 소자를 통해 전도되는 전류의 양은 핀의 높이에 비례하므로, 핀 높이의 변화를 최소화하는 것은 중요하다.
따라서, 소자 변화를 최소화하고, 충분한 소자 절연을 제공하는 한편, 벌크 실리콘으로부터 finFET 소자의 생성을 쉽게 하는 향상된 제조 방법 및 구조에 대한 필요성이 존재한다.
본 발명은 일반적으로 반도체 제조 분야, 보다 구체적으로는 finFET(fin Field Effect Transistor) 제조를 위한 방법에 관련된다.
본 발명의 바람직한 예시적인 실시예들이 첨부된 도면과 관련하여 이하에서 기술되고, 여기서 유사한 도면 부호는 유사한 요소를 의미한다.
도 1은 본 발명의 제조 방법을 도시하는 흐름도.
도 2 내지 도 7은 도 1의 제조 방법 동안의 본 발명의 반도체 구조 실시예의 단면도들.
본 발명은 종래 기술의 많은 결점들을 극복하는 finFET를 제조하기 위한 방법 및 소자 구조를 제공한다. 구체적으로, 본 소자 구조 및 방법은 향상된 소자 균일성(uniformity)을 제공하는 한편으로 벌크 반도체 웨이퍼로부터 finFET 소자들을 제조하는 능력을 제공한다.
제1 태양에서, 본 발명은 반도체 기판에 finFET를 제조하기 위한 방법을 제시하고, 상기 방법은 반도체 기판으로부터 핀을 형성하는 단계; 및 핀을 절연시키는 동시에 핀의 폭을 더욱 한정하는 공정에 기판을 노출시키는 단계를 포함한다.
제2 태양에서, 본 발명은 반도체 기판에 finFET를 형성하기 위한 방법을 제시하고, 상기 방법은 핀 측벽(fin sidewall)을 포함하는 핀을 반도체 기판으로부터 형성하는 단계 - 핀의 형성으로 인해 핀에 인접한 반도체 기판 영역이 노출됨 -; 핀에 인접한 반도체 기판 영역의 적어도 일부를 손상시키는(damaging) 단계; 및 산화물이 핀 측벽 상에 형성된 것보다 반도체 기판의 손상된 부분에 더 두껍게 형성되도록 반도체 기판을 산화시키는 단계를 포함한다.
첨부된 도면에 도시된 바와 같이, 본 발명의 바람직한 실시예의 보다 특정한 이하의 기술로부터, 본 발명의 전술한 그리고 다른 이점 및 특징들이 명확해질 것이다.
본 발명은 종래 기술의 많은 문제점들을 극복하는 finFET을 제조하기 위한 방법 및 소자 구조를 제공한다. 구체적으로, 소자 구조 및 방법은 소자 균일성을 유지하는 한편으로, 벌크 반도체 웨이퍼로부터 finFET 소자들을 제조하는 능력을 제공한다. 본 방법은 향상된 핀 높이 제어와 더불어 벌크 반도체 웨이퍼로부터 finFET 소자들을 형성하는 것을 용이하게 한다. 부가하여, 본 방법은 핀들의 사이 및 개별 finFET의 소스 및 드레인 영역 사이에 절연을 제공하는 한편, 벌크 반도체로부터 finFET을 제조하는 능력을 제공한다. 마지막으로, 본 방법은 또한 핀 폭의 최적화를 제공한다. 그러므로, 본 발명의 소자 구조 및 방법은 벌크 웨이퍼 상에 균일한 finFET을 제조할 수 있는 이점을 제공한다.
본 발명의 일 실시예는 핀 패터닝(fin patterning) 이전에 향상된 핀 높이 제어를 위한 공정을 사용한다. 이러한 공정은 원하는 깊이로 기판을 손상시켜서, 손상되지 않은 기판의 식각률(etch rate)에 비하여 손상된 기판의 식각률을 변화시키는 중이온 주입(implantation of a heavy ion)을 포함할 수 있다. 이로 인해,식각률 변화를 최소화함으로써 핀 패터닝 동안에 향상된 높이 제어가 가능해진다. 대안적인 제2 실시예는 원하는 깊이에 표지층(marker layer)의 형성 또는 주입을 포함할 수 있다. 핀 식각 과정 동안에, 원하는 식각 깊이에 도달하는 시점을 정확히 결정하기 위하여 표지층의 요소들을 감시한다. 그러므로, 모든 공정 제어 기술은 향상된 핀 높이 균일성(uniformity)을 제공하고, 핀들이 최소한의 웨이퍼별 변화를 가지고 벌크 반도체 웨이퍼들로부터 형성되도록 한다.
본 발명의 제2 태양은 인접한 핀들 사이 및 개별 finFET들의 소스 및 드레인 영역들 사이에 절연을 생성한다. 또한, 이러한 공정은 핀들의 폭을 최적화한다. 공정은 우선 핀들 사이의 반도체 웨이퍼를 선택적으로 손상시킨다. 핀들 사이에 적당한 중이온을 주입하거나, 선택적인 양극 반응(anodic reaction)에 후속하여 p-타입 입자들을 주입함으로써 이러한 선택적인 손상을 얻을 수 있다. 이러한 방법들은 핀들에 인접한 노출된 반도체 웨이퍼를 손상시키지만, 핀들 자체의 손상은 핀들 상단의 보호 하드마스크층(protective hardmask layer)에 의해 최소화된다. 그 후, 웨이퍼가 산화된다. 이로 인해 핀들의 측벽 위 및 핀들 사이 영역에 산화물이 형성된다. 웨이퍼의 손상된 영역은 손상되지 않은 영역보다 빨리 산화되고, 따라서 핀의 표면보다 핀들 사이에 더 두꺼운 산화물이 형성된다. 이러한 산화율 차이로 인해 지나치게 핀들의 폭을 좁히지 않고 핀들 사이에 충분한 산화물을 형성할 수 있다.
이러한 공정 덕택으로 핀들 사이, 및 핀들의 소스 및 드레인 영역의 사이에 절연을 제공하기에 충분한 산화물이 핀들 사이에 형성된다. 또한, 핀 상에 산화물을 형성함으로써 핀 자체의 폭이 좁아지게 된다. 핀의 측벽으로부터 산화물이 제거되면, 절연을 제공하기에 충분한 산화물이 핀들의 사이에 잔류하는 한편, 결과적인 핀 폭은 원래 폭으로부터 더욱 최적화된다. 그러므로, 이러한 공정은 핀들을 절연시키고, 동시에 핀들의 폭을 최적화한다.
그러므로, 제공된 방법은 핀 높이 및 폭의 향상된 제어, 그리고 핀의 소스 및 드레인 영역의 향상된 절연을 제공하는 한편, 벌크 실리콘으로부터 finFET 소자를 용이하게 형성하도록 한다.
본 발명은, 이전까지는 대부분 SOI 기판 상에 제조되었던 다양한 finFET들 및 관련 소자들에 용이하게 적용될 수 있다. 예컨대, 본 방법은 미국특허번호 제6,252,284호에 개시된 이중 게이트 finFET(double gate finFET)의 형성에 사용될 수 있다. 그러므로, 당업자는, 본 발명이 도면에 도시된 특정한 구조 또는 본 명세서에 설명된 특정한 단계들로 제한되지 않음을 이해할 것이다. 또한, 다양한 컴포넌트들에 대하여 선택된 도펀드 타입이 소자의 의도된 동작과 일치한다면, 본 발명은 임의의 특정한 도펀트 타입으로 제한되지 않음을 이해할 것이다.
도 1을 참조하면, 본 발명에 따른 finFET을 형성하기 위한 예시적인 방법(100)이 도시된다. 제조 방법(100)으로 인해, 향상된 웨이퍼 별 균일성 및 충분한 소자 절연을 가진 채로 벌크 반도체 웨이퍼로부터 finFET이 형성될 수 있다. 그러므로, 방법(100)은 보다 효율적인 비용의 제조 공정으로 finFET을 생산하는 이점을 제공한다. 이제, 도 2 내지 도 7의 공정 동안 웨이퍼 일부에 대한 일 실시예의 예와 함께 방법(100)이 자세히 기술될 것이다.
도 1의 제1 단계(101)는 적당한 벌크 반도체 웨이퍼를 제공하는 것이다. 방법(100)의 다음 단계(102)는 적당한 하드마스크 차단층(hardmask blocking layer)을 침적시키고, 그 후 적당한 하드마스크 캡층(hardmask cap layer)을 침적시키는 것이다. 하드마스크 차단층 및 하드마스크 캡층 모두는 임의의 적당한 물질로 구성되고 임의의 적당한 두께로 이루어질 수 있다. 예컨대, 하드마스크 차단층은 40nm 내지 100nm의 이산화규소를 포함하고, 하드마스크 캡층은 5nm 내지 50nm의 질화규소를 포함할 수 있다. 뒤에서 명확해지는 바와 같이, 절연체의 형성 동안 핀들을 보호하고, 하부 반도체 기판을 패터닝하기 위하여 하드마스크 캡층 및 하드마스크 차단층을 사용할 것이다.
도 2를 참조하면, 하드마스크 차단층(204) 및 하드마스크 캡층(202)을 포함하는 예시적인 웨이퍼 부분(200)이 도시된다. 반복하여, 웨이퍼 부분(200)은 실리콘<100> 웨이퍼와 같은 임의의 적당한 벌크 반도체 웨이퍼를 포함할 수 있다. 마찬가지로, 하드마스크 차단층(204) 및 하드마스크 캡층(202)은 이산화규소 및 질화규소와 같은 임의의 적당한 하드마스크 물질을 각각 포함할 수 있다.
도 1로 돌아가서, 다음 단계(104)는 핀 패턴을 형성하기 위하여 하드마스크 차단층 및 하드마스크 캡층을 패터닝하는 것이다. 이는 임의의 적당한 공정을 사용하여 수행될 수 있는데, 통상적으로 적당한 포토레지스트(photoresist)의 침적 및 패터닝을 포함한다. 그 후, 현상된 포토레지스트에 따라 하드마스크 차단층 및 하드마스크 캡층을 반응성 이온 식각(reactive ion etch; RIE)을 이용하여 선택적으로 패터닝할 수 있다. 그 후, finFET 소자를 형성하기 위하여 사용될 fin의 경계를 한정하기 위한 실리콘 RIE 동안에 하부 반도체 기판을 패터닝하기 위해 패터닝된 하드마스크 층들이 사용될 것이다. 마찬가지로, 특정 애플리케이션에서는 원하는 핀 크기에 따라 패터닝의 길이 및 폭이 결정될 것이다.
도 3을 참조하면, 하드마스크 차단층(204) 및 하드마스크 캡층(202)이 패터닝된 후의 웨이퍼 부분(200)이 도시된다.
도 1로 돌아가서, 다음 단계(106)는 반도체 웨이퍼에 높이 제어층(height control layer)을 형성하는 것이다. 그 후, 다음 단계(108)는 핀 높이를 제어하기 위한 높이 제어층을 사용하여 반도체 웨이퍼를 패터닝하여 핀을 형성하는 것이다. 사용 가능한 여러 상이한 타입의 높이 제어 층들이 존재한다. 예컨대, 상기 층은, 원하는 깊이까지 기판을 손상시켜서 손상되지 않은 기판의 식각률에 비하여 손상된 기판의 식각률을 변화시키는 중이온의 주입을 포함할 수 있다. 이로 인해 식각률 변화의 영향을 최소화함으로써 핀 패터닝동안 향상된 높이 제어가 가능해진다. 대안으로, 높이 제어층은 원하는 깊이로 표지층을 형성하는 것을 포함할 수 있다. 핀 패터닝동안, 원하는 핀 높이에 도달하는 시점의 정확한 검출을 제공하기 위하여 표지층의 요소들을 감시한다. 그러므로, 모든 기술들이 향상된 핀 높이 제어를 제공하여, 핀들이 벌크 반도체 웨이퍼들로부터 신뢰할만한 수준으로 형성되도록 한다.
높이 제어층이 기판을 손상시키는 이온 주입 과정을 포함하는 경우, 손상되지 않은 기판의 식각률에 비하여 손상된 기판의 식각률을 변화시키기 위하여 반도체 기판의 노출된 부분을 충분히 손상시키는 임의의 적당한 이온이 사용될 수 있다. 예컨대, 반도체 웨이퍼를 손상시키기 위하여 As 이온 주입이 사용될 수 있다. 다른 적당한 이온들은 게르마늄, 세슘, 안티몬 또는 다른 중이온을 포함할 것이다. 그 후, 핀의 원하는 깊이까지의 손상을 유도하기 위한 주입 에너지가 선택된다. 예컨대, 대략 800 옹스트롬의 핀 높이를 생성하기 위하여, 140keV의 As 주입 및 1 x 1016/cm2의 조사량(dose)을 사용할 것이다. 적당한 식각을 사용하여, 손상되지 않은 부분보다 손상된 부분이 보다 빠르게 식각될 수 있고, 시간 조절된 식각(timed etch)은 일정한 깊이의 식각을 생성할 가능성이 더 높다. 환언하면, 손상되지 않은 부분은 손상된 부분보다 더 느리게 식각되고, 시간 조절된 식각에서 손상되지 않은 부분에서의 과식각(overetch)이 최소화된다. 그러므로, 이온 주입은 결과적으로 핀들의 높이 제어를 향상시킨다.
높이 제어층이 표지층을 포함하는 경우, 표지 이온의 검출은 식각 공정 동안에 원하는 깊이에 도달하는 시점을 나타낸다. 표지층은 산소, 수소 또는 게르마늄과 같은 임의의 적당한 입자들을 포함할 수 있다. (Ge와 같은)표지 입자들을 기판에 주입함으로써 표지층을 형성할 수 있다. 대안으로, 입자들을 기판에 침적시키고, 침적된 표지층 위에 부가적인 반도체 기판층을 형성함으로써 표지층을 형성할 수 있다. 그 후, 핀들이 표지층의 상단으로부터 식각될 것이다. 핀의 경계를 한정하기 위하여 반도체 기판층이 식각되는 동안 표지 입자들이 감시된다. 입자의 존재는 원하는 깊이에 도달했음을 나타내므로, 표지 입자가 검출되는 시점에 식각이 중단된다. 표지층 입자의 존재는 식각 공정이 중단되어야할 시점을 결정하는것을 돕고, 일정한 깊이의 식각이라는 결과를 가져온다. 예컨대, 표지층은 25% 내지 50% 사이의 Ge 농도를 갖는, 800 내지 1000 옹스트롬 사이의 두께의 SiGe 층이 될 수 있다.
그러므로, 모든 기술들은 향상된 핀 높이 제어를 제공하고, 벌크 반도체 웨이퍼들로부터 신뢰할만한 수준으로 형성되는 일정한 높이의 핀의 생성이 가능하다. 이러한 모든 실시예들에서, 높이 제어층의 타입과 양립 가능하고, 핀 패턴의 경계를 한정하기 위하여 사용되는 하드마스크 캡층에 선택성이 있는 식각 화학반응이 선택될 것이다.
도 4를 참조하면, 높이 제어층의 형성이 끝나고, 핀들(210)을 형성하기 위하여 반도체 기판이 패터닝된 이후의 웨이퍼 부분(200)이 도시되어 있다. 역시, 높이 제어층이 사용되었으므로, 핀들의 높이는 여러 웨이퍼에 대하여 향상된 균일성을 가질 것이다.
일부 경우에, 이 시점에서 캡층(202)을 제거하는 것이 바람직할 것이다. 하부의 하드마스크 및 노출된 실리콘에 대하여 선택적인 습식 또는 건식 식각과 같은 임의의 적당한 기술을 사용하여 이러한 과정이 수행될 수 있다. 따라서, 하부의 하드마스크 차단층(204)이 남겨지고, 이는 미래의 공정에서 핀들을 보호하기 위하여 사용될 것이다. 다른 경우에, 미래의 공정 동안에 핀들을 더욱 보호하기 위하여 캡층(202)이 제자리에 남겨질 수 있다.
다음 단계(110)는 핀들 사이의 기판을 손상시키는 것이다. 뒤에서 명확해지는 바와 같이, 기판에 대한 손상은 핀 자체의 산화율에 비하여 핀들 사이의 기판의산화율을 증가시키는 것을 의미한다. 기판을 손상시키는 한 가지 방법은 핀들 사이의 기판으로 적당한 원소를 주입하는 것이다. 기판의 표면에 수직으로 이러한 주입이 적당히 행해지고, 일부 예외가 발생하기는 하지만, 차단 하드마스크 층은 주입이 핀들을 직접적으로 손상시키는 것을 방지한다. 일반적으로 기판을 가장 잘 손상시켜서 기판의 산화율을 증가시키는 중이온을 선택하는 것이 바람직하지만, 기판을 손상시키기 위하여 임의의 적당한 주입이 사용될 수 있다. 이러한 이유로, (대략 1x1016/cm2및 1x1017/cm2사이의 조사량과 대략 40 내지 60 keV의 에너지를 갖는) As를 주입하는 것이 적당한 선택이다. 다른 적당한 입자는 세슘, 산소 및 게르마늄을 포함한다.
반도체 기판을 선택적으로 손상시키는 대안적인 방법은 p-타입 주입에 대해 선택적인 양극 반응을 통한 것이다. 이러한 공정에서, p-타입 이온이 핀들 사이의 반도체 기판에 주입된다. p-타입 주입은 보론과 같은 임의의 적당한 입자를 포함할 수 있다. 마찬가지로, 차단 하드마스크층은 p-타입 주입이 핀들을 직접적으로 손상시키는 것을 방지한다. p-타입 주입 후에, 기판이 어닐링된다. 그 후, 주입된 영역은 HF/알콜과 같은 화학 식각액에 노출되고, 양극 반응이 발생한다. 이는 주입된 영역들을 손상시킨다. 구체적으로, 양극 반응은 주입된 영역을 다공성으로(porous) 만든다. 손상의 양은 반응 전류 밀도 및 시간뿐만 아니라 p-타입 주입, HF 농도 및 HF/알콜의 밀도 및 에너지에 의해 제어될 수 있다. 손상된 영역은 증가된 산화율을 가지고, 따라서 기판 및 핀들 사이에 상이한 두께의 산화물이 형성될 것이다.
도 5를 참조하면, 하드마스크 캡층(202)이 제거되고, 기판의 손상된 부분을 생성하기 위하여 손상 공정이 수행된 후의 웨이퍼 부분(200)이 도시되어 있다. 핀들은 잔여 하드마스크 차단층(204)에 의해 보호되고, 주입은 주로 수직으로 행해지므로, 반도체 기판의 손상된 부분(212)은 핀들 사이의 영역에 집중될 것이다.
도 1로 돌아가서, 다음 단계(112)는 웨이퍼의 손상된 영역을 산화시키는 것이다. 이는 임의의 적당한 산화 공정을 사용하여 수행될 수 있다. 상술한 바와 같이, 웨이퍼의 손상된 영역들은 손상되지 않은 영역들보다 훨씬 빠른 속도로 산화된다. 그러므로, 산화물은 핀 자체보다 핀들 사이의 영역에 더 빠르게 그리고 보다 깊이 형성될 것이다. 800℃에서 40분 동안의 바람직한 산화 조건에서, 두 산화율의 비율은 대략 5:1이다. 이는 핀을 완전히 산화시키지 않고 핀들이 서로 절연되도록하기에 충분한 두께의 산화물을 핀들 사이에 생성한다. 부가하여, 핀들 아래의 산화물의 성장은 핀들을 더욱 절연시킨다. 구체적으로, 핀들 아래의 산화물의 성장으로 인해 트랜지스터들의 소스 및 드레인들 사이에 향상된 절연물이 생성된다. 이러한 절연이 없으면, 이러한 영역은 트랜지스터의 게이트에 의해 완벽히 제어될 수 없으므로, 전류가 소스 및 드레인 사이의 핀들 밑으로 잠재적으로 흐를 수 있다. 일부 경우에는 바람직하겠지만, 핀 아래에서 성장된 산화물이 트랜지스터의 소스 및 드레인 사이에 충분한 절연을 제공하도록 반드시 핀 아래로 완벽히 확장되어야 할 필요가 있는 것은 아님에 주의해야 한다.
이러한 단계의 다른 태양은, 핀들의 측벽 상에서의 산화물의 성장이 핀들 내의 잔여 반도체 물질의 폭이 좁아지도록 기능하는 것이다. 핀의 폭을 좁게 함으로써 게이트에 의해 제공되는 전류 제어를 향상시켜서 트랜지스터의 성능을 향상시킬 수 있다. 많은 경우에, 핀이 전통적인 리소그래피를 사용하여 정밀하게 패터닝될 수 있는 것보다 더 좁게 되는 것이 바람직하다는 점에 주의해야 한다. 이러한 이유로, 많은 경우에 핀의 폭의 경계를 한정하기 위한 측벽 이미지 전사(sidewall image transfer)와 같은 이미지 강화 기술들(image enhancement techniques)을 사용하는 것이 바람직할 것이다. 그러므로, 본 발명의 실시예들은 핀들을 완전히 산화시키지 않고, 핀들 사이에 절연물을 형성하는 동안 핀의 폭을 더욱 좁게 함으로써 부가적인 이점을 제공한다.
도 6을 참조하면, 산화로 인해 핀들(210) 사이에 절연물(214)이 형성된 후의 웨이퍼 부분이 도시되어 있다. 부가하여, 산화는 핀(210)의 측벽 상에 산화물(216)을 형성했다. 핀들 사이의 기판 영역들은 산화 이전에 손상되었으므로, 핀들 사이의 산화물 성장 속도는 핀들의 측벽 위와 같은 다른 영역보다 훨씬 빠르다. 부가하여, 핀들(201) 위의 산화물(216)의 형성은 핀들의 폭이 더욱 좁아지도록 기능한다.
도 1로 돌아가서, 다음 단계(114)는 원치 않는 산화물을 제거하고, finFET 소자를 완성하는 것이다. 핀의 측벽 상에 형성된 산화물은 핀들 사이에 형성된 산화물보다 훨씬 얇으므로, 핀들 사이에 충분한 절연 산화물을 남겨둔 채 측벽으로부터 산화물을 제거할 수 있다. 또한, 핀들의 측벽 상에 산화물을 형성함으로써 핀들의 폭을 더욱 좁게 만든다.
핀들의 경계가 한정되고, 절연물이 형성되면, finFET이 완성될 수 있다. 전술한 바와 같이, 기술된 방법은 임의의 타입의 finFET 제조 공정에 적용될 수 있다. 예시적인 공정에 대한 간략한 기술이 주어지겠지만, 당업자는 다른 적당한 공정들이 사용될 수 있음을 인식할 것이다.
예시적인 공정에서 제1 단계는 핀들을 도핑하는 것이다. 통상적으로, 이는 P-우물 구조 및 N-우물 구조를 형성하기 위하여 핀들에 이온을 주입하는 공정을 포함한다. 본 발명의 CMOS 기술에서, NFET 및 PFET의 집적을 가능케하기 위하여 공통 기판에 P-우물 구조 및 N-우물 구조가 형성된다. PFET 우물을 위하여 예컨대, P, As 및 Sb가 매우 적당하다. NFET 우물을 위하여 예컨대 B, In 및 Ga가 매우 적당하다. 통상적으로, 이온 주입은 예컨대 1x1017cm-3내지 5x1018cm-3사이의 농도를 갖도록 설계된다. 일 실시예에서, 이온 주입은 반도체 층의 노출된 반대 수직 측벽들로의 경사 주입(angled implant)을 포함하고, 핀들을 적절히 도핑하도록 기능할 것이다.
다음 단계는 게이트 스택들(gate stacks)을 형성하는 것이다. 이는 핀들의 반대 수직 측벽들(opposing vertical sidewalls) 및 반대 종단 벽들(opposing end walls) 상에 게이트 인슐레이터 층을 형성하는 것을 포함할 수 있다. 게이트 인슐레이터는 통상적으로 750℃ 내지 800℃에서 열 산화에 의해 형성되거나, 대안으로 유전체 막(dielectric film)을 침적시킴으로써 형성될 수 있다. 본 개시의 예시를 목적으로, 게이트 인슐레이터 층은, 당해 기술 분야에서 공지된 바와 같이 SiO2, 질화 산화물(nitrided oxide material), 고 유전상수 물질(high-K dielectric material) 또는 이들의 조합이 될 수 있다.
다음 단계는 게이트 인슐레이터 층 위에 게이트 도체층(gate conductor layer)을 형성하는 것이다. 게이트 도체층은, 비결정질 실리콘, 비결정질 실리콘 및 폴리실리콘의 조합, 또는 임의의 다른 적절한 물질이 게이트 도체층을 형성하기 위하여 사용될 수 있지만, 통상적으로 다결정 실리콘 물질(polycystalline silicon material)인 임의의 적당한 도체 물질이 될 수 있다. 또한, 본 발명의 일부 실시예에서, W, Mo, 또는 Ta 또는 임의의 다른 내열성 금속과 같은 금속 게이트 도체층을 사용하거나, 대안으로 Ni 또는 Co가 첨가된 폴리실리콘을 포함하는 규화된 게이트 도체(silicided gate conductor)를 사용하는 것이 유익할 수 있다. 게이트 도체층이 실리콘 물질인 경우에, 그것은 도핑된 층(인시츄 도핑; in-situ doping)으로서 침적될 수 있다. 게이트 도체층이 금속층인 경우에, 물리적인 기상 또는 화학적인 기상 증착 방법, 또는 당해 분야에 공지된 임의의 다른 기술을 이용하여 이러한 층들이 침전될 수 있다. 이러한 방식으로, 반도체 층 부분에 의해 형성된 핀들의 반대 수직 측벽들 상에 형성된 산화물 층에 인접하여 게이트 구조물이 형성된다.
다음 단계는 게이트 도체층 및 게이트 인슐레이터 층을 패터닝하는 것이다. 통상적으로, 이는 하드마스크 막을 침적 및 패터닝함으로써 달성된다. 통상적으로, 하드마스크 막 물질은 SiO2또는 Si3N4가 될 수 있다. 따라서, 게이트 스택을형성하기 위해 잘 알려진 포토리소그래피 및 식각 기술들을 사용하여, 즉 게이트 도체층의 방향성 식각 동안 식각 마스크로서 하드마스크 막 캡들을 사용하여 게이트 도체층을 패터닝 및 구조화할 수 있다. 이는 절연체까지 게이트 도체층 부분을 선택적으로 제거하는 것을 포함하지만, 하드마스크 막에 의해 보호되는, 핀들을 형성하는 반도체 층 부분들은 제거하지 않는다. 따라서, 핀들은 게이트 스택 너머로 확장될 수 있다. 또한, 패터닝 및 구조화는 게이트 도체층 부분을 남겨두는데, 이는 핀 몸체에 인접한 게이트 구조의 경계를 정한다.
다음 단계는 핀들의 노출된 부분을 소스/드레인(S/D) 주입물들로 도핑하는 것이다. 소스/드레인 영역들을 형성하기 위하여 개발되고, 특정 성능 요구조건을 만족시키는 임의의 다양한 방법들을 사용하여 소스/드레인 영역들을 형성할 수 있다. 다양한 수준의 복잡도를 갖는, 소스/드레인 영역들을 형성하기 위한 많은 방법들이 존재한다. 그러므로, 본 발명의 일부 실시예들에서는, 예컨대 이온 주입을 사용하여, 밀도가 낮게(lightly) 도핑된 소스/드레인 영역들 또는 다른 소스/드레인 영역들을 형성할 수 있다. 그러므로, 통상적으로 NFET에 대하여, 1 내지 6keV 범위의 에너지 및 5x1014내지 2x1015cm-3의 조사량을 갖는 소스/드레인 주입물로서 예컨대 P, As 또는 Sb가 사용된다. 마찬가지로, PFET에 대하여, 0.5 내지 3keV 범위의 에너지 및 5x1014내지 2x1015cm-3의 조사량을 갖는 소스/드레인 주입물로서 예컨대 B, In 또는 Ga이 사용된다.
선택적으로, 숏 채널 효과(Short Channel Effects; SCE)를 향상시키는 확장(extension) 및 헤일로(halo) 주입물들이 형성될 수 있다. 통상적으로 NFET에 대하여, 5 내지 15keV 범위의 에너지 및 1x1013내지 8x1013cm-3의 조사량을 갖는 헤일로 주입물로서 B, In 또는 Ga이 사용될 수 있다. 마찬가지로, PFET에 대하여, 20 내지 45keV 범위의 에너지 및 1x1013내지 8x1013cm-3의 조사량을 갖는 헤일로 주입물로서 P, As 또는 Sb가 사용될 수 있다.
그 후, 소자를 완성하기 위하여, 소스, 드레인 및 게이트로의 접점(contact)이 형성될 수 있다. 따라서, 통상적으로 CMP 공정을 사용하여 유전체를 침전 및 평탄화시킬 수 있다. 그 후, 이방성 공정(예컨대, RIE) 등을 사용하여 접점 구멍들(contact holes)을 구성 및 식각할 수 있다. 증착(evaporation), 스퍼터링(sputtering) 또는 다른 공지 기술에 의해 침전되는, 도핑된 폴리 실리콘, 규화물(예컨대, WSi), 금속들(예컨대, Au, Al, Mo, W, Ta, Ti, Cu 또는 ITO(Induim-Tin Oxide)) 등과 같은 임의의 도전 물질을 사용하여 접점 구멍들을 채울 수 있고, 이로 인해 S/D 접점들이 형성된다. 그 후, RIE 공정 등을 사용하여 제1 금속층이 침전 및 구성될 수 있다. 대안으로, 상감 공정 플로우(damascene process flow) 다음에 제1 금속층의 구성이 수행될 수 있다.
도 7에는, 웨이퍼 부분(200) 상에 예시적인, 완성된 finFET 소자들이 도시되어 있다. 본 발명의 실시예는 최소한의 복잡도를 갖는 것으로 도시되어 있다. 게이트 인슐레이터 층들(220)이 핀들(210)의 각 측면과 핀들의 반대쪽 종단 벽에 형성된다. 게이트들(222)은 게이트 인슐레이터 층들(220) 및 하드마스크 막(224)을덮도록 형성된다. 또한, 이러한 특별한 실시예에서는, 게이트 도체층(222) 부분이 핀의 양쪽 면에 걸쳐 연속적이지만, 다른 실시예들에서는, 게이트 도체층이 두 부분으로 나누어진다.
본 발명에 따른, FET 전류 채널로서 다양한 결정 면들을 이용하는 동일한 기판 상의 CMOS finFET들은, 고성능 로직, 저전력 로직 또는 고밀도 다중-기가비트 DRAM을 포함하는 고밀도 메모리 소자와 같은 많은 상이한 종류의 회로들에서 사용될 수 있다. 또한, CMOS finFET은 예컨대 축전기, 저항, 다이오드, 메모리 셀 등과 같은 다른 요소들과 쉽게 조합될 수 있다.
그러므로, 본 발명은 종래 기술의 많은 문제점을 극복하는 finFET을 형성하기 위한 소자 구조 및 방법을 제공한다. 구체적으로, 본 방법은 향상된 핀 높이 제어를 이용하여 벌크 반도체 웨이퍼들로부터 finFET 소자들을 용이하게 형성할 수 있도록 해준다. 부가하여, 본 방법은 핀 사이, 및 개별 finFET들의 소스 및 드레인 영역 사이에서 절연을 제공하는 한편, 벌크 실리콘으로부터 finFET들을 형성하는 능력을 제공한다. 그러므로, 본 발명의 소자 구조 및 방법들은 효율적인 비용의 벌크 웨이퍼들을 사용하여 신뢰할 수 있고 일관된 finFET을 제조할 수 있는 이점을 제공한다. 본 발명 및 그 실질적인 적용예를 가장 잘 설명하고, 그로 인해 당업자가 본 발명을 제조 및 사용할 수 있도록 하기 위해 본 명세서에서 제시된 실시예들 및 예시들이 제시되었다. 그러나, 당업자는, 전술한 기술 및 예시들은 오직 설명 및 예시의 목적으로 제시되었음을 인식할 것이다. 제시된 설명은 모든 것을 다 설명한 것이거나, 본 발명을 정확히 개시된 형태로 제한하려는 의도가 아니다. 다음의 청구항들의 사상 및 범위를 벗어나지 않고, 위의 교시 내용에 비추어 다양한 변형 및 변경이 가능하다. 따라서, 달리 특정되어 있지 않다면, 도면 및 본 명세서에 기재된 본 발명의 구성 요소들은 제한이 아닌, 가능한 구성 요소들의 예로서 주어진다. 마찬가지로, 달리 특정되어 있지 않다면, 본 명세서에 나타난 본 발명의 방법의 임의의 단계들 또는 단계들의 시퀀스는 제한이 아니라, 가능한 단계들 또는 단계들의 시퀀스의 예시로서 주어진다.
산업상 이용 가능성
본 발명의 finFET(fin Field Effect Transistor)은 집적 회로의 설계 및 제조에 유용하고, 기판이 벌크 실리콘을 포함하는 CMOS(Complementary Metal-Oxide Semiconductor) 기술에 특히 유용하다.

Claims (20)

  1. 반도체 기판(200)에 finFET을 형성하기 위한 방법에 있어서,
    상기 반도체 기판(200)으로부터 핀(210)을 형성(102, 104, 106 및 108)하는 단계; 및
    상기 핀(210)을 절연시킴과 동시에 상기 핀(210)의 폭의 경계를 더욱 한정하는 공정(110, 112 및 114)에 상기 기판(200)을 노출시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 핀(210)을 절연시킴과 동시에 상기 핀(210)의 폭의 경계를 더욱 한정하는 공정(110, 112 및 114)에 상기 기판(200)을 노출시키는 상기 단계는
    상기 핀(210)에 인접한 반도체 기판 영역의 적어도 일부(212)를 손상시키는 단계(110); 및
    상기 반도체 기판의 상기 손상된 영역(214)의 산화물이 핀 측벽(216)에 형성된 것보다 더 두껍게 형성되도록 상기 반도체 기판을 산화시키는 단계(112)
    를 포함하는 방법.
  3. 제2항에 있어서, 상기 핀(210)에 인접한 반도체 기판 영역의 적어도 일부(212)를 손상시키는 상기 단계(110)는 상기 핀(210)에 인접한 상기 반도체 기판의적어도 일부로 이온 주입(ion implantation)을 수행하는 단계를 포함하는 방법.
  4. 제3항에 있어서, 상기 이온 주입은 상기 핀들의 상기 측벽으로의 손상을 최소화하기 위하여 상기 핀(210)에 실질적으로 평행하게 수행되는 주입을 포함하는 방법.
  5. 제3항에 있어서, 상기 핀(210)으로의 손상을 감소시키기 위하여 상기 핀(210)의 상단에 차단 층(204; block layer)을 제공하는 단계(102)를 더 포함하는 방법.
  6. 제2항에 있어서, 상기 핀(210)에 인접한 반도체 기판 영역의 적어도 일부(212)를 손상시키는 상기 단계(110)는 상기 핀(210)에 인접한 상기 반도체 기판의 적어도 일부의 다공성(porosity)을 증가시키기 위하여 양극 반응(anodic reaction)을 수행하는 단계를 포함하는 방법.
  7. 제6항에 있어서, 상기 핀(210)에 인접한 상기 반도체 기판의 적어도 일부의 다공성을 증가시키기 위하여 양극 반응(anodic reaction)을 수행하는 상기 단계는 상기 핀(210)에 인접한 상기 반도체 기판으로 p-타입 주입을 수행하는 단계, 상기 반도체 기판(200)을 어닐링하는 단계, 및 상기 반도체 기판의 적어도 일부가 화학적 식각액(chemical etchant)을 거치도록 하는 단계를 포함하는 방법.
  8. 제1항에 있어서, 상기 반도체 기판(200)으로부터 핀(210)을 형성(108)하는 상기 단계는
    상기 반도체 기판(200)에 높이 제어층(height control layer)을 형성하는 단계(106); 및
    상기 높이 제어층이 핀 높이 균일성(uniformity)을 용이하게 하도록 상기 핀(210)의 경계를 한정하기 위하여 상기 반도체 기판을 식각하는 단계(108)
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 반도체 기판(200)에 높이 제어층을 형성하는 상기 단계(106)는 상기 기판(200)의 손상되지 않은 부분에 비하여 상기 기판의 손상된 부분들(212)의 식각률(etch rate)이 다르도록 상기 기판을 손상시키는, 상기 반도체 기판으로의 이온 주입을 수행하는 단계를 포함하는 방법.
  10. 제8항에 있어서, 상기 반도체 기판(200)에 높이 제어층을 형성하는 상기 단계(106)는 상기 반도체 기판에 표지층(marker layer)을 형성하는 단계를 포함하고, 상기 높이 제어층이 핀 높이 균일성을 용이하게 하도록 상기 핀의 경계를 한정하기 위하여 상기 반도체 기판을 식각하는 상기 단계(108)는 상기 반도체 기판(200)의 식각(108) 동안 상기 표지층을 감시하는 단계를 포함하는 방법.
  11. 제1항에 있어서, 상기 핀(210)을 절연시킴과 동시에 상기 핀(210)의 폭의 경계를 더욱 한정하는 공정(110, 112 및 114)에 상기 기판(200)을 노출시키는 상기 단계는 상기 반도체 기판(200)으로부터 핀(210)을 형성하는 상기 단계(102, 104, 106 및 108)에서 사용된 공정의 최소 회로 선폭(feature size) 미만으로 상기 핀의 폭을 좁히는 방법.
  12. 제1항에 있어서, 상기 핀(210)을 절연시킴과 동시에 상기 핀(210)의 폭의 경계를 더욱 한정하는 공정(110, 112 및 114)에 상기 기판(200)을 노출시키는 상기 단계는 상기 반도체 기판(200)으로부터 핀(210)을 형성하는 상기 단계(102, 104, 106 및 108)에서 사용된 공정의 최소 회로 선폭 미만으로 상기 핀의 폭을 좁히는 방법.
  13. 반도체 기판(200)에서 finFET을 형성하기 위한 방법에 있어서,
    상기 반도체 기판(200)으로부터 핀 측벽을 포함하는 핀(210)을 형성하는 단계(102, 104, 106, 108) - 상기 핀의 형성은 상기 핀(210)에 인접한 상기 반도체 기판(200) 영역을 노출시킴 -;
    상기 핀(210)에 인접한 상기 반도체 기판 영역들의 적어도 일부(212)를 손상시키는 단계(110); 및
    상기 반도체 기판의 상기 손상된 영역(214)의 산화물이 상기 핀 측벽(216)에 형성된 것보다 더 두껍게 형성되도록 상기 반도체 기판을 산화시키는 단계(112)
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 핀(210)에 인접한 상기 반도체 기판 영역들의 적어도 일부(212)를 손상시키는 상기 단계(110)는 상기 핀(210)에 인접한 상기 반도체 기판의 적어도 일부(212)로 이온 주입을 수행하는 단계를 포함하는 방법.
  15. 제13항에 있어서, 상기 핀(210)에 인접한 상기 반도체 기판 영역들의 적어도 일부(212)를 손상시키는 상기 단계(110)는 상기 핀(210)에 인접한 상기 반도체 기판의 적어도 일부의 공극률을 증가시키기 위하여 양극 반응을 수행하는 단계를 포함하는 방법.
  16. 제15항에 있어서, 상기 핀(210)에 인접한 상기 반도체 기판의 적어도 일부의 공극률을 증가시키기 위하여 양극 반응을 수행하는 상기 단계는 상기 핀(210)에 인접한 상기 반도체 기판으로 p-타입 주입을 수행하는 단계, 상기 반도체 기판을 어닐링하는 단계, 및 상기 반도체 기판의 적어도 일부를 화학적 식각액으로 처리하는 단계를 포함하는 방법.
  17. 제13항에 있어서, 상기 반도체 기판(200)으로부터 핀(210)을 형성하는 상기 단계(102, 104, 106, 108)는
    상기 반도체 기판(200)에 높이 제어층을 형성하는 단계(106); 및
    상기 높이 제어층이 핀 높이 균일성을 용이하게 하도록 상기 핀(210)의 경계를 한정하기 위하여 상기 반도체 기판을 식각하는 단계(108)
    를 포함하는 방법.
  18. 제17항에 있어서, 상기 반도체 기판(200)에 높이 제어층을 형성하는 상기 단계(106)는 상기 기판(200)의 손상되지 않은 부분에 비하여 상기 기판의 손상된 부분들(212)의 식각률이 다르도록 상기 기판을 손상시키는, 상기 반도체 기판으로의 이온 주입을 수행하는 단계를 포함하는 방법.
  19. 제17항에 있어서, 상기 반도체 기판(200)에 높이 제어층을 형성하는 상기 단계(106)는 상기 반도체 기판에 표지층을 형성하는 단계를 포함하고, 상기 높이 제어층이 핀 높이 균일성을 용이하게 하도록 상기 핀(210)의 경계를 한정하기 위하여 상기 반도체 기판을 식각하는 상기 단계(108)는 상기 반도체 기판(200)의 식각 동안 상기 표지층을 감시하는 단계를 포함하는 방법.
  20. 벌크 반도체 기판(200)으로부터 finFET 소자들을 형성하기 위한 방법에 있어서,
    상기 반도체 기판(200)에 높이 제어층을 형성하는 단계(106);
    상기 반도체 기판(200) 상에 차단 하드마스크 층(blocking hardmask layer; 204)을 형성하는 단계;
    상기 높이 제어층이 핀 높이 균일성을 용이하게 하도록 복수의 핀들(210)의 경계를 한정하기 위하여 상기 반도체 기판 및 상기 차단 하드마스크 층을 식각하는 단계(108) - 상기 차단 하드마스크 층(204)의 일부는 상기 복수의 핀들(210)의 각각 상에 잔류하고, 상기 복수의 핀들(210)의 각각은 측벽을 포함하며, 상기 반도체 기판의 식각(108)은 상기 핀(210)에 인접한 상기 반도체 기판의 영역들을 노출시킴 - ;
    상기 핀(210)에 인접한 상기 반도체 기판 영역들의 적어도 일부(212)를 손상시키는 단계(110);
    상기 반도체 기판의 상기 손상된 영역(214)의 산화물이 상기 핀 측벽(216)에 형성된 것보다 더 두껍게 형성되도록 상기 반도체 기판을 산화시키는 단계(112); 및
    상기 핀(210)에 인접한 상기 산화물(214)의 적어도 일부를 남겨둔 채로 상기 핀 측벽으로부터 산화물(216)을 제거하는 단계(214)
    를 포함하는 방법.
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