TWI443739B - 用於在包含密間隔線的基板上形成具增加可靠度的層間介電材料之技術 - Google Patents

用於在包含密間隔線的基板上形成具增加可靠度的層間介電材料之技術 Download PDF

Info

Publication number
TWI443739B
TWI443739B TW097123848A TW97123848A TWI443739B TW I443739 B TWI443739 B TW I443739B TW 097123848 A TW097123848 A TW 097123848A TW 97123848 A TW97123848 A TW 97123848A TW I443739 B TWI443739 B TW I443739B
Authority
TW
Taiwan
Prior art keywords
interlayer dielectric
dielectric material
etch stop
layer
forming
Prior art date
Application number
TW097123848A
Other languages
English (en)
Other versions
TW200913052A (en
Inventor
Frank Feustel
Kai Frohberg
Carsten Peters
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of TW200913052A publication Critical patent/TW200913052A/zh
Application granted granted Critical
Publication of TWI443739B publication Critical patent/TWI443739B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3148—Silicon Carbide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides

Description

用於在包含密間隔線的基板上形成具增加可靠度的層間介電材料之技術
大體而言，本發明揭示關於積體電路的形成，且詳言之，係關於包含密間隔線(如閘極電極、多晶矽互連線(polysilicon interconnect line)及類似者)的電路元件間及電路元件上之介電中間層的形成。
於積體電路的製造期間，根據特定的電路佈局，大量的電路元件係形成於給定的晶片區域上。一般而言，有複數個製程技術正被實施，其中，對於複雜的電路系統(如微處理器、儲存晶片與類似者)，由於考慮到操作速度、電源消耗及/或成本效益，故以矽為基礎的MOS技術是目前最有前途的方法。於使用MOS技術之複雜的積體電路製造期間，百萬個電晶體(即N通道電晶體及/或P通道電晶體)係形成於包含結晶半導體層(如矽基層)之基板上。MOS電晶體(不論是考慮N通道電晶體或P通道電晶體)包括所謂PN接面，其係由高摻雜汲極與源極區域與配置於汲極區域與源極區域之間的輕摻雜通道區域之介面所形成。通道區域的導電率(即導電通道的驅動電流能力)係由閘極電極所控制，該閘極電極係包括線狀部分，並形成於通道區域上，並藉由薄絕緣層與該通道區域分離。
通常，電路元件(如MOS電晶體、電容、電阻與類似者)係形成於共通層(common layer)(將於以下說明作為裝置層)，鑑於「配線(wiring)」(即根據電路設計之電路元件的電性連接)僅能藉由於該裝置層中的多晶矽線及類似者完成於某種程度，而可能需要一個或多個形成於裝置層上之額外的「配線」層。這些配線層包含嵌入於適當介電材料(如二氧化矽、氮化矽及類似者)的金屬線，或於進階的裝置中，使用具有介電常數(permittivity)為3或更少之低k(low-k)材料。金屬線與周圍的介電材料於下文將稱為金屬化層。於兩個經堆疊的鄰近金屬化層間以及於裝置層與第一金屬化層間，係形成個別的介電中間層(dielectric interlayer)，且金屬填充開口(metal-filled opening)係貫通該等介電中間層而形成，以建立於金屬線間或電路元件與金屬線間的電性連接。於一般應用中，將第一金屬化層與裝置層分離之介電中間層實質上係由透過已為大家接受的電漿加強化學氣相沉積(PECVD)技術沉積於介電蝕刻停止層上之二氧化矽所形成，該電漿加強化學氣相沉積係能以適度地高之沉積率形成具有足夠的保形性(conformality)之平滑與緊密之二氧化矽膜。由於持續的裝置尺度縮小(scaling)，使得MOS電晶體的閘極長度為50奈米(nm)或更小的等級，於鄰近電路元件間的距離(如多晶矽線、閘極電極與類似者)也減短且目前在最新的CPU中已到達接近200奈米及更小，導致於緊密配置的多晶矽線間之間隔(space)寬度接近100奈米或更小。然而，用於沉積氮化矽(常被用以作為蝕刻停止層的材料)以及二氧化矽(常被使用作為層間介電質)之已為大家接受的高速率PECVD技術之填充能力，不再足以可靠地形成介電中間層，因此需要能提供強化填充能力之填充技術，其將藉由參考第1a圖及第1b圖而更詳細的說明。
於第1a圖中，半導體裝置100包括基板101(可為塊體矽(bulk silicon)基板或絕緣層上覆矽(SOI)基板)，該基板101係具有裝置層102形成於其上，而該裝置層102例如包含矽基層(silicon-based layer)110，結構103則形成於該矽基層110中或其上，且可包括密間隔多晶矽線104。裝置層102可代表具有電路元件(如場效電晶體、電容與類似者)形成於其中或其上之實質性結晶矽區域。結構103可代表具有複數個緊密多晶矽線之區域，或線104可代表電晶體元件的閘極電極之部分。線104可具有形成於其側壁上的相對應間隔件結構105，此通常使用於形成閘極電極結構。間隔件結構105可包含複數個間隔件(如偏移間隔件105A以及一個或多個“外部”間隔件105C)，以及於用以形成個別間隔件105C的蝕刻製程可作為蝕刻停止層的內襯105B。結構103復包括蝕刻停止層109(通常包括氮化矽)，其係形成於裝置層102上以覆蓋層110與線結構103。二氧化矽層107形成於蝕刻停止層109上以便完全地圍住(enclose)線結構103。
一種用以形成顯示於第1a圖的裝置100之一般習知製程流程可包含以下製程。於包含已為大家接受的微影、沉積、蝕刻、植入與其他技術的用以形成電路元件(如電晶體、電容以及線結構103)的製造製程後，蝕刻停止層109通常由PECVD所形成，這是由於氮化矽的PECVD可完成於少於約攝氏600度的適度低溫，而與先前的製造製程與材料(例如金屬矽化物與類似者)相容之故。於很多習知技術中，可將蝕刻停止層109設置成具有高內在應力(intrinsic stress)等級以便作為應變引發源，用以於位在線104下方之區域108中產生應變(strain)。當線104代表閘極電極時，可將區域108想成是電晶體的通道區域，其中，被引發的應變可導致經修正的電荷載體遷移率(modified charge carrier mobility)。舉例而言，對於半導體層110之標準晶體方向而言，即當層110代表具有通道長度沿著<110>方向之表面方向(100)之矽基材料時，於區域108中的壓縮應變可導致電洞遷移率的改善，而拉伸應變可導致電子遷移率的改善。經加強的電荷載體遷移率會因此直接地轉變為關於電流驅動能力及操作速度之經加強的電晶體性能。為了選擇性的加強電晶體的性能，係將蝕刻停止層109以適當地選擇製程參數進行沉積以便獲得所需的等級與內在應力的型態。舉例而言，可根據沉積參數而藉由PECVD以高拉伸或壓縮應力之方式沉積氧化矽。此外，為了加強N型態電晶體與P型態電晶體的性能，可使用已為大家接受的製程次序以選擇性地於不同電晶體上形成具有不同內在應力的型態之蝕刻停止層109的部分。
如同之前的討論，特徵尺寸的持續減少也意謂鄰近電路元件間的距離(如密間隔線104間的距離111)會減少且可能低至約有100奈米，或距離111甚至可能低至30奈米，且用於90奈米技術節點的CPU時甚至會更小。因此，任何用於形成介電層以埋置具有開放空間於其間的線結構103的沉積技術必須滿足適當填充能力的需要，以便可靠地並完全地於緊密間隔線104間填滿空的間隔。藉由用於氮化矽之PECVD製程配方(recipe)，層109可在具有將近10至100奈米之範圍的厚度下，以或多或少保形之方式進行沉積，其中，可於該結構的個別部分上方提供內在應力的可能不同型態，因此需要精密的沉積與圖案化策略，尤其是當空隙106a的產生欲被抑制時尤然。
接著，沉積二氧化矽層107，於較不嚴苛的應用通常藉由基於前導物TEOS(tetra-ethyl-ortho-silicate)與氧氣之PECVD來執行，由於相反於熱TEOS化學氣相沉積(CVD)，PECVD係容許以適度的保形方式沉積二氧化矽(雖然相較於熱CVD具有顯然地較小的間隙填充品質)，且於溫度低於攝式600度的高沉積率下具有相對高的機械穩定度，故其可提供高生產率。
然而，隨著距離111接近約30奈米且甚至更小，用於沉積具有優良材料特性之二氧化矽之基於TEOS與氧氣的已為大家所接受的PECVD技術之填充能力可能不足以完全地於線104間填滿空的空間，因此可能產生空隙106b，其可能於半導體裝置100之進一步製程期間(亦即，在用以在結構103的個別元件間提供電性連接至待形成之金屬化層級的接點的製造期間)致使嚴重的可靠度事件發生。此外，應該注意二氧化矽層107具有由裝置層102的下方結構(例如由線結構103)所導致之特定表面形貌(topography)，如此可能危及後來的製造製程，例如用於將接觸開口形成至位於層110中或線104上的電路元件的下方部分之微影步驟。結果，標準製程流程乃需要平面化二氧化矽層107，其通常藉由化學機械研磨(chemical mechanical polishing,CMP)進行，其中二氧化矽層107的過量材料係藉由利用研磨漿(slurry)與拋光墊的化學及機械性互動而移除，以便最終獲得二氧化矽層107的實質上平面化表面。CMP製程本身為高度複雜的製程且需要精密的製程配方，其相當大程度地依二氧化矽層107的特性而定，如密度、機械應力、含水量及類似之特性。因此，需要大量的努力以發展用在針對PECVD TEOS二氧化矽的可靠與重現性佳之CMP製程之適當的製程配方，這是因為這種材料係頻繁地用於矽基半導體裝置中、甚至於從其他半導體所形成的裝置中之介電中間層之故。
基於此理由，形成於氮化矽層109之介電層107可藉由具有顯著地加強間隙填充能力之不同沉積技術進行沉積，以避免空隙106b產生。因此，二氧化矽層107可藉由基於TEOS與臭氧之熱CVD製程而形成，其係產生顯示有極佳間隙填充能力之二氧化矽薄膜，亦即，這種沉積技術提供甚至類「流動」的行為，因此可靠地填充於線104間的空隙。鑑於薄膜與沉積特性，相較於電漿加強沉積技術，熱CVD製程通常執行於顯著地較高之壓力，舉例而言，於200-760托(Torr)的範圍，且因此被操示為次大氣化學氣相沉積(sub-atmospheric chemical vapor deposition)。然而，SACVD氧化物的材料與製程特性可能顯著地不同於PECVD氧化物，例如相較於PECVD氧化物，藉由SACVD形成之層107可能傾向於更快地吸收溼氣且也顯示增快的排氣(out-gassing)速率。此外，沉積率較低，導致生產量下降。基於這些理由，係將層107設置為用以作為間隙填充材料的中間材料，並且可接著進一步藉由PECVD沉積二氧化矽層107A，以提供所需的沉積率以及加強之材料特性，以用於至少層間介電材料的上層部分。因此，於進一步的製程期間，例如層間介電材料107A的平面化期間，可使用已為大家接受的製程技術，然而，SACVD氧化物的次級材料特性可能對於最終層間介電材料的整體可靠度會有相反影響，且因而對結構103會有相反的影響。
第1b圖係示意性地說明根據另一例示性範例之半導體裝置100，其中顯示，具有所需的高間隙填充能力之沉積製程可能於裝置100的進一步製程期間導致高程度的非一致性。如圖示，裝置100可包括以第一部分109A的形式存在之蝕刻停止層，該第1部分109A具有高內在應力等級(如高壓縮應力)，而第二部分109B可具有相對特性的高內在應力等級(如高拉伸應力)。如先前的解釋，結構103的線104可代表電晶體的閘極電極結構，其中，於個別通道區域108中所適當地選擇的應變型態係可提供加強的電晶體性能，如先前所述。當形成部分109A、109B時，為了獲得所需高內在應力等級，可調整個別沉積參數(如沉積壓力、溫度、前驅物流動率、離子撞擊與類似之參數)。舉例而言，根據已為大家接受的製程配方，能以高度保形之方式沉積經施加應力的介電材料，且可接著移除其一部分以獲得(例如)部分109A。接著，能以相反於部分109A之內在應力的內在壓力等級沉積介電材料，並將其不需要的部分由部分109A上移除，因此獲得如第1b圖所示之組構。
於這些製造製程期間，為了實質上避免於緊密地隔開的線104間產生任何空隙，也可選擇個別沉積參數以便獲得高保形沉積特性。接著，為了確保能可靠地填充線104間之的空間，可基於次大氣沉積製程沉積層間介電材料107或其一部分，如先前所述。然而，結果，於此沉積製程期間的成長速率對於具有高壓縮應力的材料及拉伸應力介電材料可能不相同，因此導致部分109A、109B上的層間介電材料107的不同層厚度。結果，於進一步製程期間，例如，當設置進一步的層間介電材料(如材料107A)、平面化所產生之表面形貌及類似者時，可能會遭遇增加的非一致性製程的程度，其也可能導致個別裝置的非一致性(例如，由減少的平面度及類似者而言)。
因此，雖然用於二氧化矽之次大氣沉積技術的加強間隙填充能力可對於避免結構不規則性非常有益，尤其是在緊密配置之線結構與閘極電極尤然，但是次級材料特性(其可能結合沉積之特定非一致性)可能導致可靠度減少及增加的裝置不規則性，尤其是高度地尺度縮小(hishly scaled)的半導體裝置尤然。
本文所揭示的各種技術與裝置即可避免或至少減少定義於上述的一個或多個問題之影響。
為了提供本發明某些態樣的基本了解，以下提出本發明之簡要內容。此內容並非本發明徹底的全貌。其並非去定義本發明之關鍵或重要元件或去描述本發明的範圍。其唯一的目的係以簡單的形式作為序幕呈現一些概念，而更詳細的說明將會描述於後。
通常，本文所揭露的發明標的即針對於形成層間介電材料期間可維持加強的間隙填充能力的製程技術以及半導體裝置，例如基於次大氣沉積技術者，然而，另一方面，負面影響(如以增加的濕氣吸收度而言的次級材料特性、排氣的增強程度、減少的機械穩定度及類似者)以及沉積特定性特性(deposition-specific characteristics)(如低沉積率、依據下方材料的沉積率差異及類似者)可顯著地減少。針對此目的，藉由加強間隙填充能力之沉積技術的沉積的層間介電材料的量可於設置具有所需材料特性之層間介電材料的製程之前予以減少，及/或可藉由設置適當的保形緩衝層而使在具有所需的高間隙填充能力之該製程期間的沉積特性更為一致。
揭露於本文的一種說明方法包括於半導體裝置之電路元件上形成蝕刻停止材料，其中該電路元件包括緊密地包裝之線特徵。該方法復包括藉由設計用以實質上填充形成於緊密地包裝之線特徵間的空隙之第一沉積製程於電路元件上形成第一層間介電材料以及該蝕刻停止材料。此外，移除第一層間介電材料的部分以維持該空隙至少部分地填充第一層間介電材料且接著第二層間介電材料形成於第一層間介電材料上。
揭露於本文的另一說明方法包括於第一電晶體上形成第一蝕刻停止層，其中該第一蝕刻停止層具有內在壓縮應力。此方法進一步包括於第二電晶體上形成第二蝕刻停止層，其中該第二蝕刻停止層具有內在拉伸應力。此外，藉由於鄰近該第一與第二電晶體之電晶體間提供空隙實質上保形沉積作用之第一沉積技術，於第一與第二蝕刻停止層上形成緩衝層。最後，此方法包括藉由相較於第一沉積技術之具有增加間隙填充能力之第二沉積技術，於緩衝層上形成層間介電材料的至少一部分。
揭露於本文的另一說明半導體裝置包括第一裝置區域，包括複數個具有界定於相鄰閘極電極結構之兩個閘極電極結構間的空隙之緊密地包裝之閘極電極結構，其中該複數個閘極電極結構形成於半導體區域上。該半導體裝置復包括形成於複數個閘極電極結構上之蝕刻停止材料以及包括二氧化矽之第一層間介電材料，其中，設置該第一層間介電材料於具高位準的空隙中且該高位準小於由複數個閘極電極結構與蝕刻停止材料界定之高位準。此外，該半導體裝置包括包含二氧化矽之第二層間介電材料，其中該第二層間介電材料形成於第一層間介電材料上且相較於該第一層間介電材料，具有降低之溼氣吸收能力。
本發明之各種說明實施例描述於下。基於清楚的目的，並非所有實際上所實施者的特徵均描述於說明書中。當然應瞭解者為，於任何此種實際的實施例的開發中，需要作成數個特定於所實施者的決定以達到開發者的特定目標(如符合於相關系統與相關商業的限制)，而該等決定將依據所實施者而變化。此外，應了解雖然此種開發的努力可能複雜且耗時，但仍然僅是對於受到本文揭露的助益之本技術領域中具有通常知識者之例行工作。
以下將參考附圖而描述本發明標的。各種結構、系統與裝置僅以說明的目的示意性地於圖中描述且不以對本技術領域中通常知識者為習知的細節來混淆本揭露內容。然而，附圖係用來描述與解釋本揭示內容之說明範例。使用於本文之單字與片語應被了解與理解成具有與相關技術領域中具有通常知識者對於這些單字及片語的了解一致的意思。沒有特別定義的詞或片語(即不同於本技術領域中具有通常知識者所了解之通常及習慣上的含義之定義)於此係意圖以一致的詞或片語的用法來使用。對於詞或片語意圖具有特別涵義的範圍(亦即非為可被本技術領域之人了解的意思)，此種特別之定義將以定義的方式明確地提出於說明書中，該定義的方法係對於詞與片語直接地以及明確地提供特別的定義。
揭示於本文的發明標的係針對減少之層間介電質可靠度的問題，該問題可因次級材料特性及/或沉積特定性非一致性而引起，其中可使用具有加強間隙填充能力之沉積技術以至少於緊密地配置之電路元件的間隔中形成層間介電材料，同時，相較於其他已驗證(well-proved)的介電材料(如前述基於以TEOS為基礎的PECVD技術的形成之二氧化矽)，可減少任何可能與沉積特定性特性及/或次級材料特性有關的不良影響。於其他態樣，為了有效地減少形成於密間隔線結構(如閘極電極與類似者)間之空間的個別深寬比(aspect ratio)，可藉由使用加強間隙填充能力的沉積技術而獲得層間介電材料的加強特性，同時實質上並未於其他裝置區域提供任何過量的材料，因此減少具有較不需要之材料特性的層間介電材料的整體量。結果，可將層間介電材料的重要部分設置成具有藉由個別沉積技術(如PECVD)而達到之已為大家接受的材料特性，其中，前述之深寬比的降低可因此於個別沉積製程期間避免或至少實質上減少空隙形成的可能性。
於某些說明實施例中，次級特性的層間介電材料之任何過量材料的移除可由蝕刻製程來完成，其中，可有助益地使用相對於其它製程材料(如底部蝕刻停止層或類似者)的選擇性以藉由控制個別蝕刻時間而調整空間中的“調平(leveling)”量。於其他說明實施例中，以蝕刻製程所完成之任何過量材料的移除可藉由提供適當的蝕刻指示材料或蝕刻停止材料來控制，其中，該等材料係例如形成於下之材料層上及/或於層間介電材料內(其係於隨後的蝕刻製程被移除)，藉此，由於減少相關之蝕刻製程的基板至基板(substrate-to-substrate)差異，因此能夠加強製程的一致性。
於本文揭示的發明標的之另一說明態樣係藉由提供適當的緩衝層來解決可靠度的問題，其中，此問題係因於不同內在應力等級的底部介電材料上的不同沉積率所產生，本態樣可於後續之藉由具有高間隙填充能力的沉積製程進行之層間介電材料的沉積顯著地減少不同應力等級的影響。在此情況中，可用具有相較於後來的層間介電材料為經降低之厚度之任何適當材料的型態來設置緩衝層，同時仍然於具有形成不同應力等級的材料於其內之各種的裝置區域上有效率地平衡沉積率。於某些說明實施例中，如上述，沉積於緩衝層上的層間介電材料可接著被移除至其一定程度，以便於層間介電材料中將次級材料特性的材料的量限定於所需的低程度，因而緩衝層可於層間介電材料的沉積期間與隨後之移除層間介電材料之一部分的期間提供加強之製程一致性。於某些說明實施例中，可以任何適當材料的型態設置緩衝層以在下方材料的內在應力等級與個別生產率之間獲得所需的“解耦合(decoupling)”效果及/或該緩衝層於進一步製程期間可提供加強之裝置穩定性(例如，鑑於鈍化(passivating)待沉積於其上的層間介電材料)，因此也加強其整體的可靠度。
應了解具有高間隙填充能力的沉積製程可被理解為基於下述之CVD的製程，其中係將沉積環境建立作為基於適當前導材料(如TEOS)之熱活化環境，其中，沉積環境中相對應的用力可為250Torr且更高，其亦可被稱為次大氣沉積製程(SACVD)。於其他情況中，具有高間隙填充能力的沉積製程可被理解為基於下述之CVD的製程，此製程的沉積環境可基於具有適度高壓(如高於約20Torr)的電漿環境而建立，其亦可被稱為高密度PECVD製程。
第2a圖示意地說明半導體200的截面圖，該半導體可包括基板201，其可表示用於形成如進階半導體裝置中所需求的電路元件於其上之任何適當載體材料。例如，基板201可代表半導體基板，該基板的上層部分可定義為裝置層210，其可包括結晶半導體區域，並可能結合個別的隔離結構(如淺溝槽隔離(shallow trench isolation)與類似者)。於其他情況中，基板201可代表具有形成於其上的絕緣層(未顯示)之載體材料，於該絕緣材料上可設置裝置層210(例如以結晶半導體材料的型態)。於此情況中，結合裝置層210的基板201可被認定為SOI組構。應了解基板201以及裝置層210的結合可代表於某些裝置區域中的塊體組構且依裝置需求可代表於其他區域的SOI組構。於說明實施例中顯示，半導體裝置200可包括第一裝置區域220以及第二裝置區域230，其差異可至少為設置於第一與第二裝置區域220、230之相鄰結構特徵間的最小間隔。於一說明實施例中，第一裝置區域220可包括線結構203，線結構203可包含複數個線特徵204(如多晶矽線、閘極電極結構與類似者)。舉例而言，線結構203可具有如前述關於顯示於第1a至1b圖的線結構103之實質上相同組構。因此，線204可代表為閘極電極，其可形成於用以分隔個別通道區域208與電極204之對應的閘極絕緣層208A上。此外，依據製程策略，於所顯示之製造階段中，能以相鄰於線204之方式形成個別的間隔件結構205。
應了解適當的摻雜分佈(dopapt profile)已形成於裝置層210內以便適當地“圖案化”其中的導電性。例如，個別的汲極與源極區域(無顯示)可藉由適當地選擇為本技術領域中所習知的摻雜分佈來定義。另一方面，第二裝置區域230可代表降低表面形貌的區域，例如隔離結構231可形成於裝置層210中。此外，半導體裝置200可包括蝕刻停止層209，其可代表任何用於圖案化待形成於第一與第二裝置區域220、230上的層間介電材料之任何適當的材料層。例如，如前述，可用含氮(nitrogen-containing)材料(如氮化矽、含氮碳化矽)的型態設置蝕刻停止層209，或可用碳化矽與類似者的型態設置之層209。於某些說明實施例，其將以參考第3a至3d圖更詳細的說明於後或同樣參考第1b圖而說明者，可將蝕刻停止層209設置成具有高內在應力等級，而該高內在應力等級對於不同型態之電路元件(如P通道電晶體與N通道電晶體)可為不同者。此外，裝置200可包括以使得於相鄰線特徵204間的間隔211中實質上無空隙形成之方式形成於第一與第二裝置區域220、230上的第一層間介電材料207。如前述，由於間隔211於第2a圖水平方向可具有100奈米或更小量等級之側向尺寸，因此可將結構203稱為密間隔或緊密配置的線結構。
顯示於第2a圖之半導體裝置200可以類似有關於裝置100的前述製程或技術形成。亦即，在設置包含裝置層210的基板201後，裝置層210可被適當地圖案化以定義第一與第二裝置區域220、230(例如藉由形成隔離結構231)，並可以已為大家接受的製程技術形成個別電路元件(如線結構203)。基於此理由，結合絕緣層208A之線204可以已為大家接受的及進階的微影、沉積、氧化、蝕刻及平面化技術而形成，接著，當線204代表閘極電極結構時，可藉由適當的摻雜剖面(無顯示)的定義以獲得個別電晶體結構。之後，如果需要，可形成金屬矽化物區域(無顯示)，且接著可藉由已為大家接受的沉積技術沉積蝕刻停止層209，因此提供所需的材料特性，例如，依據蝕刻選擇、內在應力等級及類似者。
如前述，當欲於第一裝置區域220中獲得不同等級或型態之內在應力的不同裝置時，形成蝕刻停止層209可包含許多沉積與蝕刻製程。第一層間介電材料207可以具有高間隙填充能力之適當製程技術進行沉積以實質上避免間隔211中結構不規則性(如空隙)的產生，而其深寬比可藉由包含間隔件結構205之線204的組構以及蝕刻層209的特性而決定。於一說明實施例中，為了將層207形成為基於二氧化矽的材料，層207可藉由基於TEOS的SACVD製程進行沉積，其中，沉積製程可提供高非保形沉積特性，因此較佳地填充剩下的間隔211。層207的厚度可於第一裝置區域220中變化，使得對應間隔211的厚度T1可較高於厚度T2，顯示線204之實質上水平部分。此外，由於SACVD製程的實質上似流動的沉積特性，於第二裝置區域230的厚度T3可不同於厚度T1且類似於厚度T2。
如前述，於某些說明態樣，相較於習知策略，可將層207的材料的量顯著地減少，以便將層207的沉積控制成可以可靠地填充間隔211以實質上不需設置太多過量的材料。例如，依裝置的需求，可沉積層207以便獲得具有約100至300奈米之數值的厚度(指厚度T2或T3)。
第2b圖示意性地說明於進一步進階製造階段的半導體裝置200。如圖所示，將裝置200暴露於蝕刻環境240，該蝕刻環境204係設計成用以相對於底部材料(如蝕刻停止層209)選擇地移除層207的材料。於某些說明實施例，可藉由基於電漿之大氣建立蝕刻環境240，該大氣包含對於蝕刻停止層可具有高度選擇性之蝕刻化學性質。例如，能以基於二氧化矽材料的型態來設置層間介電材料207，而蝕刻停止層209可代表氮化矽材料、含氮碳化矽材料或碳化矽材料，而針對此等材料之高選擇性蝕刻配方係於本技術領域中已廣為人知。因此，於某些說明實施例中，蝕刻製程240可實施為實質上異向性(anisotropic)製程，因此於實質上垂直方向持續地由層207移除材料，其中，顯示於第2b圖的實施例中，可持續蝕刻製程直到水平材料部分被實質上移除。亦即，由於實質上垂直定向的蝕刻朝向，由於厚度T1較大於厚度T2與T3，故於間隔211中之層207的材料的完全移除之前，於第一與第二裝置區域中具有厚度T2、T3的層部分可實質上被移除。如此，可於間隔211中維持個別材料剩餘物207R，因此有效地減少由之後的沉積製程所“察覺”的有效深寬比，且因而緩和用於具有所需材料特性之層間介電材料之後續沉積製程的任何限制。由於高度的蝕刻選擇性，於個別間隔211中之實際的高度(標示為211H)可藉由蝕刻製程240的製程時間來調整，且實質上並不會負面地影響結構203或於第二裝置區域230中的任何組件。以此方式，剩餘材料207R的量可減少至適合於後續沉積製程之間隙填充能力的所需數值，同時可顯著地減少剩餘材料的減少量之材料特性的負面影響，如吸收溼氣的能力，如先前已解釋過者，相較於PECVD沉積的二氧化矽，SACVD沉積的二氧化矽係顯著較高。
第2c圖係示意性地說明於進一步進階製造階段的半導體裝置200，其中，第二層間介電材料207A係形成於第一與第二裝置區域220、230上，其中，層間介電材料207A可具有加強材料特性，例如較無減少之等級的排氣、對於吸水的高抗性、於後續CMP製程期間增加機械強度以及類似特性。可以PECVD製程形成層207A，例如如前述使用TEOS及臭氧者，其中，藉由材料剩餘物207R獲得之降低的深寬比係提供高度的沉積一致性，如前述。因此，相較於習知策略，層207(即剩餘物207R)的材料的全量可顯著地減少，因此加強裝置200的層間結構的整體可靠度且於裝置200的進一步製程期間也加強製程一致性。於所示的實施例中，依據先前表面形貌而定，第二裝置區域230可實質上完全缺乏任何材料剩餘物207R。
之後，該可持續該進一步製程，例如可藉由平面化材料207A的表面形貌，例如採用CMP，其中可使用已為大家接受的製程技術，如前述。接著，可以微影(photolithography)與蝕刻技術形成個別接觸點開口，其中，蝕刻停止層209可用來作為於層207A與剩餘物207R中形成接觸點開口之有效的蝕刻停止。隨後，依據裝置需求，可於蝕刻停止層209中形成開口以允許個別接觸點開口延伸至裝置層210與線204的接觸區域。
依照其他說明實施例，第2d圖係示意性地描述半導體裝置200，其中，可藉由於適當部位設置適當蝕刻指示材料241而在蝕刻製程期間獲得加強的製程一致性。例如，於一說明實施例中，蝕刻指示材料241可設置在蝕刻停止層209的表面區域，其中該指示材料241可包括一個或多個當於蝕刻製程240期間被釋放時會引起顯著的端點(endpoint)偵測信號之適當原子種類。如習知情況，可將各個光學測量技術(意指端點偵測)使用於基於電漿蝕刻的製程期間，其中可由氣體周圍獲得吸收及/或放射光譜以確定顯示這些種類存在或不存在的個別波長或波長範圍，以及其量。因此，藉由安置用以提供可靠地被偵測的端點信號之適當種類於定位，可用高度可靠的方式來偵測個別蝕刻停止層209的曝光，因此於蝕刻製程240期間減少基板間之變化(substrate-to-substrate variation)。於其他情況中，可將指示材料241設置於層207中，例如於任何沉積製程的適當階段藉由將指示種類241的前驅物材料引入沉積環境氣，使得蝕刻製程240的發展可以基於蝕刻環境中個別種類241的不存在或存在而進行監測。由於一般而言沉積製程的一致性較高於蝕刻製程的一致性，因此可藉由在層間介電材料207中設置種類241而獲得加強等級的整體製程一致性。於另一說明實施例中，指示材料241可藉由離子植入法加入材料207，其中，可使用任何適當種類，且其中，對於已知之層207的厚度，任何適當插入深度可以基於個別植入參數而進行選擇。因此，同樣在此情況中，由於一般而言個別植入製程的製程變化小於蝕刻製程(如製程240)的變動，故於蝕刻製程240期間可獲得改善之製程一致性。
參考第3a至3d圖，進一步說明之實施例將對於上述實施例額外地或選擇性地說明，其中，於使用具有高間隙填充能力(如SACVD與類似製程)的沉積製程之層間介電材料沉積期間可藉由增加製程一致性而加強層間介電材料的可靠度。
第3a圖係示意性地說明包括基板301與具有實質上結晶半導體層(如矽基層與類似者)的形態之裝置層310之半導體裝置300的截面圖。裝置300可包括第一電路元件320(例如具有場效電晶體的形態)，以及第二電路元件350(例如相較於電路元件320具有不同組構的場效電晶體的形態)。於一說明實施例，電路元件320、350可代表相反之導電性形態的電晶體，如前述，為了加強其電晶體性能，電路元件於個別通道區域308中需要不同型態的應變。在此情況中，電路元件320、350可包括形成於個別閘極絕緣層308A上的閘極電極。此外，當於此製造階段需要時，可設置間隔件結構305，且可將特定導電型態的汲極與源極區域351設置於電路元件320中，而將相反導電型態的汲極與源極區域351設置於電路元件350中。此外，第一蝕刻停止層309A可形成於電路元件320上且可具有適當的用以於通道區域308中產生所需應變之高內在應力，以便於該通道區域308中加強電荷運送遷移率。同樣地，為了引發用以加強電路元件350的電晶體性能之所需型態的應力，可於第二電路元件350上形成於具有相反於層309A之型態的高內在應變的第二蝕刻停止層309B。
此外，裝置300包括形成於第一與第二蝕刻停止層309A、309B上方的緩衝層360，且於某些說明實施例形成於第一與第二蝕刻停止層309A、309B上，其中可選擇緩衝層360的材料特性與其厚度以便顯著地減少下方層309A、309B的內在應力等級對於隨後沉積之材料的影響。例如，可用相較於層309A、309B具有顯著較低的內在應力等級的形態來沉積緩衝層360，藉此於第一與第二電路元件320、350上提供用於後續之高間隙填充能力的沉積製程的高一致性沉積率以及適當沉積表面。於一說明實施例中，可將緩衝層360設置為具有加強機械強度之二氧化矽層，例如以PECVD二氧化矽的型態，其中係選擇層360的厚度以便得獲得保形沉積特性，而不會增加於第一與第二電路元件320、350間產生沉積不規則(如空隙)的可能性。於其他說明實施例，可用具有低內在應力等級之含氮材料或碳化氮材料的形態來設置緩衝層360以便補償應力等級的不同，同時不會過度地影響由高應變層309A、309B提供之應力轉變機制。於其他情況中，當緩衝層360之作用於層309A、309B中之具有相反的內在應力之一者上的效果可以忍受時，可將緩衝層360設置成具有高內在應力，藉此對於隨後的沉積製程(例如SACVD製程)產生實質上一致的製程狀態。
第3b圖係示意性地說明於進一步進階製造階段的半導體裝置300，其中至少層間介電材料307的一部分形成於緩衝層360上以便以適當的沉積技術(如前述的SACVD)可靠地填充個別間隔。根據裝置的需求，由於緩衝層360於電路元件320、350上可提供高度一致之沉積率，層間介電材料307能以任何適當厚度沉積，而於某些情況中，緩衝層360也可對下方電路元件提供相關於例如溼氣侵入與類似者的有效的“鈍化(passivation)”。於其他說明實施例，層間介電材料307所沉積的厚度可設計成能可靠地填充任何間隔且能對進一步之層間介電材料(如前述的PECVD二氧化矽)的後續沉積提供減少形貌的表面。
第3c圖係示意性地說明根據進一步說明實施例的半導體裝置300，其中，可藉由蝕刻製程340部分地移除層間介電材料307，以便減少層307的材料的量，同時仍然於具有所需材料特性之層間介電材料的進一步沉積期間提供加強的製程一致性。因此，如前述，個別間隔的深寬比可顯著地減少，而緩衝層360於蝕刻製程序340期間可提供加強的偏及基板之一致性，這是由於在材料307的沉積期間的個別生長率可為實質上彼此完全相同或至少非常類似，而無關底部蝕刻停止層的應力等級。此外，如前述，於某些情況中，為了提供可易偵測的端點偵測信號，可將適當的指示材料合併於緩衝層360，因此容許蝕刻製程340的有效控制。以此方式，可實質上避免蝕刻停止層309A、309B的曝光，因此不會對這些層的應變引發效應有負面地影響。
第3d圖係示意性地說明根據進一步說明實施例的半導體裝置300，於此實施例中，可根據化學機械研磨製程342來完成層307部分的材料移除，其中，緩衝層360可界定層307的材料剩餘物307R的範圍，且也可作為CMP停止層以便實質上避免個別蝕刻停止層309A、309B的過度曝露。於某些說明實施例，可結合蝕刻製程340與研磨製程342，其中，例如於第一步驟中，為了界定剩餘物307R的所需高度，可實施研磨製程342以獲得相當平的表面，使蝕刻製程340可高一致性地實施於此表面上。於其他情況中，可先實施蝕刻製程340且隨後研磨製程342可提供相當平的表面形貌，因此加強進一步之層間介電材料(例如藉由PECVD製程形成之二氧化矽)的隨後之沉積製程的一致性。
於是，揭露於本文之發明標的係提供一種具有增加之可靠度的層間介電材料之方法與半導體裝置，由於在層間介電材料組件的沉積期間非所需材料特性或製程特性的負面影響可藉由以蝕刻製程來減少過量材料的量及/或藉由設置適當緩衝層以加強具有不同內在應力等級之介電材料上的沉積一致性，因此也加強進一步製程的製程一致性。因此，可將精密的SACVD製程之間隙填充能力用以形成高一致性的層間介電材料，而相較於習知策略，個別材料特性(例如，如藉由SACVD沉積的TEOS二氧化矽的通常材料特性之增加之吸水能力、增強之排氣程度、降低之機械穩定度與類似特性)的影響可有效地減少。因此，可將加強特性(例如針對PECVD TEOS二氧化矽而言為典型特性之降低之溼氣吸收性)的層間介電材料形成於量經降低的SACVD材料上。
以上所揭示的特定實施例僅用於說明，而本發明可運用不同但對於藉由本文之教示而使本技術領域具通常知識者可明瞭之等效方法進行修正與實施。例如，以上的製程步驟可以不同的順序實施。此外，除了以下描述之申請專利範圍外，並無意圖限制本文顯示的結構或設計的詳細內容。對以上說明的特定實施例進行改變與修正係非常的明顯且所有此種變化均落入本發明的範疇與精神中。因此，本文所追求的保護將提出於以下之申請專利範圍。
100．．．半導體裝置
101．．．基板
102．．．裝置層
103．．．結構
104．．．間隔多晶矽線
105．．．間隔件結構
105A．．．偏移間隔件
105B．．．內襯
105C．．．外部間隔件
106、106a、106b．．．空隙
107、107A．．．二氧化矽層
108．．．區域
109．．．蝕刻停止層
109A、109B．．．部分
110．．．矽基層
111．．．距離
200、300．．．半導體裝置
201、301．．．基板
203．．．線結構
204．．．線
205．．．間隔件結構
207、307．．．層間介電材料
207A．．．層間介電材料層
207R、307R．．．材料剩餘物
208A、308A．．．閘極絕緣層
209．．．蝕刻停止層
210、310．．．裝置層
211．．．間隔
220．．．第一裝置區域
230．．．第二裝置區域
231．．．隔離結構
240．．．蝕刻環境
241．．．蝕刻指示材料
304．．．閘極電極
305．．．間隔件結構
308．．．通道區域
309A．．．第一蝕刻停止層
309B．．．第二蝕刻停止層
320．．．第一電路元件
340．．．蝕刻製程
342．．．化學機械研磨製程
350．．．第二電路元件
351．．．汲極與源極區域
360．．．緩衝層
本發明可藉由參考以下的描述並搭配附加圖式而了解，其中，相同的參考數字代表相同的元件，且其中：
第1a至1b圖係示意性地說明包含緊密配置之線結構(如閘極電極)之半導體裝置的截面圖，其係在根據習知的策略以具有高間隙填充能力之沉積技術形成層間介電材料的各種製造階段。
第2a至2c圖係示意性地說明於各種製造階段之半導體裝置的截面圖，該等製程階段係根據本文揭示的說明實施例使用高間隙填充能力之沉積製程以形成層間介電材料，同時將因此所沉積之材料的整體量維持於低程度；
第2d圖係示意性地說明如第2a至2c圖所示之半導體裝置的截面圖，其中，係根據進一步說明的實施額外地於材料移除製程期間獲得加強控制用以減少非所需之層間介電材料的量；
第3a至3b圖係示意性地說明，根據於本文揭露之進一步說明之實施例，於基於具有高間隙填充能力之沉積製程而用以形成層間介電材料部分之順序期間的半導體裝置的截面圖，其中，於不同內在應力程度之介電材料上的個別生長率之增加的一致性可基於緩衝層而完成；以及
第3c至3d圖係示意性地說明如第3a至3b圖之半導體裝置的截面圖，其中，根據於本文揭露之進一步說明實施例，可實施額外的製程步驟以減少藉由具有高間隙填充能力的沉積技術所沉積之層間介電材料的量。
雖然揭示於本文之發明標的可容易做各種修正與具有替代性的型態，但於此係於圖中以例示之方式顯示特定的實施例將於本文中詳細描述。然而，應了解特定實施例於本文中的說明並無意圖將本發明限定於所揭露的特定型態，相對的，本發明意圖涵蓋所有落入由附加申請專利範圍所界定之本發明之精神與範疇內的各種修正、等效者及替代者。
200．．．半導體裝置
201．．．基板
203．．．線結構
204．．．線
205．．．間隔件結構
207．．．層間介電材料
208A．．．閘極絕緣層
209．．．蝕刻停止層
210．．．裝置層
211．．．間隔
220．．．第一裝置區域
230．．．第二裝置區域
231．．．隔離結構

Claims (26)

  1. 一種製造半導體裝置之方法，包括：於半導體裝置的複數個緊密間隔之電晶體上形成蝕刻停止材料，其中，該蝕刻停止層的第一部分係以具有壓縮應力之方式形成於該電晶體之第一者上，且該蝕刻停止層的第二部分係以具有拉伸應力之方式形成於該電晶體之第二者上；藉由設計成完全填充該緊密間隔之電晶體間所形成的間隔之第一沉積製程，而於該緊密間隔之電晶體與該蝕刻停止材料上形成第一層間介電材料；移除部分的該第一層間介電材料，以維持該間隔至少部分地被填充有該第一層間介電材料；以及形成第二層間介電材料於該第一層間介電材料上。
  2. 如申請專利範圍第1項之方法，其中，移除部分的該第一層間介電材料係包括實施蝕刻製程以相對於該蝕刻停止材料選擇性地移除該第一層間介電材料的該部分。
  3. 如申請專利範圍第2項之方法，其中，以不使用蝕刻遮罩之方式實施該蝕刻製程。
  4. 如申請專利範圍第2項之方法，復包括於該電晶體上設置指示材料，並藉由使用由蝕刻該指示材料引發之信號來控制該蝕刻製程。
  5. 如申請專利範圍第1項之方法，其中，藉由實施使用含矽前驅物材料之次大氣化學氣相沉積製程，形成該第一層間介電材料。
  6. 如申請專利範圍第5項之方法，其中，藉由實施使用含矽前驅物材料之電漿加強化學氣相沉積製程，形成該第二層間介電材料。
  7. 如申請專利範圍第1項之方法，其中，該間隔的寬度係約100奈米或更小。
  8. 如申請專利範圍第1項之方法，復包括於形成該第一層間介電材料以前，形成緩衝層於該蝕刻停止層的該第一與第二部分上。
  9. 如申請專利範圍第1項之方法，其中，移除部分的該第一層間介電材料包括實施化學機械研磨製程。
  10. 一種製造半導體裝置之方法，包括：形成第一蝕刻停止層於第一複數個電晶體上，該第一蝕刻停止層具有內在壓縮應力；形成第二蝕刻停止層於第二複數個電晶體上，該第二蝕刻停止層具有內在拉伸應力；藉由於該第一與第二電晶體之鄰近者間的間隔中，提供實質上保形沉積特性之第一沉積技術，形成緩衝層於該第一與第二蝕刻停止層上；藉由相較於該第一沉積技術具有增加之間隙填充能力之第二沉積技術，於該緩衝層上形成第一層間介電材料以完全填充該間隔；移除部分的該第一層間介電材料，以維持該間隔至少部分地被填充有該第一層間介電材料；以及形成第二層間介電材料於該第一層間介電材料上。
  11. 如申請專利範圍第10項之方法，其中，藉由電漿加強化學氣相沉積以沉積該緩衝層。
  12. 如申請專利範圍第10項之方法，其中，藉由次大氣化學氣相沉積以形成該第二層間介電材料。
  13. 如申請專利範圍第10項之方法，其中，該緩衝材料包括二氧化矽，且該層間介電材料的該至少一部分包括二氧化矽。
  14. 如申請專利範圍第13項之方法，其中，形成該第一層間介電材料係包括藉由基於TEOS之熱化學氣相沉積製程以沉積第一二氧化矽層。
  15. 如申請專利範圍第14項之方法，其中，形成該第二層間介電材料復包括藉由基於TEOS之電漿加強化學氣相沉積製程以沉積第二層之二氧化矽於該第一層上。
  16. 如申請專利範圍第10項之方法，其中，該緩衝層包括相較於該第一與第二蝕刻停止層具有較低內在應力位準的含氮材料。
  17. 一種製造半導體裝置之方法，包括：形成第一蝕刻停止層於第一複數個電晶體上，該第一蝕刻停止層具有內在壓縮應力；形成第二蝕刻停止層於第二複數個電晶體上，該第二蝕刻停止層具有內在拉伸應力；藉由於該第一與第二電晶體之鄰近者間的間隔中，提供實質上保形沉積特性之第一沉積技術，形成緩衝層於該第一與第二蝕刻停止層上，其中，該緩衝層包 括相較於該第一與第二蝕刻停止層具有較低內在應力位準的含氮材料；以及藉由相較於該第一沉積技術具有增加之間隙填充能力之第二沉積技術，於該緩衝層上形成層間介電材料之至少一部份。
  18. 如申請專利範圍第17項之方法，其中，藉由電漿加強化學氣相沉積以沉積該緩衝層。
  19. 如申請專利範圍第17項之方法，其中，藉由次大氣化學氣相沉積以形成該層間介電材料的該至少一部分。
  20. 如申請專利範圍第19項之方法，其中，形成該層間介電材料的該至少一部分係包括藉由基於TEOS之熱化學氣相沉積製程以沉積第一二氧化矽層。
  21. 如申請專利範圍第20項之方法，復包括藉由基於TEOS之電漿加強化學氣相沉積製程以沉積第二層之二氧化矽於該第一層上。
  22. 如申請專利範圍第17項之方法，復包括於沉積該層間介電材料之另一部分以前，移除該層間介電材料的該至少一部分的一部分。
  23. 如申請專利範圍第17項之方法，其中，該緩衝層的材料包括含氮材料或碳化矽材料。
  24. 一種製造半導體裝置之方法，包括：於半導體裝置的複數個電路元件上形成蝕刻停止材料，該電路元件包括緊密間隔之線特徵(line feature)，其中，該蝕刻停止層的第一部分係以具有壓 縮應力之方式形成於該電路元件之第一者上，且該蝕刻停止層的第二部分係以具有拉伸應力之方式形成於該電路元件之第二者上；藉由設計成完全填充該緊密間隔之線特徵間所形成的間隔之第一沉積製程，而於該電路元件與該蝕刻停止材料上形成第一層間介電材料；移除部分的該第一層間介電材料，以維持該間隔至少部分地被填充有該第一層間介電材料；以及形成第二層間介電材料於該第一層間介電材料上。
  25. 一種半導體裝置，包括：第一裝置區域，係包括複數個緊密地配置之閘極電極結構，在該閘極電極結構相鄰兩者間係界定有間隔，該複數個閘極電極結構形成於半導體區域上；蝕刻停止材料，係形成於該複數個閘極電極結構上，該蝕刻停止材料具有的第一部分係以具有壓縮應力之方式形成於該閘極電極結構之第一者上，且該蝕刻停止層具有的第二部分係以具有拉伸應力之方式形成於該閘極電極結構之第二者上；緩衝層，係形成於該蝕刻停止材料的該第一與第二部分上，該緩衝層包括相較於該蝕刻停止材料的該第一與第二部分具有較低內在應力位準的含氮材料；第一層間介電材料，係包括二氧化矽，該第一層間介電材料係設置於該間隔中且該第一層間介電材料之高度係小於藉由該複數個閘極電極結構與該蝕刻停止 材料所界定之高度；以及第二層間介電材料，係包括二氧化矽，該第二層間介電材料形成於該第一層間介電材料上且相較於該第一層間介電材料具有降低之溼氣吸收能力。
  26. 如申請專利範圍第25項之半導體裝置，復包括位於隔離結構上的第二裝置區域，該第二裝置區域包括該蝕刻停止層與形成於該蝕刻停止層上的該第二層間介電材料。
TW097123848A 2007-06-29 2008-06-26 用於在包含密間隔線的基板上形成具增加可靠度的層間介電材料之技術 TWI443739B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007030058A DE102007030058B3 (de) 2007-06-29 2007-06-29 Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist
US12/020,234 US7910496B2 (en) 2007-06-29 2008-01-25 Technique for forming an interlayer dielectric material of increased reliability above a structure including closely spaced lines

Publications (2)

Publication Number Publication Date
TW200913052A TW200913052A (en) 2009-03-16
TWI443739B true TWI443739B (zh) 2014-07-01

Family

ID=40031057

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097123848A TWI443739B (zh) 2007-06-29 2008-06-26 用於在包含密間隔線的基板上形成具增加可靠度的層間介電材料之技術

Country Status (8)

Country Link
US (1) US7910496B2 (zh)
EP (1) EP2168153A2 (zh)
JP (1) JP5266319B2 (zh)
KR (1) KR101203178B1 (zh)
CN (1) CN101755333B (zh)
DE (1) DE102007030058B3 (zh)
TW (1) TWI443739B (zh)
WO (1) WO2009005788A2 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100948294B1 (ko) * 2007-10-12 2010-03-17 주식회사 동부하이텍 반도체 소자의 제조방법
US8283708B2 (en) 2009-09-18 2012-10-09 Micron Technology, Inc. Semiconductor devices and methods of forming semiconductor devices having diffusion regions of reduced width
US8159009B2 (en) * 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
CN102569158A (zh) * 2010-12-16 2012-07-11 中芯国际集成电路制造(北京)有限公司 半导体结构间隔离结构及其形成方法
US20150206803A1 (en) * 2014-01-19 2015-07-23 United Microelectronics Corp. Method of forming inter-level dielectric layer
US10607990B2 (en) * 2017-05-09 2020-03-31 International Business Machines Corporation Fabrication of field effect transistors with different threshold voltages through modified channel interfaces
US10714536B2 (en) 2018-10-23 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form memory cells separated by a void-free dielectric structure

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200358A (en) * 1991-11-15 1993-04-06 At&T Bell Laboratories Integrated circuit with planar dielectric layer
JPH05144810A (ja) * 1991-11-19 1993-06-11 Sanyo Electric Co Ltd 半導体装置
US5340774A (en) * 1993-02-04 1994-08-23 Paradigm Technology, Inc. Semiconductor fabrication technique using local planarization with self-aligned transistors
US5872401A (en) * 1996-02-29 1999-02-16 Intel Corporation Deposition of an inter layer dielectric formed on semiconductor wafer by sub atmospheric CVD
JP3555319B2 (ja) * 1996-04-17 2004-08-18 ソニー株式会社 半導体装置の製造方法
JP3015763B2 (ja) * 1996-08-30 2000-03-06 三洋電機株式会社 半導体装置の製造方法
US6054333A (en) * 1997-10-14 2000-04-25 University Of Houston Real time etch measurements and control using isotopes
US6291331B1 (en) * 1999-10-04 2001-09-18 Taiwan Semiconductor Manufacturing Company Re-deposition high compressive stress PECVD oxide film after IMD CMP process to solve more than 5 metal stack via process IMD crack issue
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP4154471B2 (ja) * 2002-11-15 2008-09-24 富士通株式会社 半導体装置の製造方法
JP2005056989A (ja) * 2003-08-01 2005-03-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100611777B1 (ko) * 2003-12-22 2006-08-11 주식회사 하이닉스반도체 반도체소자 제조 방법
US20050136684A1 (en) * 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
JP2005191280A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
DE102004026149B4 (de) * 2004-05-28 2008-06-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines Halbleiterbauelements mit Transistorelementen mit spannungsinduzierenden Ätzstoppschichten
DE102004031744A1 (de) 2004-06-30 2006-07-27 Advanced Micro Devices, Inc., Sunnyvale Eine Technik zur Herstellung einer dielektrischen Zwischenschicht über einer Struktur mit eng beabstandeten Leitungen
US7009226B1 (en) * 2004-07-12 2006-03-07 Advanced Micro Devices, Inc. In-situ nitride/oxynitride processing with reduced deposition surface pattern sensitivity
KR100607363B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법
US7442597B2 (en) * 2005-02-02 2008-10-28 Texas Instruments Incorporated Systems and methods that selectively modify liner induced stress
JP5134193B2 (ja) * 2005-07-15 2013-01-30 株式会社東芝 半導体装置及びその製造方法
US7365357B2 (en) * 2005-07-22 2008-04-29 Translucent Inc. Strain inducing multi-layer cap
US7700491B2 (en) * 2005-08-10 2010-04-20 Agere Systems Inc. Stringer elimination in a BiCMOS process
DE102005046978B4 (de) * 2005-09-30 2007-10-04 Advanced Micro Devices, Inc., Sunnyvale Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung
US7709317B2 (en) 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
KR100688023B1 (ko) * 2005-12-28 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100681677B1 (ko) 2005-12-29 2007-02-09 동부일렉트로닉스 주식회사 반도체 소자의 이중 층간 절연막 형성 방법
KR100780643B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
KR100825778B1 (ko) * 2006-09-28 2008-04-29 삼성전자주식회사 듀얼 스트레스 라이너를 구비하는 반도체 소자의 제조방법
DE102007025342B4 (de) * 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht

Also Published As

Publication number Publication date
JP5266319B2 (ja) 2013-08-21
DE102007030058B3 (de) 2008-12-24
JP2011517841A (ja) 2011-06-16
WO2009005788A2 (en) 2009-01-08
CN101755333B (zh) 2012-04-04
KR20100029261A (ko) 2010-03-16
KR101203178B1 (ko) 2012-11-20
US7910496B2 (en) 2011-03-22
CN101755333A (zh) 2010-06-23
EP2168153A2 (en) 2010-03-31
US20090001526A1 (en) 2009-01-01
WO2009005788A3 (en) 2009-06-04
TW200913052A (en) 2009-03-16

Similar Documents

Publication Publication Date Title
TWI416632B (zh) 用於製造受應力之ｍｏｓ裝置之方法
US7442618B2 (en) Method to engineer etch profiles in Si substrate for advanced semiconductor devices
TWI545761B (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
TWI483315B (zh) 用於製造受應力之ｍｏｓ裝置之方法
TWI440097B (zh) 應力增強之ｍｏｓ電晶體及其製造方法
TWI446455B (zh) 在半導體裝置中藉由使用在雙應力襯層上方之額外層而獲得之ｎ通道電晶體之增進的電晶體效能
TWI497603B (zh) 具有具降低之保形性的受應力之接觸蝕刻停止層的場效電晶體
TWI443739B (zh) 用於在包含密間隔線的基板上形成具增加可靠度的層間介電材料之技術
US7834414B2 (en) Semiconductor device with tensile strain and compressive strain
TWI467701B (zh) 在半導體裝置的接觸層堆疊中藉由連續提供高應力蝕刻停止材料與層間介電質而成的應力轉移
WO2012041064A1 (zh) 一种半导体结构及其制造方法
US8772178B2 (en) Technique for forming a dielectric interlayer above a structure including closely spaced lines
US7875514B2 (en) Technique for compensating for a difference in deposition behavior in an interlayer dielectric material
US8084826B2 (en) Semiconductor device and manufacturing method thereof
JP5666451B2 (ja) アクティブ層の厚み減少を伴う歪トランジスタを形成するための構造歪を与えられた基板
US7763507B2 (en) Stressed interlayer dielectric with reduced probability for void generation in a semiconductor device by using an intermediate etch control layer of increased thickness
TWI505372B (zh) 用於調整半導體裝置中閘極電極之高度的方法
CN103367226B (zh) 半导体器件制造方法
US8034726B2 (en) Interlayer dielectric material in a semiconductor device comprising a doublet structure of stressed materials
US7223698B1 (en) Method of forming a semiconductor arrangement with reduced field-to active step height
TW201539663A (zh) 半導體裝置及其形成方法
US11139209B2 (en) 3D circuit provided with mesa isolation for the ground plane zone
US8772843B2 (en) Oxide deposition by using a double liner approach for reducing pattern density dependence in sophisticated semiconductor devices
TW202315135A (zh) 具有不同通道材料之經堆疊場效電晶體