CN101755333B - 用于在包含密间隔线的结构上形成具增加可靠度的层间介电材料的技术 - Google Patents

用于在包含密间隔线的结构上形成具增加可靠度的层间介电材料的技术 Download PDF

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Abstract

去除通过SACVD沉积的层间介电材料(207，307)的过量材料，可利用此沉积技术之间隙填充能力，然而，另一方面，可减少对此材料的负面影响。于另一态样，以SACVD方式沉积层间介电材料(207，307)以前，可形成一种缓冲材料(360)，如二氧化硅，因此当层间介电材料(207，307)沉积于具有不同高本征应力水平的介电层时，于沉积工艺期间会产生加强的一致性(enhanced uniformity)。因此，于同时维持SACVD沉积所提供的优点的情况下可加强层间介电材料(207，307)的可靠度。

Description

用于在包含密间隔线的结构上形成具增加可靠度的层间介电材料的技术
技术领域
大体而言，本发明揭示关于集成电路的形成，且详言之，是关于包含密间隔线(如栅极电极、多晶硅互联机(polysilicon interconnect line)及类似者)的电路元件间及电路元件上的介电中间层的形成。
背景技术
于集成电路的制造期间，根据特定的电路布局，大量的电路元件形成于给定的芯片区域上。一般而言，有多个工艺技术正被实施，其中，对于复杂的电路系统(如微处理器、储存芯片与类似者)，由于考虑到操作速度、电源消耗及/或成本效益，故以硅为基础的MOS技术是目前最有前途的方法。于使用MOS技术之复杂的集成电路制造期间，百万个晶体管(即N沟道晶体管及/或P沟道晶体管)系形成于包含结晶半导体层(如硅基层)的衬底上。MOS晶体管(不论是考虑N沟道晶体管或P沟道晶体管)包括所谓PN结，其由高掺杂漏极与源极区域与配置于漏极区域与源极区域之间的轻掺杂沟道区域的接口所形成。沟道区域的导电率(即导电沟道的驱动电流能力)由栅极电极所控制，该栅极电极包括线状部分，并形成于沟道区域上，并通过薄绝缘层与该沟道区域分离。
通常，电路元件(如MOS晶体管、电容、电阻与类似者)形成于共通层(common layer)(将于以下说明作为器件层)，鉴于「配线(wiring)」(即根据电路设计的电路元件的电性连接)仅能通过于该器件层中的多晶硅线及类似者完成于某种程度，而可能需要一个或多个形成于器件层上的额外的「配线」层。这些配线层包含嵌入于适当介电材料(如二氧化硅、氮化硅及类似者)的金属线，或于进阶的器件中，使用具有介电常数(permittivity)为3或更少的低k(low-k)材料。金属线与周围的介电材料于下文将称为金属化层。于两个经堆栈的相邻金属化层间以及于器件层与第一金属化层间，形成个别的介电中间层(dielectric interlayer)，且金属填充开口(metal-filled opening)贯通该等介电中间层而形成，以建立于金属线间或电路元件与金属线间的电性连接。于一般应用中，将第一金属化层与器件层分离的介电中间层实质上是由透过已为大家接受的等离子体加强化学气相沉积(PECVD)技术沉积于介电蚀刻停止层上的二氧化硅所形成，该等离子体加强化学气相沉积能以适度地高的沉积率形成具有足够的保形性(conformality)之平滑与紧密之二氧化硅膜。由于持续的器件尺度缩小(scaling)，使得MOS晶体管的栅极长度为50纳米(nm)或更小的等级，于相邻电路元件间的距离(如多晶硅线、栅极电极与类似者)也减短且目前在最新的CPU中已到达接近200纳米及更小，导致于紧密配置的多晶硅线间的间隔(space)宽度接近100纳米或更小。然而，用于沉积氮化硅(常被用以作为蚀刻停止层的材料)以及二氧化硅(常被使用作为层间介电质)之已为大家接受的高速率PECVD技术的填充能力，不再足以可靠地形成介电中间层，因此需要能提供强化填充能力之填充技术，其将通过参考图1a及图1b而更详细的说明。
于图1a中，半导体器件100包括衬底101(可为块体硅(bulk silicon)衬底或绝缘层上覆硅(SOI)衬底)，该衬底101系具有器件层102形成于其上，而该器件层102例如包含硅基层(silicon-based layer)110，结构103则形成于该硅基层110中或其上，且可包括密间隔多晶硅线104。器件层102可代表具有电路元件(如场效晶体管、电容与类似者)形成于其中或其上之实质性结晶硅区域。结构103可代表具有多个紧密多晶硅线之区域，或线104可代表晶体管元件的栅极电极之部分。线104可具有形成于其侧壁上的相对应间隔件结构105，此通常使用于形成栅极电极结构。间隔件结构105可包含多个间隔件(如偏移间隔件105A以及一个或多个“外部”间隔件105C)，以及于用以形成个别间隔件105C的蚀刻工艺可作为蚀刻停止层的内衬105B。结构103还包括蚀刻停止层109(通常包括氮化硅)，其系形成于器件层102上以覆盖层110与线结构103。二氧化硅层107形成于蚀刻停止层109上以便完全地围住(enclose)线结构103。
一种用以形成显示于图1a的器件100之一般习知工艺流程可包含以下工艺。于包含已为大家接受的微影、沉积、蚀刻、植入与其它技术的用以形成电路元件(如晶体管、电容以及线结构103)的制造工艺后，蚀刻停止层109通常由PECVD所形成，这是由于氮化硅的PECVD可完成于少于约摄氏600度的适度低温，而与先前的制造工艺与材料(例如金属硅化物与类似者)兼容之故。于很多习知技术中，可将蚀刻停止层109设置成具有高本征应力(intrinsic stress)等级以便作为应变引发源，用以于位在线104下方之区域108中产生应变(strain)。当线104代表栅极电极时，可将区域108想成是晶体管的沟道区域，其中，被引发的应变可导致经修正的电荷载体迁移率(modified charge carriermobility)。举例而言，对于半导体层110之标准晶体方向而言，即当层110代表具有沟道长度沿着<110>方向之表面方向(100)之硅基材料时，于区域108中的压缩应变可导致电洞迁移率的改善，而拉伸应变可导致电子迁移率的改善。经加强的电荷载体迁移率会因此直接地转变为关于电流驱动能力及操作速度之经加强的晶体管性能。为了选择性的加强晶体管的性能，系将蚀刻停止层109以适当地选择工艺参数进行沉积以便获得所需的等级与本征应力的型态。举例而言，可根据沉积参数而通过PECVD以高拉伸或压缩应力之方式沉积氧化硅。此外，为了加强N型态晶体管与P型态晶体管的性能，可使用已为大家接受的工艺次序以选择性地于不同晶体管上形成具有不同本征应力的型态之蚀刻停止层109的部分。
如同之前的讨论，特征尺寸的持续减少也意谓相邻电路元件间的距离(如密间隔线104间的距离111)会减少且可能低至约有100纳米，或距离111甚至可能低至30纳米，且用于90纳米技术节点的CPU时甚至会更小。因此，任何用于形成介电层以埋置具有开放空间于其间的线结构103的沉积技术必须满足适当填充能力的需要，以便可靠地并完全地于紧密间隔线104间填满空的间隔。通过用于氮化硅之PECVD工艺配方(recipe)，层109可在具有将近10至100纳米之范围的厚度下，以或多或少保形之方式进行沉积，其中，可于该结构的个别部分上方提供本征应力的可能不同型态，因此需要精密的沉积与图案化策略，尤其是当空隙106a的产生欲被抑制时尤然。
接着，沉积二氧化硅层107，于较不严苛的应用通常通过基于前导物TEOS(tetra-ethyl-ortho-silicate)与氧气之PECVD来执行，由于相反于热TEOS化学气相沉积(CVD)，PECVD系容许以适度的保形方式沉积二氧化硅(虽然相较于热CVD具有显然地较小的间隙填充品质)，且于温度低于摄式600度的高沉积率下具有相对高的机械稳定度，故其可提供高生产率。
然而，随着距离111接近约30纳米且甚至更小，用于沉积具有优良材料特性之二氧化硅之基于TEOS与氧气的已为大家所接受的PECVD技术之填充能力可能不足以完全地于线104间填满空的空间，因此可能产生空隙106b，其可能于半导体器件100之进一步工艺期间(亦即，在用以在结构103的个别元件间提供电性连接至待形成之金属化层级的接点的制造期间)致使严重的可靠度事件发生。此外，应该注意二氧化硅层107具有由器件层102的下方结构(例如由线结构103)所导致之特定表面形貌(topography)，如此可能危及后来的制造工艺，例如用于将接触开口形成至位于层110中或线104上的电路元件的下方部分之微影步骤。结果，标准工艺流程乃需要平面化二氧化硅层107，其通常通过化学机械研磨(chemical mechanical polishing，CMP)进行，其中二氧化硅层107的过量材料系通过利用研磨浆(slurry)与抛光垫的化学及机械性互动而去除，以便最终获得二氧化硅层107的实质上平面化表面。CMP工艺本身为高度复杂的工艺且需要精密的工艺配方，其相当大程度地依二氧化硅层107的特性而定，如密度、机械应力、含水量及类似之特性。因此，需要大量的努力以发展用在针对PECVDTEOS二氧化硅的可靠与重现性佳之CMP工艺之适当的工艺配方，这是因为这种材料系频繁地用于硅基半导体器件中、甚至于从其它半导体所形成的器件中之介电中间层之故。
基于此理由，形成于氮化硅层109之介电层107可通过具有显著地加强间隙填充能力之不同沉积技术进行沉积，以避免空隙106b产生。因此，二氧化硅层107可通过基于TEOS与臭氧之热CVD工艺而形成，其系产生显示有极佳间隙填充能力之二氧化硅薄膜，亦即，这种沉积技术提供甚至类「流动」的行为，因此可靠地填充于线104间的空隙。鉴于薄膜与沉积特性，相较于等离子体加强沉积技术，热CVD工艺通常执行于显著地较高之压力，举例而言，于200-760托(Torr)的范围，且因此被操示为次大气化学气相沉积(sub-atmospheric chemical vapordeposition)。然而，SACVD氧化物的材料与工艺特性可能显著地不同于PECVD氧化物，例如相较于PECVD氧化物，通过SACVD形成之层107可能倾向于更快地吸收湿气且也显示增快的排气(out-gassing)速率。此外，沉积率较低，导致生产量下降。基于这些理由，系将层107设置为用以作为间隙填充材料的中间材料，并且可接着进一步通过PECVD沉积二氧化硅层107A，以提供所需的沉积率以及加强之材料特性，以用于至少层间介电材料的上层部分。因此，于进一步的工艺期间，例如层间介电材料107A的平面化期间，可使用已为大家接受的工艺技术，然而，SACVD氧化物的次级材料特性可能对于最终层间介电材料的整体可靠度会有相反影响，且因而对结构103会有相反的影响。
图1b系示意性地说明根据另一例示性范例之半导体器件100，其中显示，具有所需的高间隙填充能力之沉积工艺可能于器件100的进一步工艺期间导致高程度的非一致性。如图标，器件100可包括以第一部分109A的形式存在之蚀刻停止层，该第1部分109A具有高本征应力等级(如高压缩应力)，而第二部分109B可具有相对特性的高本征应力等级(如高拉伸应力)。如先前的解释，结构103的线104可代表晶体管的栅极电极结构，其中，于个别沟道区域108中所适当地选择的应变型态系可提供加强的晶体管性能，如先前所述。当形成部分109A、109B时，为了获得所需高本征应力等级，可调整个别沉积参数(如沉积压力、温度、前驱物流动率、离子撞击与类似之参数)。举例而言，根据已为大家接受的工艺配方，能以高度保形之方式沉积经施加应力的介电材料，且可接着去除其一部分以获得(例如)部分109A。接着，能以相反于部分109A之本征应力的本征压力等级沉积介电材料，并将其不需要的部分由部分109A上去除，因此获得如图1b所示之组构。
于这些制造工艺期间，为了实质上避免于紧密地隔开的线104间产生任何空隙，也可选择个别沉积参数以便获得高保形沉积特性。接着，为了确保能可靠地填充线104间之的空间，可基于次大气沉积工艺沉积层间介电材料107或其一部分，如先前所述。然而，结果，于此沉积工艺期间的成长速率对于具有高压缩应力的材料及拉伸应力介电材料可能不相同，因此导致部分109A、109B上的层间介电材料107的不同层厚度。结果，于进一步工艺期间，例如，当设置进一步的层间介电材料(如材料107A)、平面化所产生之表面形貌及类似者时，可能会遭遇增加的非一致性工艺的程度，其也可能导致个别器件的非一致性(例如，由减少的平面度及类似者而言)。
因此，虽然用于二氧化硅之次大气沉积技术的加强间隙填充能力可对于避免结构不规则性非常有益，尤其是在紧密配置之线结构与栅极电极尤然，但是次级材料特性(其可能结合沉积之特定非一致性)可能导致可靠度减少及增加的器件不规则性，尤其是高度地尺度缩小(hishlyscaled)的半导体器件尤然。
本文所揭示的各种技术与器件即可避免或至少减少定义于上述的一个或多个问题之影响。
发明内容
为了提供本发明某些态样的基本了解，以下提出本发明之简要内容。此内容并非本发明彻底的全貌。其并非去定义本发明之关键或重要元件或去描述本发明的范围。其唯一的目的系以简单的形式作为序幕呈现一些概念，而更详细的说明将会描述于后。
通常，本文所揭露的发明标的即针对于形成层间介电材料期间可维持加强的间隙填充能力的工艺技术以及半导体器件，例如基于次大气沉积技术者，然而，另一方面，负面影响(如以增加的湿气吸收度而言的次级材料特性、排气的增强程度、减少的机械稳定度及类似者)以及沉积特定性特性(deposition-specific characteristics(如低沉积率、依据下方材料的沉积率差异及类似者)可显著地减少。针对此目的，通过加强间隙填充能力之沉积技术的沉积的层间介电材料的量可于设置具有所需材料特性之层间介电材料的工艺之前予以减少，及/或可通过设置适当的保形缓冲层而使在具有所需的高间隙填充能力之该工艺期间的沉积特性更为一致。
揭露于本文的一种说明方法包括于半导体器件之电路元件上形成蚀刻停止材料，其中该电路元件包括紧密地包装之线特征。该方法还包括通过设计用以实质上填充形成于紧密地包装之线特征间的空隙之第一沉积工艺于电路元件上形成第一层间介电材料以及该蚀刻停止材料。此外，去除第一层间介电材料的部分以维持该空隙至少部分地填充第一层间介电材料且接着第二层间介电材料形成于第一层间介电材料上。
揭露于本文的另一说明方法包括于第一晶体管上形成第一蚀刻停止层，其中该第一蚀刻停止层具有本征压缩应力。此方法进一步包括于第二晶体管上形成第二蚀刻停止层，其中该第二蚀刻停止层具有本征拉伸应力。此外，通过于相邻该第一与第二晶体管之晶体管间提供空隙实质上保形沉积作用之第一沉积技术，于第一与第二蚀刻停止层上形成缓冲层。最后，此方法包括通过相较于第一沉积技术之具有增加间隙填充能力之第二沉积技术，于缓冲层上形成层间介电材料的至少一部分。
揭露于本文的另一说明半导体器件包括第一器件区域，包括多个具有界定于相邻栅极电极结构之两个栅极电极结构间的空隙之紧密地包装之栅极电极结构，其中该多个栅极电极结构形成于半导体区域上。该半导体器件还包括形成于多个栅极电极结构上之蚀刻停止材料以及包括二氧化硅之第一层间介电材料，其中，设置该第一层间介电材料于具高水平的空隙中且该高水平小于由多个栅极电极结构与蚀刻停止材料界定之高水平。此外，该半导体器件包括包含二氧化硅之第二层间介电材料，其中该第二层间介电材料形成于第一层间介电材料上且相较于该第一层间介电材料，具有降低之湿气吸收能力。
附图说明
本发明可通过参考以下的描述并搭配附加图式而了解，其中，相同的参考数字代表相同的元件，且其中：
图1a至1b系示意性地说明包含紧密配置之线结构(如栅极电极)之半导体器件的截面图，其系在根据习知的策略以具有高间隙填充能力之沉积技术形成层间介电材料的各种制造阶段。
图2a至2c系示意性地说明于各种制造阶段之半导体器件的截面图，该等工艺阶段系根据本文揭示的说明实施例使用高间隙填充能力之沉积工艺以形成层间介电材料，同时将因此所沉积之材料的整体量维持于低程度；
图2d系示意性地说明如图2a至2c所示之半导体器件的截面图，其中，系根据进一步说明的实施额外地于材料去除工艺期间获得加强控制用以减少非所需之层间介电材料的量；
图3a至3b系示意性地说明，根据于本文揭露之进一步说明之实施例，于基于具有高间隙填充能力之沉积工艺而用以形成层间介电材料部分之顺序期间的半导体器件的截面图，其中，于不同本征应力程度之介电材料上的个别生长率之增加的一致性可基于缓冲层而完成；以及
图3c至3d系示意性地说明如图3a至3b之半导体器件的截面图，其中，根据于本文揭露之进一步说明实施例，可实施额外的工艺步骤以减少通过具有高间隙填充能力的沉积技术所沉积之层间介电材料的量。
虽然揭示于本文之发明标的可容易做各种修正与具有替代性的型态，但于此系于图中以例示之方式显示特定的实施例将于本文中详细描述。然而，应了解特定实施例于本文中的说明并无意图将本发明限定于所揭露的特定型态，相对的，本发明意图涵盖所有落入由附加权利要求书所界定之本发明之精神与范畴内的各种修正、等效者及替代者。
具体实施方式
本发明之各种说明实施例描述于下。基于清楚的目的，并非所有实际上所实施者的特征均描述于说明书中。当然应了解者为，于任何此种实际的实施例的开发中，需要作成数个特定于所实施者的决定以达到开发者的特定目标(如符合于相关系统与相关商业的限制)，而该等决定将依据所实施者而变化。此外，应了解虽然此种开发的努力可能复杂且耗时，但仍然仅是对于受到本文揭露的助益之本技术领域中具有通常知识者之例行工作。
以下将参考附图而描述本发明标的。各种结构、系统与器件仅以说明的目的示意性地于图中描述且不以对本技术领域中通常知识者为习知的细节来混淆本揭露内容。然而，附图系用来描述与解释本揭示内容之说明范例。使用于本文之单字与词组应被了解与理解成具有与相关技术领域中具有通常知识者对于这些单字及词组的了解一致的意思。没有特别定义的词或词组(即不同于本技术领域中具有通常知识者所了解之通常及习惯上的含义之定义)于此系意图以一致的词或词组的用法来使用。对于词或词组意图具有特别涵义的范围(亦即非为可被本技术领域之人了解的意思)，此种特别之定义将以定义的方式明确地提出于说明书中，该定义的方法系对于词与词组直接地以及明确地提供特别的定义。
揭示于本文的发明标的系针对减少之层间介电质可靠度的问题，该问题可因次级材料特性及/或沉积特定性非一致性而引起，其中可使用具有加强间隙填充能力之沉积技术以至少于紧密地封装之电路元件的间隔中形成层间介电材料，同时，相较于其它已验证(well-proved)的介电材料(如前述基于以TEOS为基础的PECVD技术的形成之二氧化硅)，可减少任何可能与沉积特定性特性及/或次级材料特性有关的不良影响。于其它态样，为了有效地减少形成于密间隔线结构(如栅极电极与类似者)间之空间的个别深宽比(aspect ratio)，可通过使用加强间隙填充能力的沉积技术而获得层间介电材料的加强特性，同时实质上并未于其它器件区域提供任何过量的材料，因此减少具有较不需要之材料特性的层间介电材料的整体量。结果，可将层间介电材料的重要部分设置成具有通过个别沉积技术(如PECVD)而达到之已为大家接受的材料特性，其中，前述之深宽比的降低可因此于个别沉积工艺期间避免或至少实质上减少空隙形成的可能性。
于某些说明实施例中，次级特性的层间介电材料的任何过量材料的去除可由蚀刻工艺来完成，其中，可有助益地使用相对于其它工艺材料(如底部蚀刻停止层或类似者)的选择性以通过控制个别蚀刻时间而调整空间中的“调平(leveling)”量。于其它说明实施例中，以蚀刻工艺所完成之任何过量材料的去除可通过提供适当的蚀刻指示材料或蚀刻停止材料来控制，其中，该等材料系例如形成于下之材料层上及/或于层间介电材料内(其系于随后的蚀刻工艺被去除)，藉此，由于减少相关之蚀刻工艺的衬底至衬底(substrate-to-substrate)差异，因此能够加强工艺的一致性。
于本文揭示的发明标的之另一说明态样系通过提供适当的缓冲层来解决可靠度的问题，其中，此问题系因于不同本征应力等级的底部介电材料上的不同沉积率所产生，本态样可于后续之通过具有高间隙填充能力的沉积工艺进行之层间介电材料的沉积显著地减少不同应力等级的影响。在此情况中，可用具有相较于后来的层间介电材料为经降低之厚度之任何适当材料的型态来设置缓冲层，同时仍然于具有形成不同应力等级的材料于其内之各种的器件区域上有效率地平衡沉积率。于某些说明实施例中，如上述，沉积于缓冲层上的层间介电材料可接着被去除至其一定程度，以便于层间介电材料中将次级材料特性的材料的量限定于所需的低程度，因而缓冲层可于层间介电材料的沉积期间与随后之去除层间介电材料的一部分的期间提供加强之工艺一致性。于某些说明实施例中，可以任何适当材料的型态设置缓冲层以在下方材料的本征应力等级与个别生产率之间获得所需的“解耦合(decoupling)”效果及/或该缓冲层于进一步工艺期间可提供加强之器件稳定性(例如，鉴于钝化(passivating)待沉积于其上的层间介电材料)，因此也加强其整体的可靠度。
应了解具有高间隙填充能力的沉积工艺可被理解为基于下述之CVD的工艺，其中系将沉积环境建立作为基于适当前导材料(如TEOS)之热活化环境，其中，沉积环境中相对应的用力可为250Torr且更高，其亦可被称为次大气沉积工艺(SACVD)。于其它情况中，具有高间隙填充能力的沉积工艺可被理解为基于下述之CVD的工艺，此工艺的沉积环境可基于具有适度高压(如高于约20Torr)的等离子体环境而建立，其亦可被称为高密度PECVD工艺。
图2a示意地说明半导体200的截面图，该半导体可包括衬底201，其可表示用于形成如进阶半导体器件中所需求的电路元件于其上之任何适当载体材料。例如，衬底201可代表半导体衬底，该衬底的上层部分可定义为器件层210，其可包括结晶半导体区域，并可能结合个别的隔离结构(如浅沟槽隔离(shallow trench isolation)与类似者)。于其它情况中，衬底201可代表具有形成于其上的绝缘层(未显示)之载体材料，于该绝缘材料上可设置器件层210(例如以结晶半导体材料的型态)。于此情况中，结合器件层210的衬底201可被认定为SOI组构。应了解衬底201以及器件层210的结合可代表于某些器件区域中的块体组构且依器件需求可代表于其它区域的SOI组构。于说明实施例中显示，半导体器件200可包括第一器件区域220以及第二器件区域230，其差异可至少为设置于第一与第二器件区域220、230之相邻结构特征间的最小间隔。于一说明实施例中，第一器件区域220可包括线结构203，线结构203可包含多个线特征204(如多晶硅线、栅极电极结构与类似者)。举例而言，线结构203可具有如前述关于显示于图1a至1b的线结构103之实质上相同组构。因此，线204可代表为栅极电极，其可形成于用以分隔个别沟道区域208与电极204之对应的栅极绝缘层208A上。此外，依据工艺策略，于所显示之制造阶段中，能以相邻于线204之方式形成个别的间隔件结构205。
应了解适当的掺杂分布(dopant profile)已形成于器件层210内以便适当地“图案化”其中的导电性。例如，个别的漏极与源极区域(无显示)可通过适当地选择为本技术领域中所习知的掺杂分布来定义。另一方面，第二器件区域230可代表降低表面形貌的区域，例如隔离结构231可形成于器件层210中。此外，半导体器件200可包括蚀刻停止层209，其可代表任何用于图案化待形成于第一与第二器件区域220、230上的层间介电材料的任何适当的材料层。例如，如前述，可用含氮(nitrogen-containing)材料(如氮化硅、含氮碳化硅)的型态设置蚀刻停止层209，或可用碳化硅与类似者的型态设置之层209。于某些说明实施例，其将以参考图3a至3d更详细的说明于后或同样参考图1b而说明者，可将蚀刻停止层209设置成具有高本征应力等级，而该高本征应力等级对于不同型态之电路元件(如P沟道晶体管与N沟道晶体管)可为不同者。此外，器件200可包括以使得于相邻线特征204间的间隔211中实质上无空隙形成之方式形成于第一与第二器件区域220、230上的第一层间介电材料207。如前述，由于间隔211于图2a水平方向可具有100纳米或更小量等级之侧向尺寸，因此可将结构203称为密间隔或紧密配置的线结构。
显示于图2a之半导体器件200可以类似有关于器件100的前述工艺或技术形成。亦即，在设置包含器件层210的衬底201后，器件层210可被适当地图案化以定义第一与第二器件区域220、230(例如通过形成隔离结构231)，并可以已为大家接受的工艺技术形成个别电路元件(如线结构203)。基于此理由，结合绝缘层208A之线204可以已为大家接受的及进阶的微影、沉积、氧化、蚀刻及平面化技术而形成，接着，当线204代表栅极电极结构时，可通过适当的掺杂剖面(无显示)的定义以获得个别晶体管结构。之后，如果需要，可形成金属硅化物区域(无显示)，且接着可通过已为大家接受的沉积技术沉积蚀刻停止层209，因此提供所需的材料特性，例如，依据蚀刻选择、本征应力等级及类似者。
如前述，当欲于第一器件区域220中获得不同等级或型态之本征应力的不同器件时，形成蚀刻停止层209可包含许多沉积与蚀刻工艺。第一层间介电材料207可以具有高间隙填充能力之适当工艺技术进行沉积以实质上避免间隔211中结构不规则性(如空隙)的产生，而其深宽比可通过包含间隔件结构205之线204的组构以及蚀刻层209的特性而决定。于一说明实施例中，为了将层207形成为基于二氧化硅的材料，层207可通过基于TEOS的SACVD工艺进行沉积，其中，沉积工艺可提供高非保形沉积特性，因此较佳地填充剩下的间隔211。层207的厚度可于第一器件区域220中变化，使得对应间隔211的厚度T1可较高于厚度T2，显示线204之实质上水平部分。此外，由于SACVD工艺的实质上似流动的沉积特性，于第二器件区域230的厚度T3可不同于厚度T1且类似于厚度T2。
如前述，于某些说明态样，相较于习知策略，可将层207的材料的量显著地减少，以便将层207的沉积控制成可以可靠地填充间隔211以实质上不需设置太多过量的材料。例如，依器件的需求，可沉积层207以便获得具有约100至300纳米之数值的厚度(指厚度T2或T3)。
图2b示意性地说明于进一步进阶制造阶段的半导体器件200。如图所示，将器件200暴露于蚀刻环境240，该蚀刻环境204系设计成用以相对于底部材料(如蚀刻停止层209)选择地去除层207的材料。于某些说明实施例，可通过基于等离子体之大气建立蚀刻环境240，该大气包含对于蚀刻停止层可具有高度选择性之蚀刻化学性质。例如，能以基于二氧化硅材料的型态来设置层间介电材料207，而蚀刻停止层209可代表氮化硅材料、含氮碳化硅材料或碳化硅材料，而针对此等材料的高选择性蚀刻配方系于本技术领域中已广为人知。因此，于某些说明实施例中，蚀刻工艺240可实施为实质上异向性(anisotropic)工艺，因此于实质上垂直方向持续地由层207去除材料，其中，显示于图2b的实施例中，可持续蚀刻工艺直到水平材料部分被实质上去除。亦即，由于实质上垂直定向的蚀刻朝向，由于厚度T1较大于厚度T2与T3，故于间隔211中之层207的材料的完全去除之前，于第一与第二器件区域中具有厚度T2、T3的层部分可实质上被去除。如此，可于间隔211中维持个别材料剩余物207R，因此有效地减少由之后的沉积工艺所“察觉”的有效深宽比，且因而缓和用于具有所需材料特性之层间介电材料的后续沉积工艺的任何限制。由于高度的蚀刻选择性，于个别间隔211中之实际的高度(标示为211H)可通过蚀刻工艺240的工艺时间来调整，且实质上并不会负面地影响结构203或于第二器件区域230中的任何元件。以此方式，剩余材料207R的量可减少至适合于后续沉积工艺之间隙填充能力的所需数值，同时可显著地减少剩余材料的减少量之材料特性的负面影响，如吸收湿气的能力，如先前已解释过者，相较于PECVD沉积的二氧化硅，SACVD沉积的二氧化硅系显著较高。
图2c系示意性地说明于进一步进阶制造阶段的半导体器件200，其中，第二层间介电材料207A系形成于第一与第二器件区域220、230上，其中，层间介电材料207A可具有加强材料特性，例如较无减少之等级的排气、对于吸水的高抗性、于后续CMP工艺期间增加机械强度以及类似特性。可以PECVD工艺形成层207A，例如如前述使用TEOS及臭氧者，其中，通过材料剩余物207R获得之降低的深宽比系提供高度的沉积一致性，如前述。因此，相较于习知策略，层207(即剩余物207R)的材料的全量可显著地减少，因此加强器件200的层间结构的整体可靠度且于器件200的进一步工艺期间也加强工艺一致性。于所示的实施例中，依据先前表面形貌而定，第二器件区域230可实质上完全缺乏任何材料剩余物207R。
之后，该可持续该进一步工艺，例如可通过平面化材料207A的表面形貌，例如采用CMP，其中可使用已为大家接受的工艺技术，如前述。接着，可以微影(photolithography)与蚀刻技术形成个别接触点开口，其中，蚀刻停止层209可用来作为于层207A与剩余物207R中形成接触点开口之有效的蚀刻停止。随后，依据器件需求，可于蚀刻停止层209中形成开口以允许个别接触点开口延伸至器件层210与线204的接触区域。
依照其它说明实施例，图2d系示意性地描述半导体器件200，其中，可通过于适当部位设置适当蚀刻指示材料241而在蚀刻工艺期间获得加强的工艺一致性。例如，于一说明实施例中，蚀刻指示材料241可设置在蚀刻停止层209的表面区域，其中该指示材料241可包括一个或多个当于蚀刻工艺240期间被释放时会引起显著的端点(endpoint)侦测信号之适当原子种类。如习知情况，可将各个光学测量技术(意指端点侦测)使用于基于等离子体蚀刻的工艺期间，其中可由气体周围获得吸收及/或放射光谱以确定显示这些种类存在或不存在的个别波长或波长范围，以及其量。因此，通过安置用以提供可靠地被侦测的端点信号之适当种类于定位，可用高度可靠的方式来侦测个别蚀刻停止层209的曝光，因此于蚀刻工艺240期间减少衬底间之变化(substrate-to-substrate variation)。于其它情况中，可将指示材料241设置于层207中，例如于任何沉积工艺的适当阶段通过将指示种类241的前驱物材料引入沉积环境气，使得蚀刻工艺240的发展可以基于蚀刻环境中个别种类241的不存在或存在而进行监测。由于一般而言沉积工艺的一致性较高于蚀刻工艺的一致性，因此可通过在层间介电材料207中设置种类241而获得加强等级的整体工艺一致性。于另一说明实施例中，指示材料241可通过离子植入法加入材料207，其中，可使用任何适当种类，且其中，对于已知之层207的厚度，任何适当插入深度可以基于个别植入参数而进行选择。因此，同样在此情况中，由于一般而言个别植入工艺的工艺变化小于蚀刻工艺(如工艺240)的变动，故于蚀刻工艺240期间可获得改善之工艺一致性。
参考图3a至3d，进一步说明之实施例将对于上述实施例额外地或选择性地说明，其中，于使用具有高间隙填充能力(如SACVD与类似工艺)的沉积工艺之层间介电材料沉积期间可通过增加工艺一致性而加强层间介电材料的可靠度。
图3a系示意性地说明包括衬底301与具有实质上结晶半导体层(如硅基层与类似者)的形态之器件层310之半导体器件300的截面图。器件300可包括第一电路元件320(例如具有场效晶体管的形态)，以及第二电路元件350(例如相较于电路元件320具有不同组构的场效晶体管的形态) 。于一说明实施例，电路元件320、350可代表相反之导电性形态的晶体管，如前述，为了加强其晶体管性能，电路元件于个别沟道区域308中需要不同型态的应变。在此情况中，电路元件320、350可包括形成于个别栅极绝缘层308A上的栅极电极。此外，当于此制造阶段需要时，可设置间隔件结构305，且可将特定导电型态的漏极与源极区域35 1设置于电路元件320中，而将相反导电型态的漏极与源极区域351设置于电路元件350中。此外，第一蚀刻停止层309A可形成于电路元件320上且可具有适当的用以于沟道区域308中产生所需应变之高本征应力，以便于该沟道区域308中加强电荷运送迁移率。同样地，为了引发用以加强电路元件350的晶体管性能之所需型态的应力，可于第二电路元件350上形成于具有相反于层309A之型态的高本征应变的第二蚀刻停止层309B。
此外，器件300包括形成于第一与第二蚀刻停止层309A、309B上方的缓冲层360，且于某些说明实施例形成于第一与第二蚀刻停止层309A、309B上，其中可选择缓冲层360的材料特性与其厚度以便显著地减少下方层309A、309B的本征应力等级对于随后沉积之材料的影响。例如，可用相较于层309A、309B具有显著较低的本征应力等级的形态来沉积缓冲层360，藉此于第一与第二电路元件320、350上提供用于后续之高间隙填充能力的沉积工艺的高一致性沉积率以及适当沉积表面。于一说明实施例中，可将缓冲层360设置为具有加强机械强度之二氧化硅层，例如以PECVD二氧化硅的型态，其中系选择层360的厚度以便得获得保形沉积特性，而不会增加于第一与第二电路元件320、350间产生沉积不规则(如空隙)的可能性。于其它说明实施例，可用具有低本征应力等级之含氮材料或碳化氮材料的形态来设置缓冲层360以便补偿应力等级的不同，同时不会过度地影响由高应变层309A、309B提供之应力转变机制。于其它情况中，当缓冲层360之作用于层309A、309B中之具有相反的本征应力之一者上的效果可以忍受时，可将缓冲层360设置成具有高本征应力，藉此对于随后的沉积工艺(例如SACVD工艺)产生实质上一致的工艺状态。
图3b系示意性地说明于进一步进阶制造阶段的半导体器件300，其中至少层间介电材料307的一部分形成于缓冲层360上以便以适当的沉积技术(如前述的SACVD)可靠地填充个别间隔。根据器件的需求，由于缓冲层360于电路元件320、350上可提供高度一致之沉积率，层间介电材料307能以任何适当厚度沉积，而于某些情况中，缓冲层360也可对下方电路元件提供相关于例如湿气侵入与类似者的有效的“钝化(passivation)”。于其它说明实施例，层间介电材料307所沉积的厚度可设计成能可靠地填充任何间隔且能对进一步之层间介电材料(如前述的PECVD二氧化硅)的后续沉积提供减少形貌的表面。
图3c系示意性地说明根据进一步说明实施例的半导体器件300，其中，可通过蚀刻工艺340部分地去除层间介电材料307，以便减少层307的材料的量，同时仍然于具有所需材料特性之层间介电材料的进一步沉积期间提供加强的工艺一致性。因此，如前述，个别间隔的深宽比可显著地减少，而缓冲层360于蚀刻工艺序340期间可提供加强的偏及衬底之一致性，这是由于在材料307的沉积期间的个别生长率可为实质上彼此完全相同或至少非常类似，而无关底部蚀刻停止层的应力等级。此外，如前述，于某些情况中，为了提供可易侦测的端点侦测信号，可将适当的指示材料合并于缓冲层360，因此容许蚀刻工艺340的有效控制。以此方式，可实质上避免蚀刻停止层309A、309B的曝光，因此不会对这些层的应变引发效应有负面地影响。
图3d系示意性地说明根据进一步说明实施例的半导体器件300，于此实施例中，可根据化学机械研磨工艺342来完成层307部分的材料去除，其中，缓冲层360可界定层307的材料剩余物307R的范围，且也可作为CMP停止层以便实质上避免个别蚀刻停止层309A、309B的过度曝露。于某些说明实施例，可结合蚀刻工艺340与研磨工艺342，其中，例如于第一步骤中，为了界定剩余物307R的所需高度，可实施研磨工艺342以获得相当平的表面，使蚀刻工艺340可高一致性地实施于此表面上。于其它情况中，可先实施蚀刻工艺340且随后研磨工艺342可提供相当平的表面形貌，因此加强进一步之层间介电材料(例如通过PECVD工艺形成之二氧化硅)的随后之沉积工艺的一致性。
于是，揭露于本文之发明标的系提供一种具有增加之可靠度的层间介电材料的方法与半导体器件，由于在层间介电材料元件的沉积期间非所需材料特性或工艺特性的负面影响可通过以蚀刻工艺来减少过量材料的量及/或通过设置适当缓冲层以加强具有不同本征应力等级之介电材料上的沉积一致性，因此也加强进一步工艺的工艺一致性。因此，可将精密的SACVD工艺之间隙填充能力用以形成高一致性的层间介电材料，而相较于习知策略，个别材料特性(例如，如通过SACVD沉积的TEOS二氧化硅的通常材料特性之增加之吸水能力、增强之排气程度、降低之机械稳定度与类似特性)的影响可有效地减少。因此，可将加强特性(例如针对PECVD TEOS二氧化硅而言为典型特性之降低之湿气吸收性)的层间介电材料形成于量经降低的SACVD材料上。
以上所揭示的特定实施例仅用于说明，而本发明可运用不同但对于通过本文之教示而使本技术领域具通常知识者可明了之等效方法进行修正与实施。例如，以上的工艺步骤可以不同的顺序实施。此外，除了以下描述之权利要求书外，并无意图限制本文显示的结构或设计的详细内容。对以上说明的特定实施例进行改变与修正系非常的明显且所有此种变化均落入本发明的范畴与精神中。因此，本文所追求的保护将提出于以下之权利要求书。

Claims (7)

1.一种形成层间介电材料的方法，包括：
在第一器件区域(220)和第二器件区域(230)上形成蚀刻停止材料(209，309A，309B)，该第一器件区域(220)包括半导体器件(200，300)的多个电路元件(204，304)，该电路元件(204，304)包括紧密间隔的线特征，其中，该蚀刻停止材料(209，309A，309B)的第一部分(309A)是以压缩应力的方式形成在该电路元件(204，304)的第一者上，且该蚀刻停止材料(209，309A，309B)的第二部分是以拉伸应力的方式形成在该电路元件(204，304)的第二者上；
通过设计成完全填充该紧密间隔的线特征(204，304)间所形成的间隔(211)的第一沉积工艺，而在该第一与第二器件区域(220，230)上以及该电路元件(204，304)与该蚀刻停止材料(209，309A，309B)上形成第一层间介电材料(207，307)；
去除该第一层间介电材料(207，307)的一部分，以维持该间隔(211)至少部分地被填充有该第一层间介电材料(207R，307R)以及从该第二器件区域上完全去除该第一层间介电材料；以及
在该间隔(211)中，该第一器件区域(220)上的该第一层间介电材料(207R，307R)的剩余部分上以及该第二器件区域(230)上的该蚀刻停止材料上形成第二层间介电材料(207A)。
2.如权利要求1所述的方法，其中，去除该第一层间介电材料(207，307)的一部分包括实施蚀刻工艺以将该第一层间介电材料(207，307)的该一部分选择地去除至该蚀刻停止材料(209，309A，309B)。
3.如权利要求2所述的方法，进一步包括在该电路元件(204)上设置指示材料(241)，以及通过使用由蚀刻该指示材料(241)引发的信号来控制该蚀刻工艺。
4.如权利要求1所述的方法，其中，通过实施使用含硅前驱物材料的次大气化学气相沉积工艺，形成该第一层间介电材料(207，307)。
5.如权利要求1所述的方法还包括在形成该第一层间介电材料(307)以前，在该蚀刻停止层(309A，309B)的该第一与第二部分上形成缓冲层(360)。
6.如权利要求5所述的方法，其中，去除该第一层间介电材料(307)的一部分包括实施化学机械研磨工艺(342)。
7.一种半导体器件(200，300)，包括：
第一器件区域(220，320)，包括多个紧密地封装的栅极电极结构(204，304)，在该栅极电极结构(204，304)的相邻两个间界定有间隔(211)，在半导体区域(210，310)上形成该多个栅极电极结构(204，304)；
在该多个栅极电极结构(204，304)上形成蚀刻停止材料(209，309A，309B)，其中，该蚀刻停止材料(209，309A，309B)的第一部分是以包括压缩应力的方式形成于该电路元件(204，304)的第一者上，且该蚀刻停止材料(209，309A，309B)的第二部分是以包括拉伸应力的方式形成于该电路元件(204，304)的第二者上；
第一层间介电材料(207R，307R)，包括二氧化硅，该第一层间介电材料(207R，307R)设置于该间隔(211)中且该第一层间介电材料的高度小于通过该多个栅极电极结构(204，304)与该蚀刻停止材料(209，309A，309B)所界定的高度；以及
第二层间介电材料(207A)，包括二氧化硅，该第二层间介电材料(207A)形成于该第一层间介电材料(207R，307R)上且与该第一层间介电材料(207R，307R)相比具有降低的湿气吸收能力；
位于隔离结构(231)上的第二器件区域(230)，该第二器件区域(230)包括该蚀刻停止层(209)与形成于该蚀刻停止层上的该第二层间介电材料(207A)。
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