CN108807516A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有层间介质层，层间介质层内具有露出部分基底的开口，开口侧壁形成有侧墙，开口底部、侧墙表面和层间介质层顶部形成有高k栅介质层；至少去除位于层间介质层顶部的高k栅介质层；对剩余的高k栅介质层进行沉积后退火工艺；在所述沉积后退火工艺后，在开口中填充金属层，形成金属栅极结构。本发明通过至少去除位于层间介质层顶部的高k栅介质层的方案，减小高k栅介质层的长度，从而减小高k栅介质层在沉积后退火工艺影响下的膨胀量(或收缩量)，相应减小高k栅介质层因产生过大应力而发生破裂的可能性，以减小栅极漏电流，进而提高所形成半导体结构的电学性能和良率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件物理极限所带来的各种二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能和良率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有层间介质层，所述层间介质层内具有露出部分所述基底的开口，所述开口的侧壁形成有侧墙，所述开口底部、所述侧墙表面以及所述层间介质层顶部形成有高k栅介质层；至少去除位于所述层间介质层顶部的高k栅介质层；对剩余的高k栅介质层进行沉积后退火工艺；在所述沉积后退火工艺后，在所述开口中填充金属层，形成金属栅极结构。
可选的，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，仅去除位于所述层间介质层顶部的高k栅介质层。
可选的，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，去除位于所述层间介质层顶部的所述高k栅介质层以及所述开口侧壁上部分所述高k栅介质层。
可选的，去除所述开口侧壁上部分所述高k栅介质层的步骤中，被去除的开口侧壁上所述高k栅介质层的长度占所述开口深度的比例小于或等于1/4。
可选的，去除位于所述层间介质层顶部以及所述开口侧壁上部分所述高k栅介质层的步骤包括：在所述开口中形成填充层，所述填充层还覆盖所述高k栅介质层的顶部；采用第一去除工艺，去除位于所述高k栅介质层顶部的填充层，露出所述高k栅介质层的顶部；采用第二去除工艺，去除所述开口中部分厚度的所述填充层；在所述第二去除工艺后，去除高于剩余填充层顶部的高k栅介质层；去除高于所述剩余填充层顶部的高k栅介质层后，去除所述剩余填充层。
可选的，所述填充层的材料为ODL材料、BARC材料、DUO材料或光刻胶。
可选的，所述第一去除工艺为化学机械研磨工艺、干法刻蚀工艺、或化学机械研磨工艺和干法刻蚀相结合的工艺。
可选的，所述第二去除工艺为干法刻蚀工艺。
可选的，形成金属栅极结构的步骤包括：在所述开口中填充金属层后，去除高于剩余高k栅介质层顶部的金属层、侧墙和层间介质层；所述剩余高k栅介质、剩余金属层用于作为所述金属栅极结构。
可选的，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，所采用的工艺为干法刻蚀工艺。
可选的，所述沉积后退火工艺为尖峰退火工艺、激光退火工艺或闪光退火工艺。
可选的，所述尖峰退火工艺的参数包括：退火温度为800℃至1000℃，压强为一个标准大气压。
可选的，所述激光退火工艺和闪光退火工艺的参数包括：退火温度为950℃至1150℃，压强为一个标准大气压。
可选的，所述基底包括：衬底以及位于所述衬底上分立的鳍部。
可选的，形成所述层间介质层、开口、侧墙和高k栅介质层的步骤包括：形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁表面；在所述伪栅结构的侧壁上形成侧墙；形成所述侧墙后，在所述衬底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；去除所述伪栅结构，在所述层间介质层内形成露出部分所述鳍部的开口；在所述开口的底部和侧壁上形成高k栅介质层，所述高k栅介质层还覆盖所述层间介质层顶部。
相应的，本发明还提供一种采用上述形成方法所形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在至少去除位于层间介质层顶部的高k栅介质层后，对剩余的高k栅介质层进行沉积后退火(Post HK Deposition Anneal，PDA)工艺；在所述沉积后退火工艺的影响下，所述高k栅介质层经历热胀冷缩，其中膨胀量(或收缩量)与所述高k栅介质层的长度相关；当所述高k栅介质层还位于所述层间介质层的顶部上时，所述长度为位于所述开口侧壁上的长度、位于所述开口底部的长度、以及位于所述层间介质层顶部上的长度之和，因此本发明通过采用至少去除位于所述层间介质层顶部的高k栅介质层的方案，以减小所述高k栅介质层的长度，从而可以减小所述高k栅介质层的膨胀量(或收缩量)，相应可以减小所述高k栅介质层因产生过大应力而发生破裂的可能性，尤其是层间介质层内的开口拐角处，进而可以减小栅极漏电流，使所形成半导体结构的电学性能和良率得到提高。
可选方案中，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，去除位于所述层间介质层顶部的所述高k栅介质层以及所述开口侧壁上部分所述高k栅介质层；一方面，可以进一步减小所述高k栅介质层的长度，有利于减小所述叠层结构的膨胀量(或收缩量)；另一方面，去除所述开口侧壁上部分所述高k栅介质层后，使所述开口的顶部尺寸增大，相应有利于提高后续在所述开口中填充金属层的效果，从而有利于提高所形成金属栅极结构的质量。
可选方案中，在去除位于所述层间介质层顶部的所述高k栅介质层以及所述开口侧壁上部分所述高k栅介质层的情况下，形成金属栅极结构的步骤包括：在所述开口中填充金属层后，去除高于剩余高k栅介质层顶部的金属层、侧墙和层间介质层；由于去除部分所述高k栅介质层后，剩余高k栅介质层的顶部低于所述层间介质层顶部，因此相比去除高于层间介质层顶部的金属层的方案，本发明可以增加所述金属层至半导体结构中接触孔插塞的距离，从而可以改善半导体结构中接触孔插塞和金属栅极结构之间的隔离效果。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，随着半导体器件技术节点不断减小，目前采用高k栅介质材料代替传统的二氧化硅栅介质材料，以改善半导体栅漏电流(Gate Leakage)和等效栅氧厚度(EOT)等问题。但是，半导体器件的电学性能仍有待提高。结合一种半导体结构的形成方法分析其原因。所述形成方法包括：
参考图1，提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；在所述衬底10上形成隔离结构12，所述隔离结构12顶部低于所述鳍部11顶部；形成横跨所述鳍部11的伪栅结构13，所述伪栅结构13覆盖所述鳍部11的部分侧壁表面和顶部表面；在所述伪栅结构13的侧壁上形成侧墙14；形成所述侧墙14后，在所述伪栅结构13两侧的鳍部11内形成源漏掺杂区15；形成所述源漏掺杂区15后，在所述衬底10上形成层间介质层16，所述层间介质层16露出所述伪栅结构13顶部。
参考图2，去除所述伪栅结构13(如图1所示)，在所述层间介质层16内形成露出部分所述鳍部11的开口20；在所述开口20底部、侧壁以及所述层间介质层16顶部形成高k栅介质层21。
继续参考图2，形成所述高k栅介质层21后，对所述高k栅介质层21进行沉积后退火(Post HK Deposition Anneal，PDA)工艺30。所述沉积后退火工艺30用于提高所述高k栅介质层21的形成质量。
但是，所述沉积后退火工艺30的退火温度较高，由于所述高k栅介质层21和侧墙14的热膨胀系数(thermal expansion coefficient)不同，因此在所述沉积后退火工艺30的高温环境下，所述高k栅介质层21内容易产生应力问题，且与所述侧墙14之间具有应力不匹配(Stress Mismatch)问题，当所产生的应力过大时，所述高k栅介质层21可能会出现破裂问题，尤其是在所述开口20的拐角处，从而容易引起栅极漏电流(Gate Leakage)的增加，进而导致所形成半导体结构的电学性能和良率变差。
其中，膜层的膨胀量(或收缩量)越大，所产生的应力越大。且膨胀量(或收缩量)的大小与膜层材料的热膨胀系数、温差以及长度的乘积相关，相应的，膜层的长度越大，膨胀量越大。所述高k栅介质层21的长度为位于所述开口20中的长度以及位于所述层间介质层16上的长度之和。具体地，所述高k栅介质层21的长度为位于所述开口20侧壁上的长度L2、位于所述开口20底部的长度L3、位于所述层间介质层16顶部上的长度L1以及L4之和，也就是说，所述高k栅介质层21的长度为L1+2*L2+L3+L4。
为了解决所述技术问题，本发明在至少去除位于层间介质层顶部的高k栅介质层后，对剩余的高k栅介质层进行沉积后退火工艺，本发明通过减小所述高k栅介质层的长度的方式，从而可以减小所述高k栅介质层的膨胀量(或收缩量)，相应可以减小所述高k栅介质层因产生过大应力而发生破裂的可能性，尤其是层间介质层内的开口拐角处，进而可以减小栅极漏电流，使所形成半导体结构的电学性能和良率得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图3和图4，提供基底(未标示)，所述基底上形成有层间介质层102，所述层间介质层102内具有露出部分所述基底的开口(未标示)，所述开口的侧壁形成有侧墙130，所述开口底部、所述侧墙130表面以及所述层间介质层102顶部形成有高k栅介质层300(如图4所示)。
本实施例中，所述基底用于形成鳍式场效应管，因此所述基底包括衬底100以及位于所述衬底100上分立的鳍部(未标示)。在其他实施例中，所述基底还可以用于形成平面晶体管，相应的，所述基底相应为平面基底。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底的材料相同。本实施例中，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100包括PMOS区域I(如图3所示)和NMOS区域II(如图3所示)，所述PMOS区域I和NMOS区域II的衬底100上均形成有分立的鳍部。
具体地，位于所述PMOS区域I衬底100上的鳍部为第一鳍部110，位于所述NMOS区域II衬底100上的鳍部为第二鳍部120。在其他实施例中，所形成的鳍式场效应管仅包括NMOS时，所述衬底仅包括NMOS区域；所形成的鳍式场效应管仅包括PMOS时，所述衬底仅包括PMOS区域。
本实施例中，所述PMOS区域I和NMOS区域II为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。
本实施例中，形成所述层间介质层102、开口、侧墙130和高k栅介质层300的步骤包括：形成横跨所述鳍部的伪栅结构(图未示)，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁表面；在所述伪栅结构的侧壁上形成侧墙130；形成所述侧墙130后，在所述衬底100上形成层间介质层102，所述层间介质层102露出所述伪栅结构的顶部；去除所述伪栅结构，在所述层间介质层102内形成露出部分所述鳍部的开口；在所述开口的底部和侧壁上形成高k栅介质层300，所述高k栅介质层300还覆盖所述层间介质层102顶部。需要说明的是，形成所述侧墙130后，形成所述层间介质层102之前，还包括：在所述伪栅结构两侧的鳍部内形成源漏掺杂区。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺，所述PMOS区域I的伪栅结构为后续形成PMOS的金属栅极结构占据空间位置，所述NMOS区域II的伪栅结构为后续形成NMOS的金属栅极结构占据空间位置。
所述侧墙130用于保护所述伪栅结构侧壁，还用于定义所述源漏掺杂区的位置。所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
本实施例中，形成所述源漏掺杂区的步骤中，在所述PMOS区域I伪栅结构两侧的第一鳍部110内形成第一源漏掺杂区112，在所述NMOS区域II伪栅结构两侧的第二鳍部120内形成第二源漏掺杂区122。
具体地，所述第一源漏掺杂区112的掺杂离子为P型离子，例如为B、Ga和In中的一种或多种；所述第二源漏掺杂区122的掺杂离子为N型离子，例如为P、As和Sb中的一种或多种。
还需要说明的是，形成所述衬底100和鳍部后，形成所述伪栅结构之前，还包括：在所述衬底100上形成隔离结构101，所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用，还用于对相邻鳍部起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述层间介质层102为后续形成PMOS和NMOS的金属栅极结构提供工艺平台，且为接触孔插塞(CT)的形成工艺提供工艺平台，同时还用于对相邻器件之间起到隔离作用。本实施例中，所述层间介质层102顶部与所述伪栅结构顶部齐平。
所述层间介质层102的材料为绝缘材料。所述层间介质层102的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层102的材料为氧化硅。
所述开口为后续形成金属栅极结构提供空间位置。本实施例中，位于所述PMOS区域I的开口为第一开口141，位于所述NMOS区域II的开口为第二开口142。
具体地，去除所述PMOS区域I的伪栅结构，在所述PMOS区域I的层间介质层102内形成露出部分所述第一鳍部110的第一开口141；去除所述NMOS区域II的伪栅结构，在所述NMOS区域II的层间介质层102内形成露出部分所述第二鳍部120的第二开口142。
所述高k栅介质层300用于作为后续所形成鳍式场效应晶体管的栅介质层的一部分。
所述高k栅介质层300的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层300的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，采用原子层沉积工艺形成所述高k栅介质层300。所述高k栅介质层300位于所述第一开口141的底部和侧壁、所述第二开口142的底部和侧壁，还位于所述层间介质层102的顶部上。
需要说明的是，为了使得所述高k栅介质层300与所述鳍部之间具有良好的界面性能，提高所述高k栅介质层300的形成质量，在形成所述高k栅介质层300之前，还包括：在所述第一开口141底部以及所述第二开口142底部形成界面层(IL，Interfacial Layer)150。
本实施例中，采用化学浸润氧化工艺形成所述界面层150，所述界面层150的材料为氧化硅。
结合参考图5至图9，至少去除位于所述层间介质层102顶部的高k栅介质层300。
后续步骤包括对所述高k栅介质层300进行沉积后退火(Post HK DepositionAnneal，PDA)工艺，在所述沉积后退火工艺的影响下，所述高k栅介质层300经历热胀冷缩。其中，所述高k栅介质层300的膨胀量(或收缩量)与所述高k栅介质层300的长度相关，所述长度为位于所述开口侧壁上的长度、位于所述开口底部的长度、以及位于所述层间介质层102顶部上的长度之和；因此通过采用至少去除位于所述层间介质层102顶部的高k栅介质层300的方案，可以减小所述高k栅介质层300的长度，从而减小所述高k栅介质层300的膨胀量(或收缩量)，进而避免所述高k栅介质层300出现应力过大的问题，降低所述高k栅介质层300发生破裂的概率。
本实施例中，至少去除位于所述层间介质层102顶部的所述高k栅介质层300的步骤中，去除位于所述层间介质层102顶部的所述高k栅介质层300以及所述开口(未标示)侧壁上部分所述高k栅介质层300。
在其他实施例中，还可以仅去除位于所述层间介质层顶部的高k栅介质层。
去除所述开口(未标示)侧壁上部分所述高k栅介质层300的做法，一方面，可以进一步减小所述高k栅介质层300的长度，有利于减小所述高k栅介质层300的膨胀量(或收缩量)；另一方面，可以使所述开口的顶部尺寸增大，相应有利于提高后续在所述开口中填充金属层的效果，从而有利于提高后续所形成金属栅极结构的质量。
需要说明的是，被去除的开口侧壁上所述高k栅介质层300的长度M(如图8所示)不宜过大。如果所述长度M过大，则所述开口侧壁上所述高k栅介质层300的剩余量过少，容易导致后续所形成金属栅极结构的质量和性能下降。为此，本实施例中，为了提升减小所述高k栅介质层300长度效果的同时，避免对后续所形成金属栅极结构的质量和性能造成不良影响，在去除所述开口侧壁上部分所述高k栅介质层300的步骤中，被去除的开口侧壁上所述高k栅介质层300的长度M占所述开口深度D(如图8所示)的比例小于或等于1/4。其中，所述开口深度D指的是所述第一开口141(如图4所示)顶部至底部的距离，或者，所述第二开口142(如图4所示)顶部至底部的距离。
以下将结合附图，对去除位于所述层间介质层102顶部以及所述开口侧壁上部分高k栅介质层300的步骤做详细说明。
参考图5，在所述开口(未标示)中形成填充层400，所述填充层400还覆盖所述高k栅介质层300的顶部。
后续步骤包括去除所述开口中部分厚度的所述填充层400，剩余填充层400用于为后续去除所述开口侧壁上部分高k栅介质层300提供工艺基础，且在去除高于所述层间介质层102顶部以及所述开口侧壁上预设长度M(如图8所示)的所述高k栅介质层300后，去除所述填充层400。
因此，所述填充层400的材料与所述高k栅介质层300的材料不同，与所述层间介质层102的材料也不同，且所述填充层400的材料为易于被去除的材料，从而可以减小后续去除所述填充层400的工艺对所述高k栅介质层300和层间介质层102造成的损耗。
本实施例中，所述填充层400的材料为ODL(Organic Dielectric Layer)材料，采用旋转涂覆工艺形成所述填充层400。
具体地，所述填充层400填充于所述第一开口141(如图4所示)和第二开口142(如图4所示)中，且所述填充层400覆盖所述高k栅介质层300顶部。
在其他实施例中，所述填充层的材料还可以为BARC(Bottom Anti-ReflectiveCoating)材料、DUO(Deep UV Light Absorbing Oxide)材料或光刻胶材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
参考图6，采用第一去除工艺，去除位于所述高k栅介质层300顶部的填充层400，露出所述高k栅介质层300的顶部。
通过所述第一去除工艺，为后续去除所述开口中部分厚度的所述填充层400提供工艺基础，从而使后续所述开口中的剩余填充层400的厚度均一性得到提高。
具体地，以所述高k栅介质层300的顶部表面为停止位置，去除高于所述高k栅介质层300顶部的填充层400，也就是说，在所述第一去除工艺后，剩余填充层400的顶部与所述高k栅介质层300的顶部齐平。
本实施例中，所述第一去除工艺为化学机械研磨工艺。在其他实施例中，所述第一去除工艺还可以为干法刻蚀工艺、或化学机械研磨工艺和干法刻蚀相结合的工艺。
参考图7，采用第二去除工艺，去除所述开口(未标示)中部分厚度的所述填充层400。
在所述第二去除工艺后，剩余填充层400为后续对所述高k栅介质层300进行刻蚀提供工艺基础，即后续步骤包括去除高于所述开口中剩余填充层400的高k栅介质层300；且在所述第二去除工艺后，剩余填充层400还可以在后续去除部分所述高k栅介质层300的工艺过程中，对所述开口底部起到保护作用。
因此，在所述第二去除工艺的步骤中，所述填充层400的去除量H根据后续被去除的开口侧壁上所述高k栅介质层300的长度M(如图8所示)而定。
具体地，去除所述第一开口141(如图4所示)以及第二开口142(如图4所示)中部分厚度所述填充层400。本实施例中，所述第二去除工艺为干法刻蚀工艺。
参考图8，在所述第二去除工艺后，去除高于剩余填充层400顶部的高k栅介质层300。
具体地，去除位于所述层间介质层102顶部的所述高k栅介质层300后，还去除所述第一开口141(如图4所示)和第二开口142(如图4所示)侧壁上高于剩余填充层400顶部的所述高k栅介质层300。
本实施例中，去除高于剩余填充层400顶部的高k栅介质层300的步骤中，所采用的工艺为干法刻蚀工艺。
其中，通过合理设定所述高k栅介质层300所对应干法刻蚀工艺的工艺参数，使所述开口侧壁上所述高k栅介质层300的去除量达到长度M。
参考图9，去除高于所述剩余填充层400(如图8所示)顶部的高k栅介质层300后，去除所述剩余填充层400。
本实施例中，采用干法刻蚀工艺刻蚀去除所述剩余填充层400。具体地，所述干法刻蚀工艺采用的刻蚀气体包括CF4或CHF3。在其他实施例中，还可以采用湿法刻蚀工艺刻蚀去除所述填充层。
参考图10，对剩余的高k栅介质层300进行沉积后退火工艺301。
所述沉积后退火工艺301用于对所述高k栅介质层300进行修复，从而有利于提高所述高k栅介质层300的质量和性能，进而提高所形成半导体结构的电学性能和可靠性性能，例如NMOS的正偏压温度不稳定性(PBTI)。
本实施例中，所述沉积后退火工艺301为尖峰退火(Spike Anneal)工艺。其中，为了提高所述高k栅介质层300的质量和性能的同时，避免对所述基底内已有掺杂离子的分布造成不良影响，所述尖峰退火工艺的参数包括：退火温度为800℃至1000℃，压强为一个标准大气压。
在其他实施例中，所述沉积后退火工艺还可以为激光退火(Laser Anneal)工艺或闪光退火(flash anneal)工艺。其中，所述激光退火工艺和闪光退火工艺的参数包括：退火温度为950℃至1150℃，压强为一个标准大气压。
结合参考图11，需要说明的是，在所述沉积后退火工艺301(如图10所示)后，还包括：在所述开口(未标示)的底部和侧壁形成盖帽层(Cap layer)310。
在半导体制造中，在所述高k栅介质层300上形成功函数层时，所述盖帽层310用于对所述高k栅介质层300起到保护作用，避免所述功函数层中的金属离子扩散至所述高k栅介质层300中；同时，所述盖帽层310还可以防止所述高k栅介质层300中的氧离子扩散至所述功函数层中，从而避免所述高k栅介质层300出现氧空位含量增加的问题。
本实施例中，所述盖帽层310的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaN。
结合参考图12和图13，在所述沉积后退火工艺301(如图10所示)后，在所述开口(未标示)中填充金属层320(如图13所示)，形成金属栅极结构(未标示)。
具体地，形成金属栅极结构的步骤包括：在所述开口中填充金属层320后，所述金属层320覆盖所述盖帽层310顶部；去除高于剩余高k栅介质层300顶部的所述金属层320，且还去除高于所述剩余高k栅介质层300顶部的侧墙130、层间介质102和盖帽层310。
本实施例中，所述金属层320的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
本实施例中，采用化学机械研磨工艺，去除高于剩余高k栅介质层300顶部的所述金属层320、侧墙130、层间介质102和盖帽层310。在所述化学机械研磨工艺后，剩余金属层320、侧墙130、层间介质102和盖帽层310的顶部与所述剩余高k栅介质层300的顶部齐平。
本实施例中，所述界面层150、所述剩余高k栅介质300、剩余盖帽层310和剩余金属层320用于作为所述金属栅极结构。
具体地，所述PMOS区域I的金属栅极结构横跨所述第一鳍部110，且还覆盖所述第一鳍部110的部分顶部和侧壁表面，用于控制所形成PMOS沟道的开启和关断；所述NMOS区域II的金属栅极结构横跨所述第二鳍部120，且还覆盖所述第二鳍部120的部分顶部和侧壁表面，用于控制所形成NMOS沟道的开启和关断。
本发明通过采用至少去除位于所述层间介质层102顶部的高k栅介质层300的方案，以减小所述高k栅介质层300的长度，从而可以减小所述高k栅介质层300的膨胀量(或收缩量)，相应可以减小所述高k栅介质层300因产生过大应力而发生破裂的可能性，尤其是所述开口(未标示)中的拐角处，进而可以减小栅极漏电流，使所形成半导体结构的电学性能和良率得到提高。
继续参考图13，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种采用上述形成方法所形成的半导体结构。
对所述半导体结构的具体描述，请参考前述实施例中的相应描述，在此不再赘述。
所述半导体结构的高k栅介质层300的质量较高，且栅极漏电流较小，因此所述半导体结构的电学性能和良率较高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有层间介质层，所述层间介质层内具有露出部分所述基底的开口，所述开口的侧壁形成有侧墙，所述开口底部、所述侧墙表面以及所述层间介质层顶部形成有高k栅介质层；
至少去除位于所述层间介质层顶部的高k栅介质层；
对剩余的高k栅介质层进行沉积后退火工艺；
在所述沉积后退火工艺后，在所述开口中填充金属层，形成金属栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，仅去除位于所述层间介质层顶部的高k栅介质层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，去除位于所述层间介质层顶部的所述高k栅介质层以及所述开口侧壁上部分所述高k栅介质层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述开口侧壁上部分所述高k栅介质层的步骤中，被去除的开口侧壁上所述高k栅介质层的长度占所述开口深度的比例小于或等于1/4。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，去除位于所述层间介质层顶部以及所述开口侧壁上部分所述高k栅介质层的步骤包括：在所述开口中形成填充层，所述填充层还覆盖所述高k栅介质层的顶部；
采用第一去除工艺，去除位于所述高k栅介质层顶部的填充层，露出所述高k栅介质层的顶部；
采用第二去除工艺，去除所述开口中部分厚度的所述填充层；
在所述第二去除工艺后，去除高于剩余填充层顶部的高k栅介质层；
去除高于所述剩余填充层顶部的高k栅介质层后，去除所述剩余填充层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述填充层的材料为ODL材料、BARC材料、DUO材料或光刻胶。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一去除工艺为化学机械研磨工艺、干法刻蚀工艺、或化学机械研磨工艺和干法刻蚀相结合的工艺。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二去除工艺为干法刻蚀工艺。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，形成金属栅极结构的步骤包括：在所述开口中填充金属层后，去除高于剩余高k栅介质层顶部的金属层、侧墙和层间介质层；
所述剩余高k栅介质、剩余金属层用于作为所述金属栅极结构。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，至少去除位于所述层间介质层顶部的高k栅介质层的步骤中，所采用的工艺为干法刻蚀工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沉积后退火工艺为尖峰退火工艺、激光退火工艺或闪光退火工艺。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述尖峰退火工艺的参数包括：退火温度为800℃至1000℃，压强为一个标准大气压。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述激光退火工艺和闪光退火工艺的参数包括：退火温度为950℃至1150℃，压强为一个标准大气压。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底以及位于所述衬底上分立的鳍部。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述层间介质层、开口、侧墙和高k栅介质层的步骤包括：
形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁表面；
在所述伪栅结构的侧壁上形成侧墙；
形成所述侧墙后，在所述衬底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；
去除所述伪栅结构，在所述层间介质层内形成露出部分所述鳍部的开口；
在所述开口的底部和侧壁上形成高k栅介质层，所述高k栅介质层还覆盖所述层间介质层顶部。
16.一种如权利要求1至15任一项形成方法所形成的半导体结构。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342414B1 (en) * 2000-12-12 2002-01-29 Advanced Micro Devices, Inc. Damascene NiSi metal gate high-k transistor
CN103187293A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(北京)有限公司 半导体器件的制作方法
US9412596B1 (en) * 2015-01-30 2016-08-09 International Business Machines Corporation Nitridation on HDP oxide before high-k deposition to prevent oxygen ingress
CN106257620A (zh) * 2015-06-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342414B1 (en) * 2000-12-12 2002-01-29 Advanced Micro Devices, Inc. Damascene NiSi metal gate high-k transistor
CN103187293A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(北京)有限公司 半导体器件的制作方法
US9412596B1 (en) * 2015-01-30 2016-08-09 International Business Machines Corporation Nitridation on HDP oxide before high-k deposition to prevent oxygen ingress
CN106257620A (zh) * 2015-06-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

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