CN104465502A - 一种半导体接触孔的刻蚀方法 - Google Patents
一种半导体接触孔的刻蚀方法 Download PDFInfo
- Publication number
- CN104465502A CN104465502A CN201410710234.5A CN201410710234A CN104465502A CN 104465502 A CN104465502 A CN 104465502A CN 201410710234 A CN201410710234 A CN 201410710234A CN 104465502 A CN104465502 A CN 104465502A
- Authority
- CN
- China
- Prior art keywords
- layer
- contact hole
- ild
- sin
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005530 etching Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000011248 coating agent Substances 0.000 claims abstract description 9
- 238000000576 coating method Methods 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 18
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 238000003701 mechanical milling Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 120
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 238000001259 photo etching Methods 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 239000012790 adhesive layer Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000008021 deposition Effects 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 150000003377 silicon compounds Chemical class 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种采用三明治结构的半导体接触孔的刻蚀方法。包括提供一基底，基底上形成有多个导电结构；于基底上形成一覆盖基底和导电结构的第一SiN层；于第一SiN层上方形成SiO2层；于SiO2层上方形成第二SiN层；于第二SiN层上方沉积形成一SiO2的ILD层；平坦化ILD层，并于ILD层表面形成ILD cap层；ILD cap层从上而下依次包括有光刻胶层和抗反射涂层，于光刻胶层中刻蚀形成接触孔图案；八、利用接触孔图案进行刻蚀，以将各导电结构及位于导电结构两侧的源/漏极予以外露。本发明的优点是：避免采用采用的单一介质的SiN或者双层介质，使得基底表面的硅氧化物和STI层损耗数量减少。
Description
技术领域
本发明涉及半导体制造领域。具体的涉及一种采用三明治结构的半导体材料作为接触孔刻蚀停止层的刻蚀方法。
背景技术
对于接触孔刻蚀的刻蚀阻挡层的选择多为单一介质的SiN层，业界也有因为对于漏电方面的高要求而采用SiON或者SiN-SiON复合层代替SiN的案例。无论是SiN或者SiON-SiN复合刻蚀阻挡层，在摩尔定律对于芯片面积的不断挤压的压力下，其厚度随着沟道长度一起变小，从而对于层间介质层(ILD)对接触孔蚀刻停止层(CESL)的选择比提出了更高的要求，但是无论是采用PR(光刻胶)或者HM(硬掩膜)等光刻方案，层间介质层(ILD)对于接触孔蚀刻停止层(CESL)的选择比的提高是有极限的，因此当前层出现工艺错失，比如光刻套刻偏差过大或者金属硅化物厚度不够时，则会对浅沟槽隔离结构(STI)和底部硅化物层造成更大的损耗，从而影响对应的诸如击穿电压和接触电阻，造成器件失效。
发明内容
针对现有技术的不足，本发明提供本发明从刻蚀阻挡层重构着眼，采用新型的复合结构的阻挡层以减少浅沟槽隔离结构(STI)和底部硅化物层的损伤。具体技术方案为：
一种半导体接触孔的刻蚀方法，其中：包括如下步骤：
步骤一、提供一基底，所述基底上形成有多个导电结构；
步骤二、于所述基底上形成一覆盖所述基底和导电结构的第一SiN层；
步骤三、于所述第一SiN层上方形成SiO2层；
步骤四、于所述SiO2层上方形成第二SiN层；
步骤五、于所述第二SiN层上方沉积形成一SiO2的ILD层；
步骤六、平坦化所述ILD层，并于所述ILD层表面形成ILD cap层；
步骤七、所述ILD cap层从上而下依次包括有光刻胶层和抗反射涂层，于所述光刻胶层中刻蚀形成接触孔图案；
步骤八、利用所述接触孔图案进行刻蚀，以将各导电结构及位于导电结构两侧的源/漏极予以外露。
优选地，所述步骤二，和/或所述步骤三，和/或所述步骤四中，采用等离子体增强化学气相沉积工艺，以形成第一SiN层，和/或SiO2层，和/或第二SiN层，和/或ILD层。
优选地，所述第一SiN层所承受的拉应力或压应力的范围0～10Gpa。
优选地，所述步骤五中，采用高纵深比制程工艺或高密度等离子工艺生成所述ILD层。
优选地，所述步骤六中，所述平坦化为化学机械研磨工艺。
优选地，采用等离子体增强化学气相沉积工艺于所述ILD层表面形成ILD cap层。
优选地，于步骤八中，采用分步刻蚀的方法形成所述接触孔；包括
步骤八一、图案化所述光刻胶层和所述抗反射涂层(BARC)；
步骤八二、以光刻胶层为掩膜，以所述第一SiN层为停止层对所述ILD层进行图案化刻蚀；
步骤八三、灰化剥离所述光刻胶层并移除所述抗反射涂层；
步骤八四、以所述SiO2层为停止层，图案化刻蚀所述第一SiN层；
步骤八五、以所述第二SiN层为停止层，图案化刻蚀所述SiO2层；
步骤八六、以所述基底表面为停止层，图案化刻蚀所述第二SiN层。
优选地，所述步骤八四、所述步骤八六中，采用CH3F气体进行刻蚀。
优选地，所述步骤八五中，采用C4F6气体进行刻蚀。
与现有技术相比，本发明的优点是：采用三明治结构的复合刻蚀阻挡层，三明治结构为第一SiN层，SiO2层和第二SiN硅的的复合阻挡层。避免采用采用的单一介质的SiN或者双层介质，减少基底表面的浅沟槽隔离结构(STI)和底部硅化物层损耗。同时采用CH3F气体图案化刻蚀第一SiN层、第二SiN层，采用C4F6气体图案化刻蚀SiO2层，刻蚀精确，进一步提高器件的电性能。
附图说明
图1为本发明的接触孔刻蚀前的半导体结构图；
图2为本发明的接触孔刻蚀后的半导体结构图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图1、2所示，一种半导体接触孔的刻蚀方法，其特征在于：包括如下步骤
步骤一、提供一基底1，所述基底1上形成有多个导电结构。在半导体领域中，该基底1为半导体衬底，在衬底上形成有栅极和侧墙；基底中定义有AA(active area，有源区)区，相邻的AA区之间通过浅沟隔离区(STI)进行隔离，。在栅极底部两侧的衬底中分别形成源极(source)和漏极(darin)，且在栅极顶部和源/漏极顶部均形成有金属硅氧化物。
步骤二、于所述基底上形成一覆盖所述基底和导电结构的第一SiN层；进一步地，可采用等离子体增强化学气相沉积工艺于所述基底1上形成一覆盖所述基底1的第一SiN层2；可选但非限制，所述第一SiN层2所承受的拉应力或压应力的范围0～10Gpa。
步骤三、于所述第一SiN层2上方形成SiO2层3；进一步地，可采用等离子体增强化学气相沉积工艺于所述第一SiN层2上方形成SiO2层3。
步骤四、于所述SiO2层3上方形成第二SiN层4；进一步地，可采用等离子体增强化学气相沉积工艺于于所述SiO2层上方形成第二SiN层4。
步骤五、于所述第二SiN层4上方沉积形成一材质为SiO2的ILD层5；可采用高纵深比制程工艺或高密度等离子工艺生成所述ILD层5。
步骤六、平坦化所述ILD层5，并于所述ILD层5表面形成ILD cap层6；进一步地，所述平坦化为化学机械研磨工艺。
步骤七、所述ILD cap层6从上而下依次包括有光刻胶层61和抗反射涂层62,于所述光刻胶层61上端刻蚀形成接触孔图案；进一步地，采用等离子体增强化学气相沉积工艺于所述ILD层5表面形成ILD cap层6。可选但非限制，上述的光刻胶层还可用其他材质进行替换，例如图案化的硬掩膜层(HM，hard mask)或者APF。
步骤八、利用所述接触孔图案进行刻蚀，以将各导电结构及位于导电结构两侧的源/漏极予以外露。例如利用所述接触孔图案进行刻蚀的过程中，不断对ILD层5、第二SiN层4、SiO2层3、第一SiN层2进行刻蚀，以将各导电结构及位于导电结构两侧的源/漏极予以外露，用于形成接触孔，之后在接触孔内填充金属作为金属互连。
进一步地，于步骤八中，采用分步刻蚀的方法形成所述接触孔；包括
步骤八一、图案化所述光刻胶层61和所述抗反射涂层(BARC)层62；
步骤八二、以光刻胶层61为掩膜，以所述第一SiN层2为停止层对所述ILD层5进行图案化刻蚀；
步骤八三、灰化剥离所述光刻胶层61；
步骤八四、以所述SiO2层3为停止层，图案化刻蚀所述第一SiN层2；进一步地，采用CH3F气体进行图案化刻蚀。
步骤八五、以所述第二SiN层4为停止层，图案化刻蚀所述SiO2层3；所述步骤八五中，采用C4F6气体进行刻蚀。
步骤八六、以所述基底1表面为停止层，图案化刻蚀所述第二SiN层4。进一步地，采用CH3F气体进行图案化刻蚀。
本发明的工作原理为：采用三明治结构的复合刻蚀阻挡层，避免采用采用的单一介质的SiN或者双层介质，减少基底表面的浅沟槽隔离(STI)层和底部硅化物层损耗。同时采用CH3F气体图案化刻蚀第一SiN层2、第二SiN层4，采用C4F6气体图案化刻蚀SiO2层3，刻蚀精确，进一步提高器件的电性能。
本发明的刻蚀可为光刻，包括但不限于基于光刻胶或电子束敏感树脂刻蚀工艺、基于无定形碳硬质掩膜或基于有机介质层的可涂布玻璃光刻胶的三层刻蚀方案,同时可以应用于接触孔或局域互连的源、漏极连接刻蚀。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (9)
1.一种半导体接触孔的刻蚀方法，其特征在于：包括如下步骤：
步骤一、提供一基底，所述基底上形成有多个导电结构；
步骤二、于所述基底上形成一覆盖所述基底和导电结构的第一SiN层；
步骤三、于所述第一SiN层上方形成SiO2层；
步骤四、于所述SiO2层上方形成第二SiN层；
步骤五、于所述第二SiN层上方沉积形成一SiO2的ILD层；
步骤六、平坦化所述ILD层，并于所述ILD层表面形成ILD cap层；
步骤七、所述ILD cap层从上而下依次包括有光刻胶层和抗反射涂层，于所述光刻胶层中刻蚀形成接触孔图案；
步骤八、利用所述接触孔图案进行刻蚀，以将各导电结构及位于导电结构两侧的源/漏极予以外露。
2.根据权利要求1所述的半导体接触孔的刻蚀方法，其特征在于：所述步骤二，和/或所述步骤三，和/或所述步骤四中，采用等离子体增强化学气相沉积工艺，以形成第一SiN层，和/或SiO2层，和/或第二SiN层，和/或ILD层。
3.根据权利要求1所述的半导体接触孔的刻蚀方法，其特征在于：所述第一SiN层所承受的拉应力或压应力的范围0～10Gpa。
4.根据权利要求1所述的半导体接触孔的刻蚀方法，其特征在于：所述步骤五中，采用高纵深比制程工艺或高密度等离子工艺生成所述ILD层。
5.根据权利要求1所述的半导体接触孔的刻蚀方法，其特征在于：所述步骤六中，所述平坦化为化学机械研磨工艺。
6.根据权利要求1所述的半导体接触孔的刻蚀方法，其特征在于：采用等离子体增强化学气相沉积工艺于所述ILD层表面形成ILD cap层。
7.根据权利要求1所述的半导体接触孔的刻蚀方法，其特征在于：于步骤八中，采用分步刻蚀的方法形成所述接触孔；包括
步骤八一、图案化所述光刻胶层和所述抗反射涂层(BARC)；
步骤八二、以光刻胶层为掩膜，以所述第一SiN层为停止层对所述ILD层进行图案化刻蚀；
步骤八三、灰化剥离所述光刻胶层并移除所述抗反射涂层；
步骤八四、以所述SiO2层为停止层，图案化刻蚀所述第一SiN层；
步骤八五、以所述第二SiN层为停止层，图案化刻蚀所述SiO2层；
步骤八六、以所述基底表面为停止层，图案化刻蚀所述第二SiN层。
8.根据权利要求7所述的半导体接触孔的刻蚀方法，其特征在于：所述步骤八四、所述步骤八六中，采用CH3F气体进行刻蚀。
9.根据权利要求7所述的半导体接触孔的刻蚀方法，其特征在于：所述步骤八五中，采用C4F6气体进行刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410710234.5A CN104465502A (zh) | 2014-11-28 | 2014-11-28 | 一种半导体接触孔的刻蚀方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410710234.5A CN104465502A (zh) | 2014-11-28 | 2014-11-28 | 一种半导体接触孔的刻蚀方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104465502A true CN104465502A (zh) | 2015-03-25 |
Family
ID=52911342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410710234.5A Pending CN104465502A (zh) | 2014-11-28 | 2014-11-28 | 一种半导体接触孔的刻蚀方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104465502A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110211921A (zh) * | 2019-05-23 | 2019-09-06 | 上海华力集成电路制造有限公司 | 接触孔的制造方法 |
| CN113284808A (zh) * | 2021-07-22 | 2021-08-20 | 江苏茂硕新材料科技有限公司 | 一种半导体结构的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635576B1 (en) * | 2001-12-03 | 2003-10-21 | Taiwan Semiconductor Manufacturing Company | Method of fabricating borderless contact using graded-stair etch stop layers |
| TW200931597A (en) * | 2007-10-31 | 2009-07-16 | Advanced Micro Devices Inc | Stress transfer by sequentially providing a highly stressed etch stop material and an interlayer dielectric in a contact layer stack of a semiconductor device |
| CN102938378A (zh) * | 2011-08-16 | 2013-02-20 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制造方法 |
-
2014
- 2014-11-28 CN CN201410710234.5A patent/CN104465502A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635576B1 (en) * | 2001-12-03 | 2003-10-21 | Taiwan Semiconductor Manufacturing Company | Method of fabricating borderless contact using graded-stair etch stop layers |
| TW200931597A (en) * | 2007-10-31 | 2009-07-16 | Advanced Micro Devices Inc | Stress transfer by sequentially providing a highly stressed etch stop material and an interlayer dielectric in a contact layer stack of a semiconductor device |
| CN102938378A (zh) * | 2011-08-16 | 2013-02-20 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110211921A (zh) * | 2019-05-23 | 2019-09-06 | 上海华力集成电路制造有限公司 | 接触孔的制造方法 |
| CN113284808A (zh) * | 2021-07-22 | 2021-08-20 | 江苏茂硕新材料科技有限公司 | 一种半导体结构的制备方法 |
| CN113284808B (zh) * | 2021-07-22 | 2021-10-15 | 江苏茂硕新材料科技有限公司 | 一种半导体结构的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8835314B2 (en) | Method for fabricating semiconductor memory device | |
| US8669180B1 (en) | Semiconductor device with self aligned end-to-end conductive line structure and method of forming the same | |
| KR101087880B1 (ko) | 반도체 소자의 제조방법 | |
| CN104465502A (zh) | 一种半导体接触孔的刻蚀方法 | |
| TWI399835B (zh) | 記憶體元件的製造方法 | |
| US7709367B2 (en) | Method for fabricating storage node contact in semiconductor device | |
| JP2008016808A (ja) | フラッシュメモリ素子の製造方法 | |
| WO2023231577A1 (zh) | 一种屏蔽栅沟槽mosfet及其制备方法 | |
| KR20090007860A (ko) | 반도체 소자의 콘택 형성 방법 | |
| CN110197788B (zh) | 栅极凹槽的形成方法 | |
| US20140264782A1 (en) | Formation of a high aspect ratio contact hole | |
| KR20080092557A (ko) | 반도체소자의 배선 형성방법 | |
| CN106229296A (zh) | 阵列基板中金属层的形成方法以及tft阵列基板 | |
| CN102623390B (zh) | 制作具有本地接点的半导体装置的方法 | |
| CN113497034B (zh) | 半导体结构及其形成方法 | |
| CN105336676B (zh) | 接触插塞的形成方法 | |
| TWI479600B (zh) | 半導體裝置之製造方法 | |
| CN102543737B (zh) | 具有自对准金属硅化物工艺的双栅vdmos的制备方法 | |
| KR101024814B1 (ko) | 반도체 소자 형성 방법 | |
| US20130157384A1 (en) | Method for fabricating semiconductor device | |
| CN100570825C (zh) | 制造具有凹陷栅极的半导体器件的方法 | |
| KR101062829B1 (ko) | 반도체장치의 매립게이트 제조 방법 | |
| KR100832019B1 (ko) | 반도체 소자의 스토리지노드 콘택 제조 방법 | |
| KR20130054100A (ko) | 반도체 소자 및 그 형성방법 | |
| KR20120064841A (ko) | 반도체 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150325 |
|
| RJ01 | Rejection of invention patent application after publication |