DE60033548T2 - Herstellung von abstandsstücken zur verhinderung von transistorausbildungen an grabenisolationskanten - Google Patents

Herstellung von abstandsstücken zur verhinderung von transistorausbildungen an grabenisolationskanten Download PDF

Info

Publication number
DE60033548T2
DE60033548T2 DE60033548T DE60033548T DE60033548T2 DE 60033548 T2 DE60033548 T2 DE 60033548T2 DE 60033548 T DE60033548 T DE 60033548T DE 60033548 T DE60033548 T DE 60033548T DE 60033548 T2 DE60033548 T2 DE 60033548T2
Authority
DE
Germany
Prior art keywords
area
dielectric material
active area
active
trench isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60033548T
Other languages
English (en)
Other versions
DE60033548D1 (de
Inventor
Joerg Richmond VOLLRATH
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies North America Corp
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of DE60033548D1 publication Critical patent/DE60033548D1/de
Application granted granted Critical
Publication of DE60033548T2 publication Critical patent/DE60033548T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors

Description

  • ALLGEMEINER STAND DER TECHNIK
  • 1. ERFINDUNGSGEBIET
  • Die vorliegende Offenbarung betrifft ein Verfahren zum Eliminieren parasitärer Eckbauelemente, die an Ecken von aktiven Bereichen in Halbleiterbauelementen entstehen, und insbesondere ein Verfahren zum Ausbilden eines Isolationsabstandshalters zum Erhöhen einer Schwellwertspannung für die parasitären Eckbauelemente.
  • 2. BESCHREIBUNG DES VERWANDTEN STANDS DER TECHNIK
  • Feldeffekttransistoren (FET) für Halbleiterbauelemente enthalten in der Regel einen dotierten aktiven Bereich 10, wo ein Kanal 14 zwischen einer Sourceelektrode 8 und einer Drainelektrode 12 des FET entsteht, wie in 1A und 1B gezeigt. Wenn eine Gateelektrode 12 unter ordnungsgemäßen Bedingungen aktiviert wird, kommt es zur Leitung von Strom zwischen Sourceelektrode und Drainelektrode durch einen (in Umrissen gezeigten) Kanal 14 unter der Gateelektrode 12. Viele Transistordesigns enthalten einen aktiven Bereich, der sich auf einer anderen Höhe relativ zu Isolationsgebieten 16 neben dem aktiven Bereich 10 befindet. Aufgrund von Prozeßsteuerung können diese Isolationsgebiete 16 niedriger oder höher als der aktive Bereich 10 liegen.
  • Aufgrund des Höhenunterschieds zwischen den aktiven Bereichen 10 und den benachbarten Isolationsgebieten 12 werden parasitäre Eckbauelemente 18 zwischen den Ecken der aktiven Bereiche und einem Abschnitt des Gateleiters ausgebildet, der in einem Divot 20 neben den Ecken ausgebildet ist. Das Divot 20 wird während des Ausbildungsentfernens einer in flachen Gräben neben den akti ven Bereichen 10 ausgebildeten Siliziumnitritliners 22 gebildet. Wenn ein Gateoxid 24 entsteht, bleibt das Divot 20 zurück und füllt sich mit Polysilizium der Gateelektrode 12. Dieses parasitäre Leck aufgrund des Eckbauelements reduziert die Leistung des FET und führt zu Fehlern in Daten oder Fehlfunktionen in dem FET.
  • Deshalb besteht ein Bedarf nach einem Abstandshalter, der das Divot füllt, um zu verhindern, daß der Gateleiter in das Divot eindringt. Eine weitere Notwendigkeit besteht dafür, daß ein derartiger Abstandshalter nach der Implantierung aktiver Bereiche ausgebildet wird, um eine Schwellwertspannung von parasitären Eckbauelementen weiter zu reduzieren.
  • US 5,436,488 betrifft eine Grabenisolationsstruktur in einer integrierten Schaltung; wobei die Zuverlässigkeit der Schaltung verbessert wird, indem die Dicke des über der Grabenecke liegenden Gatedielektrikums heraufgesetzt wird.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Ein Verfahren zum Ausbilden von Abstandshaltern zum Verhindern der Ausbildung von parasitären Eckbauelementen in Transistoren gemäß der vorliegenden Erfindung beinhaltet: Ätzen von Gräben in ein Halbleitersubstrat zum Ausbilden eines aktiven Bereichsgebiets, Auskleiden der Gräben und des aktiven Bereichsgebiets mit einem ersten dielektrischen Material, Ausbilden flacher Grabenisolationsgebiete neben dem aktiven Bereichsgebiet durch Füllen der Gräben mit einem zweiten dielektrischen Material. Das erste dielektrische Material wird von dem aktiven Bereichsgebiet entfernt, und ein Gateoxid wird über dem aktiven Bereichsgebiet ausgebildet, wobei Divots zwischen dem aktiven Bereichsgebiet und den flachen Isolationsgebieten entstehen. Dotierstoffe werden in das aktive Bereichsgebiet implantiert, um eine Sourceelektrode und Drainelektrode des Transistors auszubilden. Nach dem Schritt des Implantierens wird eine Abstandshalterschicht aus einem dritten dielektrischen Material über der Gateoxidschicht ausgebildet, um die Divots zu füllen, gefolgt von dem anisotropen Ätzen der Abstandshalterschicht, um Abstandshalter in den Divots derart auszubilden, daß das Gateleitermaterial daran gehindert wird, in die Divots einzudringen, und das Gateleitermaterial ist durch die Abstandshalter von Ecken des aktiven Bereichsgebiets beabstandet, um die Ausbildung der parasitären Eckbauelementen zu verhindern.
  • Ein Verfahren zum Ausbilden von dielektrischen Abstandshaltern zum Verhindern einer Ausbildung von parasitären Eckbauelementen in Feldeffekttransistoren beinhaltet die folgenden Schritte: Ätzen von Gräben in ein Halbleitersubstrat zum Ausbilden eines aktiven Bereichsgebiets; Auskleiden der Gräben und des aktiven Bereichsgebiets mit Siliziumnitrit, Ausbilden flacher Grabenisolationsgebiete neben dem aktiven Bereichsgebiet durch Füllen der Gräben mit Siliziumdioxid und Entfernen des Siliziumnitrits von dem aktiven Bereichsgebiet. Ein Gateoxid wird über dem aktiven Bereichsgebiet ausgebildet, wobei Divots zwischen dem aktiven Bereichsgebiet und den flachen Grabenisolationsgebieten entstehen. Dotierstoffe werden in das aktive Bereichsgebiet implantiert, um eine Sourceelektrode und Drainelektrode des Transistors auszubilden. Nach dem Schritt des Implantierens wird eine Abstandshalterschicht aus einem dritten dielektrischen Material über der Gateoxidschicht ausgebildet, um die Divots zu füllen, ge folgt von dem anisotropen Ätzen der Abstandshalterschicht, um Abstandshalter in den Divots derart auszubilden, daß das Gateleitermaterial daran gehindert wird, in die Divots einzudringen, und das Gateleitermaterial ist durch die Abstandshalter von Ecken des aktiven Bereichsgebiets beabstandet, um die Ausbildung der parasitären Eckbauelementen zu verhindern.
  • Bei alternativen Verfahren kann das dritte dielektrische Material selektiv relativ zu dem Gateoxid geätzt werden. Das dritte dielektrische Material kann ein Nitrit oder ein Oxid enthalten. Das dritte dielektrische Material kann durch einen chemischen Dampfabscheidungsprozeß abgeschieden werden. Das erste dielektrische Material kann Siliziumnitrit enthalten. Das zweite dielektrische Material kann Siliziumoxid enthalten. Der Schritt des Ausbildens von flachen Grabenisolationsgebieten neben dem aktiven Bereichsgebiet durch Füllen der Gräben mit einem zweiten dielektrischen Material kann den Schritt des Ausbildens von flachen Grabenisolationsgebieten neben dem aktiven Bereichsgebiet derart beinhalten, daß das aktive Bereichsgebiet über einer oberen Oberfläche des zweiten dielektrischen Materials angeordnet ist. Der Schritt des Ausbildens von flachen Grabenisolationsgebieten neben dem aktiven Bereichsgebiet durch Füllen der Gräben mit einem zweiten dielektrischen Material kann den Schritt des Ausbildens von flachen Grabenisolationsgebieten neben dem aktiven Bereichsgebiet derart beinhalten, daß das aktiven Bereichsgebiet unter einen oberen Oberfläche des zweiten dielektrischen Materials angeordnet ist. Die Gräben können mit Siliziumdioxid gefüllt werden. Die Abstandshalterschicht kann eine Dicke von etwa 1-3 % einer Breite des aktiven Bereichsgebiets enthalten.
  • Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden ausführlichen Beschreibung von veranschaulichenden Ausführungsformen davon, die in Verbindung mit den beiliegenden Zeichnungen zu lesen ist.
  • KURZE BESCHREIBUNG VON ZEICHNUNGEN
  • Die vorliegende Offenbarung legt die folgende Beschreibung bevorzugter Ausführungsformen unter Bezugnahme auf die folgenden Figuren im Detail vor. Es zeigen:
  • 1A eine Querschnittsansicht eines herkömmlichen Transistors mit darin gemäß dem Stand der Technik ausgebildeten parasitären Ecktransistoren;
  • 1B eine Querschnittsansicht an der Schnittlinie 1B-1b des herkömmlichen Transistors von 1A;
  • 2 eine Querschnittsansicht eines teilweise hergestellten Halbleiterbauelements, die eine auf einem Substrat ausgebildete Maskenschicht für die vorliegende Erfindung zeigt;
  • 3 eine Querschnittsansicht des Halbleiterbauelements von 2, die die für die vorliegende Erfindung strukturierte Maskenschicht zeigt;
  • 4 eine Querschnittsansicht des Halbleiterbauelements von 3, die in dem Substrat ausgebildete Gräben für flache Grabenisolationsgebiete für die vorliegende Erfindung zeigt;
  • 5 eine Querschnittsansicht des Halbleiterbauelements von 4, die einen für die vorliegende Erfindung abgeschiedenen Liner zeigt;
  • 6A und 6B eine Querschnittsansicht des Halbleiterbauelements von 5, die die Gräben zeigt, die gefüllt sind, um flache Grabenisolationsgebiete unter bzw. über dem aktiven Bereichsgebiet gemäß der vorliegenden Erfindung auszubilden;
  • 7a und 7B eine Querschnittsansicht des Halbleiterbauelements von 6A bzw. 6B, die den aus dem aktiven Bereichsgebiet gemäß der vorliegenden Erfindung entfernten Liner zeigt;
  • 8A und 8B eine Querschnittsansicht des Halbleiterbauelements von 7A bzw. 7B, die ein gemäß der vorliegenden Erfindung ausgebildetes Gateoxid zeigt;
  • 9A und 9B eine Querschnittsansicht des Halbleiterbauelements von 8A bzw. 8B, die die Implantierung des aktiven Bereichsgebiets gemäß der vorliegenden Erfindung zeigt;
  • 10A und 10B eine Querschnittsansicht des Halbleiterbauelements von 9A bzw. 9B, die eine Abstandshalterschicht zeigt, die ausgebildet ist,. um Divots gemäß der vorliegenden Erfindung zu füllen;
  • 11A und 11B eine Querschnittsansicht des Halbleiterbauelements von 10A bzw. 10B, die in den Divots gemäß der vorliegenden Erfindung ausgebildete Abstandshalter zeigt;
  • 12A und 12B eine Querschnittsansicht des Halbleiterbauelements von 11A bzw. 11B, die eine abgeschiedene Gateleiterschicht zeigt, die von Ecken des aktiven Bereichsgebiets durch die Abstandshalter gemäß der vorliegenden Erfindung getrennt ist; und
  • 13 eine Draufsicht auf einen Feldeffekttransistor der 12A und 12B gemäß der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung betrifft das Verhindern eines parasitären Lecks von parasitären Eckbauelementen in Feldeffekttransistoren (FETs). Indem die neben aktiven Bereichen des FET ausgebildeten Divots gefüllt werden, wird Gateleitermaterial daran gehindert, in das Divot einzudringen. Dies führt zu einer dramatischen Erhöhung einer Schwellwertspannung der parasitären Eckbauelemente des FET. Weitere Verbesserungen werden durch die vorliegende Erfindung erreicht, indem der aktive Bereich implantiert wird, bevor Divot füllende Abstandshalter entstehen. Dies erhöht die Schwellwertspannung der parasitären Eckbauelemente weiter.
  • Nunmehr in spezifischem Detail auf die Zeichnungen bezugnehmend, in denen sich gleiche Bezugszahlen in den mehreren Ansichten auf gleiche oder identische Elemente beziehen und anfänglich auf 2, die eine Querschnittsansicht eines teilweise hergestellten Halbleiterbauelements 100 zeigt. Ein Substrat 102 wird bevorzugt aus monokristallinem Silizium hergestellt, obwohl andere Substratmaterialien eingesetzt werden können. Eine Maskenschicht 144 wird auf dem Substrat 102 ausgebildet. Die Maskenschicht 104 kann einen Photolack oder eine dieelektrische Maskenschicht enthalten.
  • Unter Bezugnahme auf die 3 und 4 wird die Maskenschicht 104 strukturiert, um im Substrat 102 ein aktives Bereichsgebiet 106 zu definieren. Gräben 108 sind auf gegenüberliegenden Seiten des aktiven Bereichsgebiets 106 ausgebildet. Gräben werden bevorzugt durch Einsatz einer anisotropen Ätzung wie etwa reaktiven Ionenätzens geätzt. Unter Bezugnahme auf 5 werden verbleibende Abschnitte der Maskenschicht 104 entfernt und ein Liner 110 abgeschieden, um die Gräben 108 und das aktive Bereichsgebiet 106 auszukleiden. Der Liner 110 enthält bevorzugt Siliziumnitritmaterial.
  • Unter Bezugnahme auf 6A sind Gräben 108 mit Isolationsmaterial 112 gefüllt. Das Isolationsmaterial 112 enthält bevorzugt Siliziumdioxid, obwohl andere dielektrische Materialien verwendet werden können. Das Isolationsmaterial 112 kann etwa die gleiche Höhe wie das aktive Bereichsgebiet 106 aufweisen. Das Isolationsmaterial 112 kann jedoch niedriger oder höher als das aktive Bereichsgebiet 106 sein, wie in den 6a bzw. 6b gezeigt. Vorteilhafterweise kann die vorliegende Erfindung in jeder dieser Situationen verwendet werden. Isolationsmaterial 112 bildet flache Grabenisolationsgebiete 113.
  • Unter Bezugnahme auf die 7A und 7B ist der Liner 110 vom aktiven Bereichsgebiet 106 abgelöst. Dadurch entsteht ein Divot 114 zwischen dem aktiven Bereichsgebiet 106 und den flachen Grabenisolationsgebieten 113.
  • Nunmehr unter Bezugnahme auf die 8A und 8B wird eine Gateoxidschicht 116 thermisch über dem aktiven Bereichsgebiet 106 und den flachen Grabenisolationsgebieten 113 aufgewachsen. Dies füllt einen Teil des Divots 114 aus, doch verbleibt ein Divot 118 in der Gateoxidschicht 116. Herkömmlicherweise füllt sich dieses Divot 118 mit Gateleitermaterial, so daß parasitäre Eckbauelemente entstehen.
  • Unter Bezugnahme auf die 9A und 9B wird nun eine Implantation von aktiven Bereichsgebieten 106 vorgenommen. Vorteilhafterweise wird die Implantation von Dotierstoffen vor der Einführung einer Abstandshalterschicht (120 von 10A und 10B) vorgenommen, was in späteren Schritten beschrieben wird. Die Implantation von Dotierstoffen erfolgt bevorzugt durch Einsatz von dem Fachmann bekannten Ionenimplantationstechniken. Die Implantation wird für Sourceelektroden und Drainelektroden von Transistorbauelementen sowie Implantationen in einem Kanalgebiet vorgenommen (siehe 1B). Durch die Implantation von Dotierstoffen entstehen aktive Bereiche 122, die Sourceelektroden-124- und Drainelektroden-126-Gebiete enthalten (13). Implantation von Datierstoffen für Sourceelektroden- und Drainelektrodengebiete wird bevorzugt nach der Ausbildung einer Gateelektrodenstruktur zur Selbstjustierung der Sourcelektroden- und Drainelektrodengebiete vorgenommen.
  • Unter Bezugnahme auf die 10A und 10B wird eine Abstandshalterschicht 120 auf der Gateoxidschicht über den flachen Grabenisolationsgebieten 113 abgeschieden. Die Abstandshalterschicht 120 kann ein Nitrit oder Oxid enthalten. Bei einer bevorzugten Ausführungsform wird die Abstandshalterschicht 120 durch Einsatz eines chemischen Dampfabscheidungsprozesses (CVD) abgeschieden, obwohl andere Prozesse ebenfalls eingesetzt werden könnten. Die Abstandshalterschicht 120 ist bevorzugt ein Nitrit, wie etwa Siliziumnitrit, weil diese Abstandshalterschicht selektiv relativ zu der darunterliegenden Gateoxidschicht 116 geätzt werden kann. Wenn für die Abstandshalterschicht 120 ein Oxid verwendet wird, erhält man mit dem Prozeß zum Ausbilden der Oxidschicht (zum Beispiel CVD) eine gewisse Selektivität zum Ätzen der Abstandshalterschicht 120 relativ zur Gateoxidschicht 116. Wenn jedoch ein Nitrit-„Gateoxid" verwendet wird, wird Siliziumdioxid für die Abstandshalterschicht bevorzugt. Die Abstandshalterschicht 120 wird bevorzugt konform über der Gateoxidschicht 116 aufgebracht. Bei einer bevorzugten Ausführungsform wird die Abstandshalterschicht 120 mit einer Dicke von zwi schen etwa 1% und etwa 3% der Breite des aktiven Bereichs abgeschieden, damit das Divot 118 ausreichend gefüllt wird. Vorteilhafterweise wird die Abstandshalterschicht 120 nach der Implantation aktiver Bereichsgebiete 106 abgeschieden. Auf diese Weise ist die Abstandshalterschicht 120 im wesentlichen frei von Dotierstoffen, die die Ausbildung parasitärer Eckbauelemente durch Absenken einer Schwellwertspannung der Eckbauelemente fördern würde, wie unten beschrieben wird.
  • Unter Bezugname auf die 11A und 11B wird die Abstandshalterschicht 120 selektiv geätzt, um Material von der Gateoxidschicht 116 zu entfernen. Der Ätzprozeß ist bevorzugt ein anisotroper Ätzprozeß wie etwa ein reaktiver Ionenätzprozeß (RIE) oder Äquivalente. Durch anisotropes Ätzen der Abstandshalterschicht 120 entstehen Abstandshalter 128 in Divots 118 gemäß der Erfindung.
  • Unter Bezugnahme auf die 12A und 12B werden eine oder mehrere Gateleiterschichten 130 über aktiven Bereichsgebieten 106 in Kontakt mit dem Gateoxid 116 und Abstandshaltern 128 abgeschieden und strukturiert. Das Gateleitermaterial enthält bevorzugt Polysilizium. Die vorliegende Erfindung schließt vorteilhafterweise aus, daß irgendwelches Gateleitermaterial der Schicht 130 in das Divot 118 eindringt, und vergrößert zusätzlich den Abstand zwischen dem aktiven Bereichsgebiet 106 und der Gateleiterschicht 130 an den Ecken der aktiven Bereichsgebiete 106. Die parasitären Eckbauelemente werden deshalb durch einen vergrößerten Abstand zwischen der Gateleiterschicht 130 und aktiven Bereichen verhindert. Da Abstandshalter 128 nach der Dotierstoffimplantation ausgebildet werden, sind die Abstandshalter 128 im wesentlichen frei von Dotierstof fen, was die Schwellwertspannung von Eckbauelementen weiter heraufsetzt. Durch Bereitstellen der Implantation von Dotierstoffen vor der Ausbildung von Abstandshaltern 128 werden zudem aktive Bereichsgebiete 106 auf gleichförmigere Weise dotiert, was zu einer homogenen Dotierstoffdichte zwischen den Ecken und der Mitte der aktiven Bereiche führt. Diese Homogenität reduziert die Schwellwertspannung der Eckbauelemente noch weiter.
  • Unter Bezugnahme auf 13 wird eine Draufsicht auf einen Feldeffekttransistor (FET) gezeigt. Das aktive Bereichsgebiet 106 enthält Sourceelektrode 124 und Drainelektrode 126. Der Liner 110 trennt das aktive Bereichsgebiet 106 von flachen Grabenisolationsgebieten 113. Eine Gateleiterschicht 130 bildet die Gateelektrode des FET. Ecken, wo parasitäre Bauelemente entstehen, sind durch Gebiete 132 angegeben. Querschnittsansichten von 2-12B sind an der Schnittlinie 13-13 von 13 genommen worden.
  • Nachdem bevorzugte Ausführungsformen für einen neuartigen Abstandshalterprozeß zum Eliminieren eines Ecktransistorbauelements beschrieben worden sind (die darstellend und nicht beschränkend sein sollen), wird angemerkt, daß vom Fachmann angesichts der obigen Lehren Modifikationen und Variationen vorgenommen werden können. Es versteht sich deshalb, daß an den besonderen Ausführungsformen der offenbarten Erfindung Änderungen vorgenommen werden können, die innerhalb des Schutzbereichs der Erfindung liegen, wie durch die beigefügten Ansprüche umrissen.

Claims (9)

  1. Verfahren zum Ausbilden von Abstandshaltern zum Verhindern der Ausbildung parasitärer Eckbauelemente in einem Transistor, umfassend die folgenden Schritte: Ätzen von Gräben (108) in ein Halbleitersubstrat zum Ausbilden eines aktiven Bereichsgebiets (106); Auskleiden der Gräben (108) und des aktiven Bereichsgebiets (106) mit einem ersten dielektrischen Material (110); Ausbilden flacher Grabenisolationsgebiete (113) neben dem aktiven Bereichsgebiet durch Füllen der Gräben (108) mit einem zweiten dielektrischen Material (112); Entfernen des ersten dielektrischen Materials (110) von dem aktivem Bereichsgebiet (106) und von zwischen dem aktiven Bereichsgebiet (106) und den flachen Grabenisolationsgebieten (113), um Divots (114) auszubilden; Ausbilden eines Gateoxids (116) über dem aktiven Bereichsgebiet (106) und über den flachen Grabenisolationsgebieten (113), wobei Divots (118) zwischen dem aktiven Bereichsgebiet (106) und den flachen Grabenisolationsgebieten (113) entstehen; Implantieren von Dotierstoffen in das aktive Bereichsgebiet (106), um eine Sourceelektrode und eine Drainelektrode des Transistors auszubilden; nach dem Schritt des Implantierens, Abscheiden einer aus einem dritten dielektrischen Material ausgebildeten Abstandshalterschicht (120) über der Gateoxidschicht (116), um die Divots (118) zu füllen, wobei die Abstandshalterschicht (120) frei von den Dotierstoffen ist; und anisotropes Ätzen der Abstandshalterschicht (120), um Abstandshalter (128) in den Divots (118) derart auszubilden, daß das Gateleitermaterial (130) daran gehindert wird, in die Divots (118) einzudringen, und das Gateleitermaterial (130) ist durch die Abstandshalter (128) von Ecken des aktiven Bereichsgebiets (106) beabstandet, um die Ausbildung der parasitären Eckbauelemente zu verhindern.
  2. Verfahren nach Anspruch 1, wobei das dritte dielektrische Material selektiv relativ zu dem Gateoxid (116) geätzt wird.
  3. Verfahren nach Anspruch 1, wobei das dritte dieelektrische Material ein Nitrit oder ein Oxid enthält.
  4. Verfahren nach Anspruch 1, wobei das dritte dieelektrische Material durch einen chemischen Dampfabscheidungsprozeß abgeschieden wird.
  5. verfahren nach Anspruch 1, wobei das erste dielektrische Material (110) Siliziumnitrit enthält.
  6. Verfahren nach Anspruch 1, wobei das zweite dielektrische Material (112) Siliziumoxid enthält.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens von flachen Grabenisolationsgebieten (113) neben dem aktiven Bereichsgebiet (106) durch Füllen der Gräben (108) mit einem zweiten dielektrischen Material (112) den Schritt des Ausbildens von flachen Grabenisolationsgebieten (113) neben dem aktiven Bereichsgebiet (106) derart umfaßt, daß das aktive Bereichsgebiet (106) über ei ner oberen Oberfläche des zweien dielektrischen Materials (112) angeordnet ist.
  8. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens von flachen Grabenisolationsgebieten (113) neben dem aktiven Bereichsgebiet (106) durch Füllen der Gräben (108) mit einem zweiten dielektrischen Material den Schritt des Ausbildens von flachen Grabenisolationsgebieten (113) neben dem aktiven Bereichsgebiet (106) derart umfaßt, daß das aktive Bereichsgebiet (106) unter einer oberen Oberfläche des zweien dielektrischen Materials (112) angeordnet ist.
  9. Verfahren nach Anspruch 1, wobei der Schritt des Abscheidens einer Abstandshalterschicht (120) das Abscheiden der Abstandshalterschicht (120) mit einer Dicke von zwischen 1% und 3% einer Breite des aktiven Bereichsgebiets (106) beinhaltet.
DE60033548T 1999-11-02 2000-11-01 Herstellung von abstandsstücken zur verhinderung von transistorausbildungen an grabenisolationskanten Expired - Lifetime DE60033548T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US432063 1999-11-02
US09/432,063 US6207513B1 (en) 1999-11-02 1999-11-02 Spacer process to eliminate corner transistor device
PCT/US2000/030089 WO2001033627A1 (en) 1999-11-02 2000-11-01 Spacer process to eliminate isolation trench corner transistor device

Publications (2)

Publication Number Publication Date
DE60033548D1 DE60033548D1 (de) 2007-04-05
DE60033548T2 true DE60033548T2 (de) 2007-11-22

Family

ID=23714599

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60033548T Expired - Lifetime DE60033548T2 (de) 1999-11-02 2000-11-01 Herstellung von abstandsstücken zur verhinderung von transistorausbildungen an grabenisolationskanten

Country Status (7)

Country Link
US (1) US6207513B1 (de)
EP (1) EP1226606B1 (de)
JP (1) JP2003513470A (de)
KR (1) KR100676992B1 (de)
CN (1) CN1415116A (de)
DE (1) DE60033548T2 (de)
WO (1) WO2001033627A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10131710B4 (de) * 2001-06-29 2006-05-18 Infineon Technologies Ag Verfahren zur gezielten Einstellung der Stufenhöhe bei der STI-Technik zur Herstellung von integrierten Schaltungen
US6524938B1 (en) 2002-02-13 2003-02-25 Taiwan Semiconductor Manufacturing Company Method for gate formation with improved spacer profile control
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
US6750117B1 (en) * 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
JP2010034468A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置及びその製造方法
KR200457825Y1 (ko) * 2009-03-18 2012-01-05 김통일 자외선 살균기
US8105893B2 (en) 2009-11-18 2012-01-31 International Business Machines Corporation Diffusion sidewall for a semiconductor structure
CN103681271B (zh) * 2012-09-04 2016-05-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构及其制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02113548A (ja) * 1988-10-21 1990-04-25 Mitsubishi Electric Corp 半導体装置
JP2946920B2 (ja) * 1992-03-09 1999-09-13 日本電気株式会社 半導体装置の製造方法
JPH05259450A (ja) * 1992-03-12 1993-10-08 Mitsubishi Electric Corp 半導体装置及び製造方法
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
JPH06342846A (ja) * 1993-04-07 1994-12-13 Mitsubishi Electric Corp トレンチ分離構造を有する半導体装置およびその製造方法
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5436190A (en) 1994-11-23 1995-07-25 United Microelectronics Corporation Method for fabricating semiconductor device isolation using double oxide spacers
US5521422A (en) 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
JPH08330410A (ja) * 1995-05-31 1996-12-13 Sony Corp 素子分離方法、素子分離構造、及び半導体装置
US5899727A (en) 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
US5777370A (en) * 1996-06-12 1998-07-07 Advanced Micro Devices, Inc. Trench isolation of field effect transistors
US5923991A (en) 1996-11-05 1999-07-13 International Business Machines Corporation Methods to prevent divot formation in shallow trench isolation areas
US5763315A (en) 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5741740A (en) 1997-06-12 1998-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer
JPH1187490A (ja) * 1997-07-14 1999-03-30 Sony Corp 半導体装置およびその製造方法
US6093619A (en) * 1998-06-18 2000-07-25 Taiwan Semiconductor Manufaturing Company Method to form trench-free buried contact in process with STI technology
TW444333B (en) * 1998-07-02 2001-07-01 United Microelectronics Corp Method for forming corner rounding of shallow trench isolation
US5950090A (en) * 1998-11-16 1999-09-07 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
JP2000223704A (ja) * 1999-01-29 2000-08-11 Sony Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE60033548D1 (de) 2007-04-05
CN1415116A (zh) 2003-04-30
WO2001033627A1 (en) 2001-05-10
KR100676992B1 (ko) 2007-01-31
JP2003513470A (ja) 2003-04-08
US6207513B1 (en) 2001-03-27
EP1226606B1 (de) 2007-02-21
KR20020049002A (ko) 2002-06-24
EP1226606A1 (de) 2002-07-31

Similar Documents

Publication Publication Date Title
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE102005010944B4 (de) Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
DE10219107B4 (de) SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
DE60222751T2 (de) Feldeffekttransistorstruktur und herstellungsverfahren
DE102009010174B9 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE19906030A1 (de) Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE10297535T5 (de) Verfahren zur Herstellung eines Hochspannungs-MOS-Transistors durch Ionen-Implantation
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE2903534A1 (de) Feldeffekttransistor
DE10139827A1 (de) Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
DE19642539A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10237896A1 (de) Integrierte Abstandsschicht für die Gate-/Source-/Drain-Isolierung in einer vertikalen Arraystruktur
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE10134444A1 (de) Halbleitervorrichtung zum Reduzieren des Übergangszonenleckstromes und des Schmalweiteneffektes und Verfahren zur Herstellung derselben
EP1631990B1 (de) Herstellungsverfahren für einen feldeffekttransistor
DE60033548T2 (de) Herstellung von abstandsstücken zur verhinderung von transistorausbildungen an grabenisolationskanten
DE10012112C2 (de) Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
DE19937912A1 (de) Halbleiterbauelement mit schwebendem Gate und Verfahren zu seiner Herstellung
DE10246682A1 (de) Halbleiter-Vorrichtung
DE19824242A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE102015121913B4 (de) Verfahren zur lokalen Isolierung zwischen Transistoren, die auf einem Substrat SOI, insbesondere FDSOI, verwirklicht sind, und entsprechende integrierte Schaltung
WO2003015162A2 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE10303926B4 (de) Verbesserte Technik zur Herstellung von Kontakten für vergrabene dotierte Gebiete in einem Halbleiterelement

Legal Events

Date Code Title Description
8364 No opposition during term of opposition