JPH0846029A - 分離部材を形成する方法 - Google Patents

分離部材を形成する方法

Info

Publication number
JPH0846029A
JPH0846029A JP7159235A JP15923595A JPH0846029A JP H0846029 A JPH0846029 A JP H0846029A JP 7159235 A JP7159235 A JP 7159235A JP 15923595 A JP15923595 A JP 15923595A JP H0846029 A JPH0846029 A JP H0846029A
Authority
JP
Japan
Prior art keywords
layer
nitride
oxide
trench
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7159235A
Other languages
English (en)
Other versions
JP3079011B2 (ja
Inventor
Paul M Fahey
ポウル・マーティン・ファヘイ
Erwin Hammerl
アーウィン・ハマール
Herbert L Ho
ハーバート・レイ・ホー
Mutsuo Morikado
ムツオ・モリカド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0846029A publication Critical patent/JPH0846029A/ja
Application granted granted Critical
Publication of JP3079011B2 publication Critical patent/JP3079011B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/05Etch and refill

Abstract

(57)【要約】 【目的】 空隙のないトレンチ分離を形成する。 【構成】 集積回路におけるデバイスのために、窒化物
ライナ層で浅いトレンチ分離を形成する方法は、5nm
未満の厚さのライナを用いることによって、トレンチ充
填材内に容認できない空隙をもたらす窒化物ライナをリ
セスする問題を解決する。800℃における高温酸化ア
ニールによるトレンチ酸化物充填材の高密度化工程は、
不純物を追い出し、従来の1000℃のアルゴン・アニ
ールと同じ密度を達成するばかりではなく、熱負荷をか
なり減少させる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明の分野は、トレンチ内部上
の誘電体層を含む、トレンチ分離集積回路処理の分野で
ある。
【0002】
【従来の技術】トレンチによって分離された集積回路に
おいて、よく知られた問題は、シリコン基板上のトレン
チ内の誘電体充填材によって引き起こされる応力の問題
である。米国特許第4631803号明細書は、応力を
緩和するために用いられる1組の異なるライナ(lin
er)を開示している。1つの例は、酸化物−窒化物
(ON)層であり、他の例は、酸化物−窒化物−酸化物
(ONO)の3層である。種々の文献は、20〜45n
mの範囲の厚い酸化物層および30〜60nmの範囲の
比較的厚い窒化物層を開示している。他の文献であるI
EEE Transaction on Electr
on Devices,Vol.37,No.5,Ma
y 1990におけるS.R.Stifflerらの
“Oxidation−Induced Defect
Generation in Advanced D
RAM Structures”は、厚さ7nmの比較
的薄い窒化物層を開示している。
【0003】
【発明が解決しようとする課題】従来技術における種々
の窒化物ライナに関する問題は、熱リン酸による通常の
除去処理が、ウエハを覆う保護用のパッド窒化物を取り
除くために用いられると、リン酸が、窒化物ライナをリ
セスし、ギャップを露出させるということである。フッ
化水素酸による次のエッチングは、そのリセスを容認で
きないほど大きな空隙に拡大する。
【0004】
【課題を解決するための手段】本発明は、トレンチが反
応性イオンエッチング処理によりエッチングされ、5n
m未満の厚さを有する窒化物の薄いライナで裏うちされ
る分離トレンチの形成方法に関する。
【0005】本発明の特徴は、従来のアルゴン・アニー
ルよりもさらに低い温度、例えば、約800℃の温度で
トレンチ酸化物充填材の高密度化のための高温酸化アニ
ール(湿式酸化)を行うことである。
【0006】
【実施例】図1には、厚さ約8nmの通常のパッド酸化
物ライナ20と厚さ約150nmの通常のパッド窒化物
層30とを有する基板(またはエピタキシャル層)10
の一部分が示されている。通常の反応性イオンエッチン
グ処理(CF4 −CHF3−Ar)は、酸化物および窒
化物をエッチングし、約0.1〜1μmの図示する深さ
まで分離トレンチ50を切り出す。熱酸化工程は、表面
を安定させるため約20nmの標準厚さを有する、図に
太線で示される熱酸化物(SiO2 )の薄層52を形成
する。当業者は、トレンチの上隅および下隅が、酸化処
理によって作り出される応力によって引き起こされる結
晶欠陥を受けやすいことを十分に理解している。窒化物
(Si3 4 )および/または酸化物の層の形成を含
む、応力を緩和する多くの方法が試みられている。
【0007】従来技術が有している問題は、パッド窒化
物30が熱リン酸を用いる通常の除去処理で除去される
とき、リン酸が窒化物トレンチ・ライナに沿って下方へ
浸透し、リセスを形成することである。そのような問題
は、リセス32′を表す図5に説明されており、リセス
32′は、次のエッチング工程でトレンチ内の酸化物充
填材60と酸化物ライナ52をエッチングにさらすので
容認できない。通常のフッ化水素酸への浸漬が用いられ
るときは、リセス32′は拡大し、最終的にトレンチ充
填材内に容認できない大きな空隙を作るであろう。
【0008】図2は、770℃で2分間、NH3 :Si
2 Cl2 が10:1のフローを用いて、200mTo
rrの圧力で4nmのLPCVD窒化物層32を堆積す
る本発明による工程の結果を示している。当業者は、パ
ラメータを変更し、例えば温度(800℃未満)、フロ
ーレート等を変えることによって、容易に状況に適合さ
せることができるであろう。好適な実施例は、窒化物ラ
イナの厚さを良好に制御するために、例えば720℃の
低い堆積温度を用いている。以下に説明するように、そ
のような層は、上述したリセスの問題に影響されないこ
とが分かった。
【0009】図3には、550nmのTEOS(テトラ
・エチル・オルト・シリケート)酸化物を堆積して得ら
れる酸化物充填材60と、この酸化をアニールし高密度
化する工程が示されている。堆積工程では、まず、TE
OS酸化物を、トレンチを充填するのに十分な厚さに堆
積し、窒化物ライナ32の表面に堆積したTEOS酸化
物は、エッチングまたは公知平坦化技術により除去し、
図3に示すように窒化物層32を露出させる。高密度化
工程は、800℃の温度での高温(pyrogeni
c)酸化アニール(酸化状態中のアニールを意味する湿
式酸化)として実施される。酸化物充填材60の高密度
化において、この温度での湿式酸化アニールの結果は、
1000℃のアルゴン雰囲気中の従来のアニール工程の
結果と比較される。フッ化水素酸のエッチング抵抗は、
アルゴン中でアニールされた酸化物と同じである。低い
温度を用いることは、基板上の熱負荷を減少させ、それ
ゆえ、前に注入され、または拡散されたドーパントの拡
散広がりは、かなり減少するという重要な利点を持って
いる。酸化アニールは、充填されたトレンチを酸化する
ことによって生じる応力のために、従来技術では実施さ
れなかった。窒化物ライナ32が完全でないならば、酸
素は、トレンチ物質とライナ内のすべてのホールとを介
して基板内に拡散し、窒化物ライナの背後で酸化を起こ
して結果的に応力を増大させる。本発明の有利な特徴
は、トレンチ周辺にいかなる結晶欠陥の発生も検出する
ことなく、種々の酸化工程が反復できることである。上
述の条件の下で形成された厚さ3nmの窒化物ライナ
は、ライナの背後の基板の酸化を許してしまうことが分
かった。
【0010】本発明の追加の利点は、酸素雰囲気が、誘
電体から不所望な不純物を追い出すのに有効であること
である。例えば、便利なトレンチ充填処理は、K.Fu
jinoらのJ.Electrochemical S
oc.Vol.137,p.2883,1990に開示
されたオゾン支援TEOS処理であり、その処理の間に
かなりの量のフッ素が酸化物と混合される。湿式酸化工
程は、アルゴン・アニールではそうではないのだが、容
易にフッ素を取り除く。
【0011】図4には、パッド窒化物およびパッド酸化
物の除去処理後の同じ酸化物充填材60を示している。
窒化物ライナ32は、基板表面と同じ高さで示されてい
る。7nmのライナが、165℃で通常の熱リン酸浴槽
において10nm/分のエッチング・レイトを持つが、
4nmの例示層は、リセスを全く検出することなく標準
の25分のオーバエッチングに耐えることが分かった。
【0012】この改良の結果、浅いトレンチを形成する
ための処理窓と応力の量とは、かなり増大した。当業者
は、本発明の概念を保持しながら、多くのパラメータを
変えることがでることを容易に理解するであろう。
【0013】
【発明の効果】以上説明したように本発明のトレンチ分
離を形成する方法は、5nm未満の厚さのライナを用い
ることによってトレンチ充填材内に容認できない空隙を
もたらす窒化物ライナの処理の問題を解決する。800
℃における高温酸化物アニールによるトレンチ酸化物充
填材の高密度化工程は、不純物を追い出し、従来の10
00℃のアルゴン・アニールと同じ密度を達成するばか
りでななく、熱負荷をかなり減少させる。
【図面の簡単な説明】
【図1】本発明によるトレンチの部分断面図である。
【図2】製造工程でのトレンチを示す図である。
【図3】製造工程でのトレンチを示す図である。
【図4】製造工程でのトレンチを示す図である。
【図5】従来のトレンチの断面図である。
【符号の説明】
10 基板 20 パッド酸化物ライナ 30 パッド窒化物層 32 窒化物ライナ 32′ リセス 50 分離トレンチ 52 酸化物ライナ 60 トレンチ酸化物充填材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーウィン・ハマール アメリカ合衆国 ニューヨーク州 ストー ムヴィル サニー レーン 109 (72)発明者 ハーバート・レイ・ホー アメリカ合衆国 ニューヨーク州 ワシン トンヴィル バーネット ウェイ 7 (72)発明者 ムツオ・モリカド アメリカ合衆国 ニューヨーク州 フィッ シュキル ルート 52 フィッシュキル グレン 5ビー

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】集積回路のシリコン層内に埋め込まれた分
    離部材を形成する方法において、 シリコン層の上面に窒化物層を含む保護層を堆積する工
    程と、 前記保護層をエッチングして、1組の分離マスク開口を
    形成する工程と、 反応性イオンエッチング処理により前記1組の分離マス
    ク開口をエッチングして、1組の分離トレンチを形成す
    る工程と、 5nm未満の厚さを有する窒化物のコンフォーマル層を
    堆積する工程と、 前記1組の分離トレンチを充填するように前記1組の分
    離トレンチに酸化物CVD層を堆積する工程と、 リン酸により前記窒化物層を除去する工程と、を含む分
    離部材を形成する方法。
  2. 【請求項2】酸化物CVD層を堆積する工程の次に、高
    温酸化アニールにより前記酸化物CVD層をアニールす
    る工程が続く請求項1記載の分離部材を形成する方法。
  3. 【請求項3】前記酸化物CVD層を堆積する工程が、オ
    ゾン支援TEOS堆積であり、前記高温酸化アニールに
    より前記酸化物CVD層をアニールする工程が、前記酸
    化物CVD層からフッ素を追い出す請求項2記載の分離
    部材を形成する方法。
  4. 【請求項4】前記窒化物のコンフォーマル層を堆積する
    工程を、800℃未満の温度で実施する請求項1記載の
    分離部材を形成する方法。
  5. 【請求項5】前記窒化物のコンフォーマル層を堆積する
    工程の前に、熱酸化物の薄層を成長させる工程が先行す
    る請求項1記載の分離部材を形成する方法。
JP07159235A 1994-06-29 1995-06-26 分離部材を形成する方法 Expired - Fee Related JP3079011B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/268,378 US5447884A (en) 1994-06-29 1994-06-29 Shallow trench isolation with thin nitride liner
US268378 1994-06-29

Publications (2)

Publication Number Publication Date
JPH0846029A true JPH0846029A (ja) 1996-02-16
JP3079011B2 JP3079011B2 (ja) 2000-08-21

Family

ID=23022734

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07159235A Expired - Fee Related JP3079011B2 (ja) 1994-06-29 1995-06-26 分離部材を形成する方法

Country Status (4)

Country Link
US (1) US5447884A (ja)
EP (1) EP0690493B1 (ja)
JP (1) JP3079011B2 (ja)
DE (1) DE69504252T2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289006A (ja) * 1998-03-02 1999-10-19 Samsung Electronics Co Ltd 集積回路にトレンチアイソレ―ションを形成する方法
JP2003513470A (ja) * 1999-11-02 2003-04-08 インフィニオン テクノロジーズ ノース アメリカ コーポレイション 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス
JP2005251973A (ja) * 2004-03-04 2005-09-15 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7589391B2 (en) 2002-03-18 2009-09-15 Fujitsu Microelectronics Limited Semiconductor device with STI and its manufacture
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
JP2010232677A (ja) * 2010-06-18 2010-10-14 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
US5652176A (en) * 1995-02-24 1997-07-29 Motorola, Inc. Method for providing trench isolation and borderless contact
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
US5643823A (en) * 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5985735A (en) * 1995-09-29 1999-11-16 Intel Corporation Trench isolation process using nitrogen preconditioning to reduce crystal defects
US5811347A (en) * 1996-04-29 1998-09-22 Advanced Micro Devices, Inc. Nitrogenated trench liner for improved shallow trench isolation
US5706164A (en) * 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers
US5923991A (en) * 1996-11-05 1999-07-13 International Business Machines Corporation Methods to prevent divot formation in shallow trench isolation areas
US6114741A (en) * 1996-12-13 2000-09-05 Texas Instruments Incorporated Trench isolation of a CMOS structure
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
CN1112727C (zh) * 1997-02-18 2003-06-25 株式会社日立制作所 半导体器件及其制造工艺
TW388100B (en) 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
US6097076A (en) * 1997-03-25 2000-08-01 Micron Technology, Inc. Self-aligned isolation trench
JPH10289946A (ja) * 1997-04-14 1998-10-27 Toshiba Corp 半導体装置の製造方法
US6121552A (en) * 1997-06-13 2000-09-19 The Regents Of The University Of Caliofornia Microfabricated high aspect ratio device with an electrical isolation trench
US6555484B1 (en) 1997-06-19 2003-04-29 Cypress Semiconductor Corp. Method for controlling the oxidation of implanted silicon
KR100230425B1 (ko) * 1997-06-20 1999-11-15 윤종용 보이드를 갖는 트렌치 소자분리막 형성방법
KR100444314B1 (ko) * 1997-06-30 2004-11-03 주식회사 하이닉스반도체 반도체소자제조방법
FR2766012B1 (fr) 1997-07-08 2001-01-19 France Telecom Procede de minimisation de l'effet de coin par densification de la couche isolante
US6057209A (en) * 1997-07-10 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a nitrogen bearing isolation region
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US6132631A (en) * 1997-08-08 2000-10-17 Applied Materials, Inc. Anisotropic silicon nitride etching for shallow trench isolation in an high density plasma system
US6087243A (en) * 1997-10-21 2000-07-11 Advanced Micro Devices, Inc. Method of forming trench isolation with high integrity, ultra thin gate oxide
KR100446286B1 (ko) * 1997-10-22 2004-10-14 삼성전자주식회사 반도체장치의 트렌치 소자분리방법
KR100244299B1 (ko) * 1997-12-13 2000-03-02 김영환 반도체소자의 격리영역 및 그 형성방법
US5882983A (en) * 1997-12-19 1999-03-16 Advanced Micro Devices, Inc. Trench isolation structure partially bound between a pair of low K dielectric structures
US6140691A (en) * 1997-12-19 2000-10-31 Advanced Micro Devices, Inc. Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate
US6008109A (en) * 1997-12-19 1999-12-28 Advanced Micro Devices, Inc. Trench isolation structure having a low K dielectric encapsulated by oxide
US6960818B1 (en) * 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
US6153478A (en) * 1998-01-28 2000-11-28 United Microelectronics Corp. STI process for eliminating kink effect
GB9801655D0 (en) * 1998-01-28 1998-03-25 Trikon Equip Ltd Method and apparatus for treating a substrate
US6727569B1 (en) 1998-04-21 2004-04-27 Advanced Micro Devices, Inc. Method of making enhanced trench oxide with low temperature nitrogen integration
TW383451B (en) * 1998-05-05 2000-03-01 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
KR100280107B1 (ko) 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
EP0959496B1 (en) * 1998-05-22 2006-07-19 Applied Materials, Inc. Methods for forming self-planarized dielectric layer for shallow trench isolation
US5880006A (en) * 1998-05-22 1999-03-09 Vlsi Technology, Inc. Method for fabrication of a semiconductor device
US6165869A (en) * 1998-06-11 2000-12-26 Chartered Semiconductor Manufacturing, Ltd. Method to avoid dishing in forming trenches for shallow trench isolation
KR100286736B1 (ko) 1998-06-16 2001-04-16 윤종용 트렌치 격리 형성 방법
US6759306B1 (en) * 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
US5989978A (en) * 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US6221785B1 (en) * 1998-09-17 2001-04-24 Winbond Electronics Corporation Method for forming shallow trench isolations
KR100297737B1 (ko) * 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6114258A (en) * 1998-10-19 2000-09-05 Applied Materials, Inc. Method of oxidizing a substrate in the presence of nitride and oxynitride films
US6218720B1 (en) 1998-10-21 2001-04-17 Advanced Micro Devices, Inc. Semiconductor topography employing a nitrogenated shallow trench isolation structure
US5960299A (en) * 1998-10-28 1999-09-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in integrated circuit
US6127215A (en) * 1998-10-29 2000-10-03 International Business Machines Corp. Deep pivot mask for enhanced buried-channel PFET performance and reliability
US6197658B1 (en) * 1998-10-30 2001-03-06 Taiwan Semiconductor Manufacturing Company Sub-atmospheric pressure thermal chemical vapor deposition (SACVD) trench isolation method with attenuated surface sensitivity
US6225171B1 (en) 1998-11-16 2001-05-01 Taiwan Semiconductor Manufacturing Company Shallow trench isolation process for reduced for junction leakage
US6080637A (en) * 1998-12-07 2000-06-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation technology to eliminate a kink effect
US6204146B1 (en) * 1998-12-10 2001-03-20 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6180467B1 (en) * 1998-12-15 2001-01-30 United Microelectronics Corp. Method of fabricating shallow trench isolation
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
KR100322531B1 (ko) 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6010948A (en) * 1999-02-05 2000-01-04 Taiwan Semiconductor Manufacturing Company Shallow trench isolation process employing a BPSG trench fill
US6358796B1 (en) 1999-04-15 2002-03-19 Taiwan Semiconductor Manufacturing Company Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation
KR100319620B1 (ko) * 1999-05-10 2002-01-05 김영환 반도체 소자의 격리구조 및 그 제조방법
KR100366619B1 (ko) * 1999-05-12 2003-01-09 삼성전자 주식회사 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
US6180490B1 (en) 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
KR100325610B1 (ko) * 1999-05-27 2002-02-25 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6255194B1 (en) * 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
US6350662B1 (en) 1999-07-19 2002-02-26 Taiwan Semiconductor Manufacturing Company Method to reduce defects in shallow trench isolations by post liner anneal
US7253047B2 (en) * 1999-09-01 2007-08-07 Micron Technology, Inc. Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry
KR100327604B1 (ko) * 1999-09-22 2002-03-07 윤종용 트렌치 격리영역 형성방법
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
JP2001144170A (ja) 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100564988B1 (ko) * 1999-12-22 2006-03-28 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
US6348394B1 (en) 2000-05-18 2002-02-19 International Business Machines Corporation Method and device for array threshold voltage control by trapped charge in trench isolation
JP2002043408A (ja) 2000-07-28 2002-02-08 Nec Kansai Ltd 半導体装置の製造方法
US6817903B1 (en) * 2000-08-09 2004-11-16 Cypress Semiconductor Corporation Process for reducing leakage in an integrated circuit with shallow trench isolated active areas
US8030172B1 (en) 2000-09-12 2011-10-04 Cypress Semiconductor Corporation Isolation technology for submicron semiconductor devices
JP4346228B2 (ja) * 2000-09-21 2009-10-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
US6335259B1 (en) * 2001-02-22 2002-01-01 Macronix International Co., Ltd. Method of forming shallow trench isolation
KR100407567B1 (ko) 2001-04-10 2003-12-01 삼성전자주식회사 덴트 없는 트렌치 격리 형성 방법
US7267037B2 (en) 2001-05-05 2007-09-11 David Walter Smith Bidirectional singulation saw and method
MY143399A (en) 2001-07-09 2011-05-13 Avantor Performance Mat Inc Microelectronic cleaning compositons containing ammonia-free fluoride salts for selective photoresist stripping and plasma ash residue cleaning
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
US6541351B1 (en) * 2001-11-20 2003-04-01 International Business Machines Corporation Method for limiting divot formation in post shallow trench isolation processes
US6740592B1 (en) 2001-12-03 2004-05-25 Taiwan Semiconductor Manufacturing Company Shallow trench isolation scheme for border-less contact process
JP2004193585A (ja) * 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
KR100829366B1 (ko) * 2002-12-05 2008-05-13 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 및 트렌치 형성 방법
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7071052B2 (en) 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7547646B2 (en) * 2003-10-31 2009-06-16 Infineon Technologies Ag Trench capacitor structure and process for applying a covering layer and a mask for trench etching processes in semiconductor substrates
DE102004024105B4 (de) * 2003-10-31 2011-02-10 Qimonda Ag Verfahren zum Einbringen eines Grabens in ein Halbleitersubstrat sowie zum Aufbringen einer Deckschicht
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
DE10352730B4 (de) * 2003-11-06 2007-01-11 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Halbleiterbauelement mit verspanntem aktiven Gebiet
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
JP4813778B2 (ja) 2004-06-30 2011-11-09 富士通セミコンダクター株式会社 半導体装置
US7576013B2 (en) * 2004-07-27 2009-08-18 United Microelectronics Corp. Method of relieving wafer stress
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
JP2006164447A (ja) * 2004-12-09 2006-06-22 Toshiba Corp 半導体記憶装置
US7271463B2 (en) * 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
US20060234467A1 (en) * 2005-04-15 2006-10-19 Van Gompel Toni D Method of forming trench isolation in a semiconductor device
US7915173B2 (en) * 2005-05-05 2011-03-29 Macronix International Co., Ltd. Shallow trench isolation structure having reduced dislocation density
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
KR100714306B1 (ko) * 2005-07-25 2007-05-02 삼성전자주식회사 반도체소자 및 그 제조방법
US7229896B2 (en) * 2005-08-03 2007-06-12 United Microelectronics Corp. STI process for eliminating silicon nitride liner induced defects
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US20080227267A1 (en) * 2007-03-14 2008-09-18 Theodorus Gerardus Maria Oosterlaken Stop mechanism for trench reshaping process
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
KR20100035000A (ko) * 2008-09-25 2010-04-02 삼성전자주식회사 서로 다른 종횡비를 갖는 소자 분리 트렌치 갭필 방법 및 그를 이용한 반도체 소자
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8765561B2 (en) 2011-06-06 2014-07-01 United Microelectronics Corp. Method for fabricating semiconductor device
US8921944B2 (en) 2011-07-19 2014-12-30 United Microelectronics Corp. Semiconductor device
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8772120B2 (en) 2012-05-24 2014-07-08 United Microelectronics Corp. Semiconductor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8987070B2 (en) 2012-09-12 2015-03-24 International Business Machines Corporation SOI device with embedded liner in box layer to limit STI recess
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US9136330B2 (en) 2013-07-22 2015-09-15 GlobalFoundries, Inc. Shallow trench isolation
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9653342B2 (en) 2014-11-19 2017-05-16 Texas Instruments Incorporated Trench having thick dielectric selectively on bottom portion

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054453A (ja) * 1983-09-05 1985-03-28 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
US4983226A (en) * 1985-02-14 1991-01-08 Texas Instruments, Incorporated Defect free trench isolation devices and method of fabrication
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4719185A (en) * 1986-04-28 1988-01-12 International Business Machines Corporation Method of making shallow junction complementary vertical bipolar transistor pair
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5183774A (en) * 1987-11-17 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor memory device
US4855804A (en) * 1987-11-17 1989-08-08 Motorola, Inc. Multilayer trench isolation process and structure
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5206182A (en) * 1989-06-08 1993-04-27 United Technologies Corporation Trench isolation process
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5271972A (en) * 1992-08-17 1993-12-21 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289006A (ja) * 1998-03-02 1999-10-19 Samsung Electronics Co Ltd 集積回路にトレンチアイソレ―ションを形成する方法
JP2003513470A (ja) * 1999-11-02 2003-04-08 インフィニオン テクノロジーズ ノース アメリカ コーポレイション 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス
US7589391B2 (en) 2002-03-18 2009-09-15 Fujitsu Microelectronics Limited Semiconductor device with STI and its manufacture
JP2005251973A (ja) * 2004-03-04 2005-09-15 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
JP2010232677A (ja) * 2010-06-18 2010-10-14 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0690493A2 (en) 1996-01-03
US5447884A (en) 1995-09-05
DE69504252T2 (de) 1999-04-22
JP3079011B2 (ja) 2000-08-21
EP0690493B1 (en) 1998-08-26
DE69504252D1 (de) 1998-10-01
EP0690493A3 (en) 1996-09-04

Similar Documents

Publication Publication Date Title
JPH0846029A (ja) 分離部材を形成する方法
US5763315A (en) Shallow trench isolation with oxide-nitride/oxynitride liner
US5989978A (en) Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US4755477A (en) Overhang isolation technology
JPH01151245A (ja) 半導体装置における溝分離の手段と方法
KR100315441B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US5432118A (en) Process for forming field isolation
KR100567022B1 (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
US5937310A (en) Reduced bird's beak field oxidation process using nitrogen implanted into active region
US5371036A (en) Locos technology with narrow silicon trench
US5733813A (en) Method for forming planarized field isolation regions
US6544861B2 (en) Method for forming isolation trench
US4635344A (en) Method of low encroachment oxide isolation of a semiconductor device
JPH08306783A (ja) 半導体装置のコンタクト形成方法
JPH11274287A (ja) 素子分離領域の形成方法
JP2815255B2 (ja) 半導体装置の製造方法
KR100353821B1 (ko) 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법
JPH0521592A (ja) 半導体装置の製造方法及び半導体装置
JPS63228732A (ja) 半導体装置の製造方法
GB2295487A (en) Forming a field oxide layer to isolate semiconductor devices
JPH07106413A (ja) 溝分離半導体装置及びその製造方法
JPH0680726B2 (ja) 半導体装置の製造方法
JPH0330300B2 (ja)
KR100228345B1 (ko) 반도체 장치의 소자분리 방법
KR20010025923A (ko) 얕은 트렌치 소자분리 방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080616

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080616

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090616

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110616

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees