DE10352730B4 - Halbleiterbauelement mit verspanntem aktiven Gebiet - Google Patents

Halbleiterbauelement mit verspanntem aktiven Gebiet Download PDF

Info

Publication number
DE10352730B4
DE10352730B4 DE2003152730 DE10352730A DE10352730B4 DE 10352730 B4 DE10352730 B4 DE 10352730B4 DE 2003152730 DE2003152730 DE 2003152730 DE 10352730 A DE10352730 A DE 10352730A DE 10352730 B4 DE10352730 B4 DE 10352730B4
Authority
DE
Germany
Prior art keywords
region
insulator
active
semiconductor
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2003152730
Other languages
English (en)
Other versions
DE10352730A1 (de
Inventor
Armin Dr. Fischer
Rainer Barth
Burkhard Prof. Dietrich
Katrin Blum
Thomas Dr. Grabolla
Ulrich Jagdhold
Dieter Dr. Knoll
Beate Kuck
Harald Dr. Richter
Bernd Dr. Tillack
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IHP GmbH
Original Assignee
IHP GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IHP GmbH filed Critical IHP GmbH
Priority to DE2003152730 priority Critical patent/DE10352730B4/de
Publication of DE10352730A1 publication Critical patent/DE10352730A1/de
Application granted granted Critical
Publication of DE10352730B4 publication Critical patent/DE10352730B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Halbleiterbauelement mit einem aktiven Halbleiterbereich (11) und einem den aktiven Halbleiterbereich (11) lateral begrenzenden Isolatorbereich (13), der auf den aktiven Halbleiterbereich (11) eine entweder teilweise oder vollständig lateral gerichtete Kraft ausübt, dadurch gekennzeichnet, dass der lateral begrenzende Isolatorbereich (13) hinsichtlich des Materials oder seiner lateralen Erstreckung oder beider so gewählt ist, dass im aktiven Halbleiterbereich eine uniaxiale oder eine biaxiale, tensile oder kompressive Gitterdilatation mit einem vorbestimmten Betrag ε von entweder 0,01 oder mehr als 0,01 vorliegt.

Description

  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zur Herstellung eines solchen Halbleiterbauelements.
  • Gegenwärtige und insbesondere zukünftige Anwendungen von Halbleiterbauelementen schaffen einen Bedarf an immer leistungsfähigeren Halbleiterbauelementen, die gleichzeitig kleinere Abmessungen in den für die Leistungsfähigkeit relevanten Strukturen aufweisen sollen. Die Leistungsfähigkeit von Halbleiterbauelementen mit kleinen Strukturen kann durch Modifikation der Bandstruktur des Halbleitermaterials und damit der elektronischen Eigenschaften beeinflusst werden.
  • So gibt es beispielsweise den Ansatz, zum Herstellen der aktiven Bereiche von Halbleitervorrichtungen, etwa von MOSFETs (MOS-Feldeffekttransistor, englisch metal oxide semiconductor field effect transistor), statt wie bisher Silizium (Si) nun eine Silizium-Germanium-Legierung (SixGe1-x mit 0 ≤ x ≤ 1) zu verwenden. Mit Hilfe der Silizium-Germanium-Legierung lässt sich beispielsweise in einem MOSFET sowohl die Mobilität der Ladungsträger beim Driften im elektrischen Feld einer niedrigen elektrischen Spannung zwischen Source und Drain des MOSFETs, als auch die Bewegungsgeschwindigkeit der Ladungsträger im elektrischen Feld einer zwischen Source und Drain anliegenden Sättigungsspannung erhöhen.
  • Das Einbringen von Fremdatomen, wie beispielsweise von Germanium in Falle der SiGe-Legierung, beeinflusst die elektrischen Eigenschaften eines Halbleiterbauelements jedoch nicht nur über die Bandstruktur im aktiven Halbleiterbereich, sondern auch mittels anderer, unerwünschter Mechanismen. Im obigen Beispiel beeinträchtigt das Einbringen von Fremdatomen, d. h. Ge, in den Kanalbereich eines MOSFETs den Ladungsträgertransport im MOSFET sowie dessen Fähigkeit, einen Strom zu steuern.
  • Ein weiterer Ansatz zur Verbesserung der Leistungsfähigkeit ist die Erzeugung biaxial verspannter Si-Schichten im aktiven Halbleiterbereich. Die mechanische Spannung (englisch stress) ist nach dem Hook'schen Gesetz bekanntlich σ = E·ε.
  • Hier bezeichnet E den materialabhängigen Elastizitätsmodul (englisch coefficient of elasticity oder Young's modulus) und ε die Dilatation, hier auch als Gitterdilatation bezeichnet (englisch strain). Bei der Dilatation kann es sich um eine Dehnung oder um eine Stauchung handeln. Das Vorzeichen der Dilatation ε ist bei einer Dehnung (tensile Dilatation) positiv und bei einer Stauchung (kompressive Dilatation) negativ.
  • Es ist beispielsweise bekannt, dass für Silizium als Halbleitermaterial des aktiven Halbleiterbereiches ein Wert einer kompressiven Gitterdilatation ε von ca. –0,01 vorteilhaft ist. In spannungsfreiem Si ist die Mobilität von Elektronen deutlich höher als die von Löchern. Bei einer Stauchung ε von –0,01 ist die Mobilität von Löchern und Elektronen im Silizium jedoch in etwa gleich groß, wobei gleichzeitig die Ladungsträgermobilität gegenüber spannungsfreiem Silizium erhöht ist. Halbleitervorrichtungen mit einer mechanischen Gitterstauchung ε von –0,01 im aktiven Halbleiterbereich sind daher bezüglich der Ladungsträgermobilität von Elektronen und Löchern fast symmetrisch, was den Leistungsunterschied zwischen p-leitenden Bauelementen und n-leitenden Bauelementen verringert. Von dieser Verringerung der Leistungsunterschiede profitieren insbesondere auf Silizium basierende Komplementäre MOS-Bauelemente (CMOS, englisch complementary metal Oxide semiconductor), in denen n-leitende MOSFETS und p-leitende MOSFETS kombiniert sind. Schließlich lässt sich mittels der Dilatation ε auch die Kapazität zwischen dem Gate und dem Kanalbereich erhöhen, was insbesondere für das Herstellen von MOSFETs von großer Bedeutung ist.
  • Andererseits sind auch nachteilige Auswirkungen kompressiver Verspannung auf Halbleiterbauelemente bekannt. Siliziumdioxid hat einen kleineren thermischen Ausdehnungskoeffizienten als Silizium. Bei der Herstellung von Bauelementen mit lateral benachbarten Silizium- und Siliziumdioxid-Strukturen werden die lateralen Ausmaße dieser Strukturen zur Vermeidung unerwünschter Verspannungseffekte daher so gewählt, dass die Bandstruktur im aktiven Halbleiterbereich nicht beeinflusst wird. Mit zunehmender Skalierung der Halbleiterbauelemente wird es jedoch immer schwerer, unerwünschte Verspannungseffekte im aktiven Halbleiterbereich aufgrund der Einwirkung kompressiver Kräfte durch einen lateral benachbarten Isolatorbereich zu vermeiden. Dies hat zur Folge, dass bei hoch skalierten Bauelementen wie sie beispielsweise im Rahmen einer 0.18 μm-CMOS-Technologie gefertigt werden, lateral an den aktiven Halbleiterbereich angrenzende Isolatorgebiete wie mit Siliziumdioxid verfüllte Gräben einen Druck ausüben, der im aktiven Halbleiterbereich zur Versetzungsbildung und zum Versetzungsgleiten mit Folgen bis hin zu einem Ausfall des Bauelements führen kann.
  • Bekannt ist weiterhin, dass biaxial tensil verspannte Si-Schichten ähnlich positive Eigenschaften haben wie kompressiv verspannte. Eine biaxiale tensile Verspannung in einer Siliziumschicht wird nach dem Stand der Technik dadurch erzeugt, dass diese epitaktisch auf eine Substratoberfläche mit einem unverspannten Material höherer Gitterkonstante, beispielsweise einer SiGe-Legierung, abgeschieden wird. Der Nachteil dieses Verfahrens ist, dass der Verfahrensaufwand zur Herstellung einer solchen zugverspannten Si-Schicht sehr groß ist. Typischerweise wird die SiGe-Matrix als gitterrelaxierte Schicht mit entsprechend gewählter Dicke auf einem Siliziumsubstrat abgeschieden. Es muss zum einen im Fenster des aktiven Halbleiterbereiches die zusätzliche SiGe-Schicht eigens abgeschieden werden, was schon für sich allein ein aufwändiger Prozess ist. Für die Abscheidung der SiGe-Schicht muss zusätzlich eine Germaniumquelle in der Abscheidevorrichtung vorgesehen sein und genau dosiert betrieben werden, um einen vorbestimmten Ge-Anteil der SiGe-Legierung zu erzielen. Weiterhin müssen die Abscheideparameter so eingestellt werden, dass eine ausreichend dicke, gitterrelaxierte SiGe-Schicht entsteht. Schließlich muss eine Si-Schicht auf dieser Schicht abgeschieden werden. Dabei muss das Wachstum unter genau kontrollierten Bedingungen verlaufen, damit in der Si-Schicht keine Gitterfehler in Form von Versetzungen oder ähnlichem auftreten, die zu einer Relaxation des verspannten Gitters und daraus resultierend zu einer unerwünschten Dekoration mit Dotierelementen führen. Insbesondere muss hierfür die Dicke der Si-Schicht sehr genau eingestellt werden.
  • Das Dokument US 6,037,237 beschreibt eine Schichtstruktur für ein Halbleiterbauelement, die zwei Isolatorbereiche aufweist. Beide Isolatorbereiche sind grabenförmig. An ihren Wandungen sind Oxidschichten ausgebildet. Die Gräben sind mit einem zweiten Oxidmaterial 25 verfüllt. Die beiden Oxidschichten rufen Gitterdilatationen mit unterschiedlichen Vorzeichen hervor. US 6,037,237 zielt demnach darauf ab, eine Struktur mit einer verschwindenden Gitterdilatation (ε = 0) im aktiven Bereich zwischen den Gräben herzustellen. Die US 5,447,884 beschäftigt sich mit der Herstellung einer lückenlosen Oxidbarriere zwischen einem Substratbereich und einem Isolatorbereich. Die US 6,297,128 beschäftigt sich mit der Reduzierung der mechanischen Spannung durch Verwendung unterschiedlicher Isolatormaterialien in flachen Gräben. Der Schwerpunkt liegt hier auf einer Reduzierung der Spannung innerhalb des Grabens. In der US 4,631,803 ist ebenfalls die Herstellung eines verspannungsfreien Isolationsgrabens beschrieben. Hierfür wird an den Wänden des Grabens zunächst eine Oxidschicht und anschließend eine Nitridschicht ausgebildet. Anschließend wird der Graben mit Polysilizium verfüllt.
  • Das der vorliegenden Erfindung zugrunde liegende technische Problem ist es, ein einfach herstellbares Halbleiterbauelement mit einem aktiven Halbleiterbereich anzugeben, das die enwähnten Nachteile nicht aufweist. Ein weiterer Aspekt des der vorliegenden Erfindung zugrunde liegenden technischen Problems ist es, ein einfaches Verfahren zur Herstellung eines solchen Halbleiterbauelements anzugeben.
  • Die vorliegende Anmeldung beruht auf der Erkenntnis, dass es zur Beseitigung der genannten Nachteile vorteilhaft ist, bei der Herstellung eines aktiven Halbleiterbereiches gezielt die Dilatation in einem druckverspannten oder zugverspannten aktiven Halbleiterbereich auf einen vorbestimmten Wert einzustellen. Auf diese Weise kann eine Dilatation gewählt werden, mit der die positiven Effekte genutzt werden, ohne die beschriebenen nachteiligen Nebeneffekte in Kauf nehmen zu müssen.
  • Dies gelingt mit der vorliegenden Erfindung durch eine neue, einfache und gezielte Erzeugung einer nicht-hydrostatisch tensilen Verspannungskomponente, die wahlweise zur Erzeugung einer tensilen Verspannung oder zur teilweisen oder vollständigen Kompensation einer kompressiven Verspannung im aktiven Halbleiterbereich verwendet werden kann. Mit dieser Neuerung kann einerseits ein zugverspannter aktiver Halbleiterbereich mit einer definierten Dehnung ε, andererseits aber auch ein druckverspannter aktiver Halbleiterbereich mit einer definierten, gewünschten Stauchung ε erzeugt werden.
  • Erfindungsgemäß wird daher ein Halbleiterbauelement mit einem aktiven Halbleiterbereich und einem den aktiven Halbleiterbereich lateral begrenzenden Isolatorbereich vorgeschlagen. Der Isolatorbereich übt auf den aktiven Halbleiterbereich eine entweder teilweise oder vollständig lateral gerichtete Kraft aus, die eine mechanische Spannung im Gitter erzeugt, welche nach dem Hook'schen Gesetz einer bestimmten Gitterdilatation entspricht. Der lateral begrenzende Isolatorbereich ist hinsichtlich des Materials oder seiner lateralen Erstreckung oder hin sichtlich des Materials und seiner lateralen Erstreckung so gewählt, dass im aktiven Halbleiterbereich eine uniaxiale oder biaxiale, tensile oder kompressive Gitterdilatation mit einem vorbestimmten Betrag ε von entweder 0,01 oder mehr als 0,01 vorliegt.
  • Die Erfindung wendet sich ab von der oben beschriebenen, bekannten Struktur, bei der eine nicht-hydrostatische Spannung des aktiven Halbleiterbereiches durch Abscheiden eines aktiven Halbleiterbereichs mit einer Schichtstruktur mit mehreren in Wachstumsrichtung aufeinanderfolgenden Schichten erreicht wird, die unterschiedliche Gitterkonstanten aufweisen.
  • Das erfindungsgemäße Verfahren nutzt vielmehr die Erkenntnis, dass eine definierte Zug- oder Druckspannung in lateraler Richtung, d. h., in einer oder zwei senkrecht zur Wachstumsrichtung stehenden Ebenen, auf einfachere Weise dadurch erzielt werden kann, dass ein lateral angrenzender Isolatorbereich auf den aktiven Halbleiterbereich eine entweder teilweise oder vollständig lateral gerichtete Zug- oder Druck-Kraft ausübt. Zur Erzielung eines spannungsfreien Halbleiterbereiches wird eine Kompensation von Zug- und Druckkraftkomponenten im Isolatorbereich herbeigeführt.
  • Wirkt eine Zug- oder Druckkraft nur in einer Richtung, die parallel zu einer der zwei „in-plane"-Kristallachsen weist, spricht man von uniaxialer Verspannung. Wirkt sie in beiden Richtungen, die parallel zu den zwei „in-plane"-Kristallachsen weisen, spricht man von biaxialer Verspannung. Die beiden „in plane"-Kristallachsen des aktiven Halbleiterbereiches stehen senkrecht zu der oben erwähnten Wachstumsrichtung einer gedachten Schichtfolge. Üblicherweise liegen sie bei Halbleiterbauelementen parallel zur Substratoberfläche.
  • Eine erfindungsgemäße Halbleitervorrichtung ermöglicht das gezielte Verbessern der elektrischen Eigenschaften von Halbleiterbauelementen, insbesondere von MOSFETs im Sub-Mikrometerbereich, was u. a. einerseits zum Erhöhen der Schaltgeschwindigkeiten in digitalen Schaltungen und anderseits zum Erhöhen der Cut-off-Frequenz in analogen Schaltungen ausgenutzt werden kann. In CMOS-Vorrichtungen ermöglichen die verbesserten elektrischen Eigenschaften zudem eine Reduktion von statischen und dynamischen Leistungsverlusten.
  • Nachfolgend werden bevorzugte Ausführungsformen des erfindungsgemäßen Halbleiterbauelements beschrieben.
  • Bei einer bevorzugten Ausführungsform enthält der aktive Halbleiterbereich überwiegend Silizium. Bei einer weiteren Ausführungsform weist der aktive Halbleiterbereich dotiertes Silizium auf. Vorzugsweise besteht der aktive Halbleiterbereich aus dotiertem oder undotiertem Silizium.
  • Bei einer weiteren Ausführungsform enthält der den aktiven Halbleiterbereich lateral begrenzende Isolatorbereich Siliziumnitrid. Siliziumnitrid ist ein bekanntes Material, das in Halbleiterbauelementen zur Isolation verwendet wird. Jedoch ist seine Eignung zur Erzeugung einer lateralen Zugkraftkomponente auf einen aktiven Halbleiterbereich durch Einbringen in eine lateral angrenzende Isolatorstruktur bisher nicht erkannt worden.
  • Das Siliziumnitrid ist vorzugsweise thermisches Material, welches also zusammen mit dem aktiven Halbleiterbereich auf mindestens 700°C erhitzt wurde. Hierbei wird ausgenutzt, dass Siliziumnitrid und Siliziumoxynitrid eine Volumenänderung erfährt, wenn es einer Temperatur von 700°C beispielsweise in einem Temperprozess ausgesetzt wird. Siliziumnitrid erfährt beim Tempern mit Temperaturen über 700°C eine starke Volumenkontraktion aufgrund des Ausdiffundierens von Wasserstoff (H), der in das Siliziumnitrid beim Abscheiden bei niedrigeren Temperaturen eingebaut wird. Dadurch kann Siliziumnitrid als sogenanntes thermisches Nitrid eine hohe Zugspannung auf den aktiven Halbleiterbereich ausüben, beispielsweise indem es als Füllmaterial für Gräben in einem Halbleiterbauelement wie einem MOSFET dient.
  • Das Gegenstück zum thermischen Siliziumnitrid ist das SiO2, welches einen hohen Druck auf die Grenzen des aktiven Halbleiterbereiches ausüben kann, da sein thermischer Expansionskoeffizient sehr viel kleiner ist als der von Silizium.
  • Eine gezielte Gitterdehnung oder Gitterstauchung kann durch eine gezielte Materialmischung im Isolatorbereich eingestellt werden. Der Isolatorbereich enthält also Siliziumnitrid und Siliziumdioxid.
  • Der Isolatorbereich kann alternativ auch mit einem Siliziumoxynitrid gebildet werden. Die Verwendung von Siliziumoxynitrid im lateral angrenzenden Isolatorbereich ist bisher unbekannt. Hierbei handelt es sich um eine Mischung aus Siliziumdioxid und Siliziumnitrid. Je nach gewünschtem Betrag der Gitterdehnung oder Gitterstauchung, einschließlich der Variante einer verschwindenden Gitterdilatation, enthält das Siliziumoxynitrid einen vorbestimmten Anteil an Siliziumnitrid und Siliziumdioxid. Geeignete Konzentrationsverhältnisse sind in einfachen Versuchen leicht zu ermitteln. Die Einstellung des Konzentrationsverhältnisses (der Stöchiometrie) erfolgt in dem Fachmann bekannter Weise durch Steuerung des jeweiligen Quellmaterial-Angebots bei der Abscheidung des Siliziumoxynitrids. Insbesondere kann in einem Abscheideprozess aus der Gasphase das Verhältnis der Sauerstoff- und Stickstoff-Quellgas- Ströme eingestellt werden. Auch dieses Material wird bevorzugt als thermisches Material verwendet.
  • Eine Mischung kann alternativ auch so realisiert sein, dass im Isolatorbereich eine Schichtstruktur abgeschieden wird, die in Wachstumsrichtung aufeinanderfolgend mindestens eine beim Tempern expandierende Schicht, wie beispielsweise eine Siliziumdioxid-Schicht, und eine beim Tempern kontrahierende Schicht, wie beispielsweise eine Siliziumnitrid-Schicht, aufweist. Der Isolatorbereich des Halbleiterbauelementes kann insbesondere eine Schichtstruktur mit mindestens zwei unterschiedlichen Schichten aufweisen, wobei als Schichtmaterialien Siliziumnitrid, Siliziumdioxid oder Siliziumoxynitrid, letzteres Material optional in unterschiedlicher Stöchiometrie in unterschiedlichen Schichten, Verwendung finden.
  • Durch gezielte Einstellung der Anzahl der Schichten sowie alternativ oder zusätzlich ihrer Dicke kann ein gewünschter Betrag ε einer Gitterdehnung oder Gitterstauchung vorbestimmt werden. Je höher die Gitterdehnung, desto größer der Anteil von Siliziumnitrid-Schichten in einer solchen Schichtstruktur.
  • Es hat sich in Versuchen erwiesen, dass in einer Schichtstruktur im Isolatorbereich, die mindestens eine Siliziumdioxid-Schicht und mindestens eine Siliziumnitrid-Schicht enthält, eine Kompensation der kompressiven Verspannung aufgrund der Siliziumdioxid-Schicht durch eine darüber oder darunter angeordnete Siliziumnitrid-Schicht bei einem Schichtdickenverhältnis von 3:1 (Siliziumdioxid:Siliziumnitrid) erzielt werden kann.
  • Die Verwendung von Siliziumoxynitrid in unterschiedlicher Stöchiometrie in einer Schichtstruktur soll mit Hilfe eines Beispiels erläutert werden: Es kann beispielsweise eine erste Siliziumoxynitrid-Schicht mit hohem Siliziumdioxid-Anteil vorgesehen sein. Diese erzeugt eine kompressive Spannungskomponente. Eine zweite Siliziumoxynitrid-Schicht kann ei nen dagegen einen hohen Siliziumnitrid-Anteil enthalten und eine tensile Spannungskomponente erzeugen.
  • Bei einer besonders bevorzugten Ausführungsform liegt im aktiven Halbleiterbereich eine Gitterdehnung vor. Dann weist der lateral begrenzende Isolatorbereich Siliziumnitrid in einer Menge auf, die zu einer tensilen Dilatation führt. Beispielsweise muss zur Einstellung einer tensilen Verspannung des aktiven Halbleiterbereiches bei einer Schichtstruktur im Isolatorbereich das Schichtdickenverhältnis ausgehend vom genannten Verhältnis 3:1 zugunsten der Siliziumnitrid-Schichten) geändert werden. Alternativ kann Siliziumoxynitrid in einer Zusammensetzung Verwendung finden, die zu einer tensilen Dilatation führt.
  • Umgekehrt kann eine Gitterstauchung durch einen entsprechend höheren Anteil an Siliziumdioxid an der Schichtstruktur eingestellt werden.
  • Ein wichtiges, zusätzliches oder alternatives Instrument zum Steuern der erzeugten Spannung im aktiven Halbleiterbereich ist die laterale Erstreckung des Grabens, nachfolgend als Breite bezeichnet. Vorzugsweise ist sie im Verhältnis zur Breite des aktiven Halbleiterbereiches derart gewählt, dass die auf den Halbleiterbereich ausgeübte Kraft einen Wert aufweist, der zu der vorbestimmten mechanischer Dilatation ε im aktiven Halbleiterbereich führt.
  • Bei einer weiteren Ausführungsform ist die Gitterdilatation ε eine Kristallgitterdehnung ε mit einen Betrag von etwa 0,01. Denn beispielsweise für Silizium als Halbleitermaterial des aktiven Halbleiterbereiches ist ein Wert von ca. 0,01 für eine tensile Dilatation ε besonders vorteilhaft. Die eingangs anhand einer kompressiven Dilatation erläuterte physikalische Erläuterung gilt in ganz ähnlicher Weise auch für eine tensile Dilatation: Bei einem Wert für die Dehnung ε von 0,01 ist die Mobilität von Löchern und Elektronen im Silizium in etwa gleich groß, wobei gleichzeitig die Ladungsträgermobilität gegenüber spannungsfreiem Silizium erhöht ist. Halbleiterbauelemente mit einer tensilen Dilatation ε von 0,01 im aktiven Halbleiterbereich sind daher bezüglich der Ladungsträgermobilität von Elektronen und Löchern fast symmetrisch, was den Leistungsunterschied zwischen p-leitenden Vorrichtungen und n-leitenden Vorrichtungen verringert. Auch lässt sich mittels einer Dehnung ε die Kapazität zwischen dem Gate und dem Kanalbereich erhöhen, was insbesondere für das Herstellen von MOSFETs von großer Bedeutung ist.
  • Demzufolge ist der aktive Halbleiterbereich und der Isolatorbereich in einem besonders bevorzugten Ausführungsbeispiel in einen MOS-Feldeffekttransistor integriert. Dabei umfasst der aktive, tensil oder kompressiv verspannte Halbleiterbereich eine Kanalregion unterhalb einer Gateisolatorschicht.
  • Bei einer weiteren Ausführungsform ist neben einem ersten erfindungsgemäßen Bauelement mit einem tensil verspannten aktiven Halbleiterbereich lateral beabstandet angeordnet ein zweites erfindungsgemäßes Bauelement mit einem aktivem Halbleiterbereich und einem, diesen lateral begrenzenden zweiter Isolatorbereich vorgesehen, bei dem der zweite aktive Halbleiterbereich kompressiv verspannt ist.
  • Gemäß einem zweiten Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterbauelements vorgeschlagen, mit den Schritten:
    • – Ausbilden eines aktiven Halbleiterbereiches in einem Substrat und
    • – Einbringen einer uniaxialen oder biaxialen Gitterdilatation mit einem vorbestimmten Betrag ∊ in den aktiven Halbleiterbereich mittels Herstellung eines an den aktiven Halbleiterbereich lateral angrenzenden Isolatorbereiches.
  • Die Vorteile des erfindungsgemäße Verfahrens ergeben sich aus der Beschreibung der Vorteile des erfindungsgemäßen Halbleiterbauelements.
  • Nachfolgend werden Ausführungsbeispiele des Verfahrens der Erfindung beschrieben.
  • Vorzugsweise wird die sich einstellende Dilatation als Summe einer tensilen und einer kompressiven Dilatationskomponente vorbestimmt, wobei die tensile Dilatationskomponente durch ein erstes Isolatormaterial und die kompressive Dilatationskomponente durch ein zweites Isolatormaterial erzielt wird.
  • Vorzugsweise wird im Isolatorbereich Siliziumnitrid abgeschieden. Siliziumnitrid ermöglicht die gezielte Einstellung der Dilatation, entweder durch alleiniges Abscheiden zur Erzielung einer Gitterdehnung, oder durch Abscheiden in Verbindung mit einem zweiten Isolatormaterial, dessen kompressive Wirkung durch Siliziumnitrid zumindest teilweise kompensiert werden kann, oder das je nach Wunsch die Gitterdehnung durch Siliziumnitrid zumindest teilweise kompensiert. Das zweite Isolatormaterial ist dann vorzugsweise Siliziumdioxid.
  • Es kann auch vorgesehen sein, in einer Schichtstruktur Siliziumoxynitrid als erstes oder zweites Isolatormaterial zu verwenden. Das andere Isolatormaterial kann dann entweder Siliziumnitrid oder Siliziumdioxid sein. Alternativ kann auch eine Schichtstruktur aus Siliziumoxynitrid-Schichten unterschiedlicher stöchiometrischer Zusammensetzung verwendet werden.
  • Der Schritt des Einbringens einer uniaxialen oder biaxialen Gitterdilatation umfasst vorzugsweise das Ausbilden eines lateral an den aktiven Halbleiterbereich angrenzenden Grabens in einem Substrat und das Verfüllen des Grabens mit einem Isolatormaterial vorbestimmter Zu sammensetzung und/oder mit vorbestimmter Schichtstruktur. Entsprechend den vorgenannten Beispielen kann der Isolatorbereich als Schichtstruktur mit mindestens einer Siliziumnitrid-Schicht und mindestens einer Siliziumdioxid-Schicht abgeschieden werden. Zusätzlich oder alternativ besteht der Isolatorbereich oder mindestens eine der Schichten aus Siliziumoxynitrid.
  • Der Schritt des Einbringens einer Dilatation basiert besonders bevorzugt auf dem Herbeiführen einer Volumenänderung des Isolatormaterials relativ zum Material des Halbleiterbereiches.
  • Bei einer weiteren Ausführungsform ist das Material des Halbleiterbereiches und des Isolatorbereiches jeweils so gewählt, dass der thermische Ausdehnungskoeffizient des letzteren in einem Temperaturintervall größer oder geringer ist als der des ersteren. Weiterhin umfasst der Schritt des Einbringens einer tensilen Spannung das gemeinsame Exponieren des aktiven Halbleiterbereiches und des Isolatorbereiches in einer Gasatmosphäre mit einer vorbestimmten Zusammensetzung und Temperatur im Temperaturintervall, beispielsweise in einem Temperschritt. Die Temperatur beträgt vorzugsweise mindestens 700°C.
  • Der Schritt des Einbringens einer Dilatation umfasst in einer weiteren Ausführungsform zusätzlich zunächst das Vorbestimmen des Verhältnisses der lateralen Abmessungen des Isolatorbereiches und des aktiven Halbleiterbereiches. Geeignete Abmessungen können beispielsweise mit Hilfe bekannter handelsüblicher Simulationsprogramme für Halbleiterbauelemente bestimmt werden.
  • Weitere Merkmale, Eigenschaften und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen.
  • 1a–1f zeigen verschiedene Verfahrensstadien beim Herstellen eines MOSFETs als einer erfindungsgemäßen Halbleitervorrichtung.
  • 2 zeigt die Ladungsträgermobilität in einem aktiven Siliziumbereich in Abhängigkeit von der Dilatation im Si.
  • 3 zeigt den Drain-Strom Ids eines p-MOSFETs als Funktion der Drain-Spannung Vds für Gatespannungen Vgs = –1,5 V, –1,0 V und –0,5 V bei einer Dehnung von 0,01 im Vergleich zum unverspannten Silizium.
  • 4 zeigt den Drain-Strom Ids eines n-MOSFETs als Funktion der Drain-Spannung Vds für Gatespannungen Vgs = 1,5 V, 1,0 V und 0,5 V bei einer Dehnung von 0,01 im Vergleich zum unverspannten Silizium.
  • 5 zeigt den Drain-Strom Ids eines p-MOSFETs als Funktion der Drain-Spannung Vds für Gatespannungen Vds = –1,5 V, –1,0 V und –0,5 V bei einer Stauchung von –0,01 im Vergleich zum unverspannten Silizium.
  • Als ein Ausführungsbeispiel für die erfindungsgemäße Halbleitervorrichtung zeigt 1f einen MOSFET mit einem unter Zugspannung stehenden Siliziumbereich. Der MOSFET umfasst einen Source-Bereich 1, einen Drain-Bereich 3 und ein Gate 5. Zwischen dem Source-Bereich 1 und dem Drain-Bereich 3 befindet sich ein Kanalbereich 7, durch den bei Anlegen einer elektrischen Spannung zwischen Source-Bereich 1 und Drain-Bereich 3 Ladungsträger fließen. Mittels einer zwischen dem Source-Bereich 1 und dem Gate 5 angelegten sogenannten elektrischen Steuerspannung lässt sich dabei der Fluss der Ladungsträger durch den Kanalbereich 7 steuern. Zwischen dem Kanalbereich 7 und dem Gate 5 ist eine Gateoxidschicht 9 angeordnet, welche den Kanalbereich 7 gegen das Gate 5 elektrisch isoliert.
  • Der Source-Bereich 1, der Drain-Bereich 3 und der Kanalbereich 7 sind in einem aktiven Siliziumbereich 11 gebildet, der zwischen zwei mit Siliziumnitrid verfüllten Gräben 13 angeordnet ist. Das in den Gräben befindliche Siliziumnitrid wurde nach dem Abscheiden einem Temperprozess ausgesetzt und übt aufgrund seiner Volumenreduktion beim Temperprozess eine Zugkraft auf den aktiven Siliziumbereich 11 aus, der zu einer Zugspannung im Si führt und so den Siliziumbereich 11 dehnt. Der Wert der Spannung hängt vom Verhältnis der Breite des aktiven Bereiches zur Breite der Gräben ab. Die Spannungen verteilen sich dabei relativ homogen im Kanalbereich 7.
  • Im Vergleich zu spannungsfreiem Si besitzt das unter Zugspannung stehende Si eine reduzierte Bandlücke. Außerdem weisen die Ladungsträger im unter Zugspannung stehenden Si eine reduzierte effektive Masse und eine höhere Driftmobilität bei einer niedrigen Drain-Spannung Vds, d. h. einer niedrigen elektrischen Spannung zwischen dem Source-Bereich 1 und dem Drain-Bereich 3, auf, so dass das unter Zugspannung stehende Si eine erhöhte Leitfähigkeit besitzt.
  • In einer alternativen Ausgestaltung des ersten Ausführungsbeispiels kann ein weiterer aktiver Siliziumbereich statt unter Zugspannung unter Druckspannung gesetzt werden, beispielsweise wenn die Gräben 13 statt mit Siliziumnitrid mit SiO2, welches nach dem Abscheiden einem Tempervorgang unterzogen worden ist, verfüllt sind. Weiterhin kann alternativ im Graben eine Schichtstruktur vorgesehen sein. Die Schichtstruktur besteht aus einer alternierenden Folge von Siliziumnitrid- und Siliziumoxid-Schichten. Die Schichtdicken und die Anzahl der Schichten der beiden Materialien sind so gewählt, dass die gewünschte Dilatation erzielt wird. Die Dilatation kann auch bei vorgegebener Schichtdicke allein über die Auswahl der Schichtanzahl bestimmt werden, oder bei vorgegebener Schichtanzahl im gegebenen Rahmen über die Auswahl der Schichtdicken.
  • Die erfindungsgemäße Halbleitervorrichtung bietet eine Reihe von vorteilhaften Eigenschaften, von denn nachfolgend einige beispielhaft aufgeführt sind.
  • 2 zeigt den Einfluss von verschiedenen parallel zur Oberfläche des aktiven Si-Bereichs verlaufenden Verspannungen auf die Ladungsträgermobilität der MOSFETS in der CMOS-Vorrichtung in einem niedrigen elektrischen Feld. Wie 2 zu entnehmen ist, ist der Mobilitätszuwachs von Löchern bei einer Si-Dehnung von 0,01 etwa doppelt so hoch wie im Falle einer Si-Stauchung von –0,01. Ebenso ist auch der Mobilitätszuwachs von Elektronen im Fall einer Dehnung (0,01) höher als im Fall einer Stauchung (–0,01), auch wenn der Mobilitätszuwachs geringer ausfällt, als bei den Löchern. Für geringe Stauchungen von ca. 0,005 sinkt die Mobilität der Elektronen dabei sogar ein wenig, um dann wieder anzusteigen.
  • Insbesondere ist 2 zu entnehmen, dass bei einem Wert für die Gitterdilatation ε parallel zur Oberfläche des aktiven Si-Bereiches von 0,01 die Mobilität von Löchern und Elektronen im Silizium in etwa gleich groß ist. Die CMOS-Vorrichtung mit einer mechanischen Dehnung ε von 0,01 ist daher bezüglich der Ladungsträgermobilität von Löchern und Elektronen weitgehend symmetrisch.
  • Neben der Ladungsträgermobilität in einem niedrigen elektrischen Feld ist für die elektrischen Eigenschaften eines MOSFETs auch die Geschwindigkeit der Ladungsträger in einem hohen elektrischen Feld von Bedeutung, da diese die Schaltgeschwindigkeit des MOSFETs bestimmt. Insbesondere bei MOSFETs mit kleinen Kanallängen ist die Geschwindigkeit von Ladungsträgern bei hohen elektrischen Feldern nicht proportional zur Stärke des elektrischen Feldes, sondern nimmt ab einer bestimmten Feldstärke einen konstanten Wert an; man bezeichnet diesen Effekt als Geschwindigkeits-Sättigungs-Effekt. Der Geschwindigkeits-Sättigungs-Effekt führt zu einer merklichen Verringerung im Drain-Strom Ids, d. h. des zwischen Source und Drain fließenden Stroms. Zudem führt er zu einer Erhöhung der Transit-Zeit der Ladungsträger, also der Zeit, welche die Ladungsträger zum Durchqueren des Kanalbereiches benötigen, und zu einer Verschlechterung in der Transkonduktanz des MOSFETs. Beispielsweise ist der Drain-Strom Ids bei einer Kanallänge von 0,25 μm über 50% geringer, als er ohne den Geschwindigkeits-Sättigungs-Effekt wäre.
  • Mit einem erfindungsgemäßen p-MOS-Transistor, also einem MOSFET, in dem die Leitfähigkeit auf Löchern als Ladungsträgern beruht, mit einer Dehnung ε im aktiven Bereich von 0,01 lässt sich bei Anlagen einer Drain-Spannung Vds von –1,5 V und einer Steuerspannung Vgs (zwischen Source-Bereich und Gate) von –1,5 V eine Erhöhung des Drain-Stromes Ids um ca. 60% erzielen (3). Dies bedeutet, dass im Vergleich zu einem konventionellen p-MOS-Bauelement eine geringere Drain-Spannung Vds nötig ist, um denselben Drain-Strom Ids zu erzielen, oder dass mit derselben Steuerspannung Vgs ein höherer Drain-Strom Ids zu steuern ist. Beides erhöht die Schaltgeschwindigkeit von MOSFETs im Sub-Mikrometerbereich.
  • Auch bei einem n-MOS-Transistor, also einem MOSFET, in dem die Leitfähigkeit auf Elektronen als Ladungsträgern beruht, mit einer Dehung ε von 0,01 im aktiven Si-Bereich lässt sich bei Anlagen einer Spannung Vds von 1,5 V zwischen Source- und Drian-Bereich und einer Steuerspannung Vgs von 1,5 V eine Erhöhung des Drain-Stromes Ids feststellen, und zwar um ca. 30% (4).
  • In einem MOSFET existieren unvermeidliche parasitäre Widerstände, die mit der Verringerung der Abmessungen nicht geringer werden und bei Abmessungen von weniger als 0,5 μm an Bedeutung gewinnen. Da der Einfluss der parasitären Widerstände bei höherer Ladungsträgermobilität geringer ist, lassen sie sich durch Erhöhen der Ladungsträgermobilität mittels der mechanischen Spannungen reduzieren.
  • Bisher wurden die elektrischen Eigenschaften von MOSFETs beschrieben, in denen dem aktiven Si-Bereich von den Siliziumnitrid-verfüllten Gräben eine Zugspannung zugeführt wird. Aber auch beim Zuführen einer Druckspannung ergeben sich vorteilhafte elektrische Eigenschaften. 5 zeigt den Drain-Strom eines p-MOS-Transistors, dem ein Wolfram-Gate eine Stauchung von –0,01 zuführt, als Funktion der Drain-Spannung Vds. Auch in diesem Fall ergibt sich gegenüber einem konventionellen p-MOS-Transistor eine Erhöhung des Drain-Stromes, und zwar um ca. 30%
  • Nachfolgend wird als ein Ausführungsbeispiel für das erfindungsgemäße Verfahren das Herstellen einer erfindungsgemäßen Halbeitervorrichtung beschrieben.
  • Nach der Eingangsreinigung eines Halbleiter-Siliziumsubstrats 31 erfolgt eine Oxidation der Oberfläche des Siliziums zum Herstellen eines sogenannten Initialoxids 33 mit einer Dicke von 14,5 nm. Im Anschluss an die Oxidation wird eine 200 nm dicke polykristalline Siliziumschicht 35 (Poly-Si) abgeschieden, die im späteren Verlauf des Verfahrens als Ätzstoppschicht dienen wird. Über die polykristalline Siliziumschicht 35 wird dann mittels einer chemischen Abscheidung aus der Gasphase bei niedrigen Druck (LPCVD, englisch low pressure chemical vapor deposition) eine Siliziumnitrid-Schicht 37 abgeschieden, die im späteren Verlauf des Verfahrens als Ätzmaske dienen wird. Die Struktur der erfindungsgemäßen Halbleitervorrichtung nach dem Abscheiden der bis hierhin beschrieben Schichten ist in 1a dargestellt.
  • Nach dem Abscheiden der Siliziumnitrid-Schicht 37 werden Gräben 13 in die Halbleitervorrichtung eingebracht. Dazu erfolgt zunächst ein Ab scheiden einer Photolackmaske über die Siliziumnitrid-Schicht 37, mit deren Hilfe dann eine Strukturierung der Siliziumnitrid-Schicht 37 und der Poly-Si-Schicht 35 erfolgt. Nach dem Strukturieren dieser beiden Schichten werden die Gräben mittels eines plasmachemischen Ätzprozesses in das Siliziumsubstrat 31 geätzt, wobei die strukturierte Siliziumnitrid-Schicht 37 als Ätzmaske dient (1b). Der Grabenabstand ist dabei vorzugsweise so gewählt, dass er 0,75 μm nicht überschreitet. Anschließend erfolgt, nachdem die Photolackmaske entfernt und Halbleitervorrichtung gereinigt worden ist, eine Oxidation der Seitenwände der Gräben 13, wobei die Dicke der Oxidschicht 39 ca. 15 nm beträgt (1c).
  • Im weiteren Verlauf des Verfahrens wird dann die Siliziumnitrid-Schicht 37 nasschemisch in heißer Phosphorsäure entfernt. Danach werden die Gräben 13 mit Siliziumnitrid 41 als Füllmaterial verfüllt. Das Verfüllen erfolgt mittels plasmachemischen Abscheidens des Siliziumnitrid. Die Füllhöhe beträgt dabei 750 nm. Anschließend wird das Siliziumnitrid in dem Bereich der Halbleitervorrichtung, welcher die Oberfläche des später elektrisch aktiven Si-Bereiches bildet, mittels eines CMP-Prozesses (chemisch-mechanisches Polieren) entfernt, wobei die zu Beginn des Verfahrens abgeschiedene Poly-Si-Schicht 35 als Ätzstop-Schicht dient. Das der elektrischen Isolation und zum Erzeugen der Spannungen in den aktiven Si-Gebieten dienende Siliziumnitrid-Füllmaterial in den Gräben bleibt dabei erhalten. Um die aktiven Si-Bereiche freizulegen, wird die Poly-Si-Schicht 35 plasmachemisch entfernt. Das Initialoxid 33 dient bei diesem Prozess als Stoppschicht. Danach wird auch das Initialoxid 33 nasschemisch unter Verwendung von Flusssäure vollständig entfernt (1d).
  • Nach einer erneuten Reinigung der Halbleitervorrichtung erfolgt ein kombinierter Temper- und Oxidationsprozess. Dabei verdichtet sich das plasmachemisch abgeschiedene Siliziumnitrid. Nach dem Verdichten übt das Siliziumnitrid auf die Grabenwände und damit auf den zwischen den Gräben 13 befindlichen aktiven Si-Bereich eine Zugspannung aus, wodurch der aktive Bereich in einen starken Dehnungszustand versetzt wird. Gleichzeitig entsteht eine thermische Oxidschicht definierter Dicke an der Oberfläche des aktiven Si-Bereiches, die üblicherweise als Schutz- und Streuoxid für die nachfolgenden Wannenimplantationsschritte zum Fertigstellen des MOSFETs dient. Die weitere MOSFET-Präparation einschließlich dem Ausbilden des Gates 5 (1e) und dem Einbringen von Source- und Drain-Bereichen 1, 3 (1f) erfolgt in der bekannten Weise über Schichtabscheideprozesse, Strukturierungsprozesse, Implantationen sowie Oxidations- und Temperprozesse.

Claims (28)

  1. Halbleiterbauelement mit einem aktiven Halbleiterbereich (11) und einem den aktiven Halbleiterbereich (11) lateral begrenzenden Isolatorbereich (13), der auf den aktiven Halbleiterbereich (11) eine entweder teilweise oder vollständig lateral gerichtete Kraft ausübt, dadurch gekennzeichnet, dass der lateral begrenzende Isolatorbereich (13) hinsichtlich des Materials oder seiner lateralen Erstreckung oder beider so gewählt ist, dass im aktiven Halbleiterbereich eine uniaxiale oder eine biaxiale, tensile oder kompressive Gitterdilatation mit einem vorbestimmten Betrag ε von entweder 0,01 oder mehr als 0,01 vorliegt.
  2. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der aktive Halbleiterbereich (11) überwiegend Silizium enthält.
  3. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der aktive Halbleiterbereich (11) aus dotiertem oder undotiertem Silizium besteht.
  4. Halbleiterbauelement nach Anspruch 1, bei dem im aktiven Halbleiterbereich eine Dehnung vorliegt.
  5. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der den aktiven Halbleiterbereich (11) lateral begrenzende Isolatorbereich (13) Siliziumnitrid oder Siliziumoxynitrid enthält.
  6. Halbleiterbauelement nach Anspruch 5, bei dem der lateral begrenzende Isolatorbereich aus Siliziumnitrid besteht.
  7. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der den aktiven Halbleiterbereich (11) lateral begrenzende Isolatorbereich (13) Siliziumnitrid und Siliziumoxid enthält.
  8. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der Isolatorbereich Siliziumoxynitrid enthält.
  9. Halbleiterbauelement nach Anspruch 5 oder 6, bei dem das Siliziumnitrid oder Siliziumoxynitrid thermisches Siliziumnitrid bzw. Siliziumoxynitrid ist, welches also zusammen mit dem aktiven Halbleiterbereich auf mindestens 700°C erhitzt wurde.
  10. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der den aktiven Halbleiterbereich (11) lateral begrenzende Isolatorbereich ein mit Isolatormaterial verfüllter Graben (13) ist.
  11. Halbleiterbauelement nach Anspruch 10, bei dem der Graben (13) den aktiven Halbleiterbereich (11) lateral umgibt.
  12. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der Isolatorbereich des Halbleiterbauelementes eine Schichtstruktur mit mindestens zwei unterschiedlichen Schichten aufweist, wobei als Schichtmaterialien Siliziumnitrid, Siliziumdioxid oder Siliziumoxynitrid, letzteres Material optional in unterschiedlicher Stöchiometrie in unterschiedlichen Schichten, Verwendung finden.
  13. Halbleiterbauelement nach einem der Ansprüche 2 bis 12, bei dem der Graben (13) eine laterale Erstreckung, nachfolgend als Breite bezeichnet, hat, die im Verhältnis zur Breite des aktiven Halbleiterbereiches (11) derart gewählt ist, dass die auf den aktiven Halbleiterbereich (11) ausgeübte Kraft einen Wert aufweist, der zu der vorbestimmten Gitterdehnung ε im Halbleitermaterial führt.
  14. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem der aktive Halbleiterbereich und der Isolatorbereich in einen MOS-Feldeffekttransistor integriert sind.
  15. Halbleiterbauelement nach Anspruch 14, bei dem der aktive Halbleiterbereich eine Kanalregion des MOS-Feldeffekttransistors bildet.
  16. Halbleiterbauelement nach einem der vorstehenden Ansprüche, mit einem zusätzlichen, lateral beabstandet angeordneten zweiten aktiven Halbleiterbereich und einem diesen lateral begrenzenden zweiten Isolatorbereich (13), bei dem der zweite aktive Halbleiterbereich eine Gitterdilatation mit anderem Vorzeichen als der erste aktive Halbleiterbereich aufweist.
  17. Verfahren zur Herstellung eines Halbleiterbauelements, mit den Schritten: – Ausbilden eines aktiven Halbleiterbereiches (11) in einem Substrat und – Einbringen einer uniaxialen oder biaxialen, tensile oder kompressiven Gitterdilatation mit einem vorbestimmten Betrag ε von entweder 0,01 oder mehr als 0,01 in den aktiven Halbleiterbereich (11) mittels Herstellung eines an den aktiven Halbleiterbereich (11) lateral angrenzenden Isolatorbereiches (13).
  18. Verfahren nach dem Anspruch 17, bei dem im Isolatorbereich Siliziumnitrid abgeschieden wird.
  19. Verfahren nach Anspruch 17, bei dem die sich einstellende Dilatation als Summe einer tensilen und einer kompressiven Dilatati onskomponente vorbestimmt wird, wobei die tensile Dilatationskomponente durch ein erstes Isolatormaterial und die kompressive Dilatationskomponente durch ein zweites Isolatormaterial erzielt wird.
  20. Verfahren nach Anspruch 18, bei dem das erste Isolatormaterial Siliziumnitrid und das zweite Isolatormaterial Siliziumdioxid ist.
  21. Verfahren nach Anspruch 20, bei dem der Isolatorbereich als Schichtstruktur mit mindestens einer Siliziumnitrid-Schicht und mindestens einer Siliziumdioxid-Schicht abgeschieden wird.
  22. Verfahren nach Anspruch 17, bei dem der Isolatorbereich Siliziumoxynitrid enthält.
  23. Verfahren nach einem der Ansprüche 17 bis 22, bei dem der Schritt des Einbringens einer uniaxialen oder biaxialen Gitterdilatation das Ausbilden eines lateral an den aktiven Halbleiterbereich angrenzenden Grabens in einem Substrat und das Verfüllen des Grabens mit einem Isolatormaterial vorbestimmter Zusammensetzung und/oder Schichtstruktur umfasst.
  24. Verfahren nach einem der Ansprüche 17 bis 23, bei dem der Schritt des Einbringens einer Dilatation das Herbeiführen einer Volumenänderung des Isolatormaterials relativ zum Material des Halbleiterbereiches beinhaltet.
  25. Verfahren nach Anspruch 24, bei das Material des Halbleiterbereiches und des Isolatorbereiches jeweils so gewählt ist, dass der thermische Ausdehnungskoeffizient des letzteren in einem Temperaturintervall geringer oder größer ist als der des ersteren, und bei dem der Schritt des Einbringens einer Gitterdilatation das gemeinsame Exponieren des aktiven Halbleiterbereiches und des Isola torbereiches in einer Gasatmosphäre mit einer vorbestimmten Zusammensetzung und Temperatur im Temperaturintervall umfasst.
  26. Verfahren nach einem der Ansprüche 17 bis 25, bei dem der aktive Halbleiterbereich und das Substrat Silizium enthalten.
  27. Verfahren nach einem der Ansprüche 17 bis 26, bei dem die Temperatur mindestens 700°C beträgt.
  28. Verfahren nach einem der Ansprüche 17 bis 27, bei dem der Schritt des Einbringens einer Gitterdilatation zusätzlich oder alternativ das Vorbestimmen des Verhältnisses der lateralen Abmessungen des Isolatorbereiches (13) und des aktiven Halbleiterbereiches umfasst.
DE2003152730 2003-11-06 2003-11-06 Halbleiterbauelement mit verspanntem aktiven Gebiet Expired - Fee Related DE10352730B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2003152730 DE10352730B4 (de) 2003-11-06 2003-11-06 Halbleiterbauelement mit verspanntem aktiven Gebiet

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2003152730 DE10352730B4 (de) 2003-11-06 2003-11-06 Halbleiterbauelement mit verspanntem aktiven Gebiet

Publications (2)

Publication Number Publication Date
DE10352730A1 DE10352730A1 (de) 2005-06-16
DE10352730B4 true DE10352730B4 (de) 2007-01-11

Family

ID=34584993

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2003152730 Expired - Fee Related DE10352730B4 (de) 2003-11-06 2003-11-06 Halbleiterbauelement mit verspanntem aktiven Gebiet

Country Status (1)

Country Link
DE (1) DE10352730B4 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US6037237A (en) * 1997-07-25 2000-03-14 Samsung Electronics Co., Ltd. Trench isolation methods utilizing composite oxide films
US6297128B1 (en) * 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US6037237A (en) * 1997-07-25 2000-03-14 Samsung Electronics Co., Ltd. Trench isolation methods utilizing composite oxide films
US6297128B1 (en) * 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SMEYS Peter u.a.:"Influence of Process-Induced Stress on Device Characteristics and its Impact on Scaled Device Performance" In: IEEE Transac- tions on Electron Devices, 1999, Vol. 46, No. 6, pages 1245-1252 *

Also Published As

Publication number Publication date
DE10352730A1 (de) 2005-06-16

Similar Documents

Publication Publication Date Title
EP1697998B1 (de) Feldeffekttransistor mit heteroschichtstruktur sowie zugehöriges herstellungsverfahren
DE112011100326B4 (de) P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren
DE112010002895B4 (de) Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
DE112007002306B4 (de) Verspannter Feldeffekttransistor und Verfahren zu dessen Herstellung
DE112005000704B4 (de) Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE112010002352B4 (de) Verfahren zur Herstellung von FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und FinFET-Strukturen
DE112011101378B4 (de) Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid
DE112011106092B3 (de) Halbleiter, der durch elastische Kantenrelaxation eines Stressors in Kombination mit einer vergrabenen Isolierschicht verspannt wird
DE102004031710B4 (de) Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
DE102006035646B3 (de) Verfahren zur Herstellung verformter Transistoren durch Verspannungskonservierung auf der Grundlage einer verspannten Implantationsmaske
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102006009226B9 (de) Verfahren zum Herstellen eines Transistors mit einer erhöhten Schwellwertstabilität ohne Durchlass-Strombeeinträchtigung und Transistor
DE102015217038A1 (de) Herstellung von Nanodraht-Strukturen
EP0838858A2 (de) Integrierte CMOS-Schaltunsanordnung und Verfahren zu deren Herstellung
DE102016210964B4 (de) Erzeugen von Zugspannung im Kanal eines Bulk-FinFET
DE112004002373T5 (de) Strained-Transistor-Integration für CMOS
DE112011102011T5 (de) Herstellung eines Tunnel-FET mit vertikalem Heteroübergang
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE112012005249T5 (de) FETs mit hybriden Kanalmaterialien
DE112010000721T5 (de) Verfahren zur Herstellung von MOS-Bauelementen mit epitaktisch aufgewachsenen verspannungsinduzierenden Source- und Draingebieten
DE102005046977A1 (de) Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung mittels Kontaktätzstoppschichtstapels mit einer dazwischen liegenden Ätzstoppschicht
EP1497855B1 (de) Verfahren zur herstellung einer oder mehrerer einkristalliner schichten mit jeweils unterschiedlicher gitterstruktur in einer ebene einer schichtenfolge
WO2001069686A1 (de) Steg-feldeffekttransistor und verfahren zum herstellen eines steg-feldeffekttransistors
DE10207122B4 (de) Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: IHP GMBH - INNOVATIONS FOR HIGH PERFORMANCE MI, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20110601

Effective date: 20110531