KR100325610B1 - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 - Google Patents

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Abstract

트렌치 형성 이후 반도체 소자 형성을 위한 실리콘웨이퍼의 습식 세정 공정에서 발생되는 트렌치 코너 결함 및 반도체 소자를 외부 회로와 전기적으로 연결하기 위한 콘택 형성시 정렬 오차에 의해 발생되는 트렌치 코너 결함을 방지하기 위한 것으로, 실리콘웨이퍼를 모트 패턴을 마스크로 일정 깊이로 식각하여 트렌치를 형성한 다음, 열산화하여 트렌치 내벽 및 실리콘웨이퍼 상부 표면에 열산화막을 성장시키며, 화학 기상 증착으로 질화막을 증착한다. 그리고, 질화막 상부에 플라즈마 화학 기상 증착으로 산화막을 두껍게 증착하여 트렌치를 매입하고, 질화막을 버퍼층으로 산화막을 화학 기계적 연마하여 평탄화한 후, 실리콘웨이퍼 상부에 잔류하는 질화막을 제거하여 반도체 소자 분리를 위한 얕은 트렌치를 완성한다. 이와 같이 하여 트렌치 영역의 열산화막과 트렌치에 매입된 산화막 사이에 질화막을 형성함으로써 습식 세정 및 콘택 형성시의 정렬 오차에 의한 트렌치 코너 결함을 방지할 수 있으므로 누설 전류를 방지할 수 있어 반도체 소자의 신뢰성 및 제조 공정의 수율을 향상시킨다.

Description

반도체 소자 분리를 위한 얕은 트렌치 제조 방법{SHALLOW TRENCH MANUFACTURING METHOD FOR ISOLATING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 소자와 소자 간을 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(shallow trench isolation, STI)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.
그러면, 첨부된 도 1a 내지 도 1d를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 성장시키고, 그 상부에 화학 기상 증착(chemical vapor deposition, CVD)에 의해 질화막(3)을 증착한다. 그리고, 질화막(3) 상부에 트렌치 식각을 위한 모트(moat) 패턴(4)을 형성한다.
그 다음 도 1b에 도시한 바와 같이, 모트 패턴을 마스크로 드러난 질화막(3)과 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성한다. 그리고, 모트 패턴을 제거하고, 실리콘웨이퍼(1)를 열산화하여 트렌치 내벽에 라이너(liner) 산화막(5)을 형성한다. 이때, 라이너 산화막(5)은 트렌치 식각을 위한 실리콘웨이퍼의 식각에 따른 손상(damage)을 보상하며 후속 공정에서 화학 기상 증착되는 산화막과의 글루층(glue layer) 역할을 한다.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)으로 산화막(6)을 두껍게 증착하여 트렌치를 매입하고, 어닐링(annealing)하여 산화막의 밀도를 증가시킨다. 그리고, 산화막(6) 상부에 모트 패턴과 반대 형성의 리벌스(reverse) 모트 패턴(7)을 형성하고, 리벌스 모트 패턴(7)을 마스크로 드러난 산화막(6)을 식각하여 질화막(3)이 드러나도록 한다.
그 다음 도 1d에 도시한 바와 같이, 리벌스 모트 패턴을 제거하고 실리콘웨이퍼(1)를 세정한 후, 질화막을 버퍼층으로 한 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 패터닝된 산화막(6)을 평탄화한다. 이후, 실리콘웨이퍼(1) 상부에 잔류하는 질화막을 습식 식각하여 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.
이와 같은 종래의 방법에 의해 반도체 소자 분리를 위한 얕은 트렌치를 제조할 경우, 트렌치 형성 이후 반도체 소자 형성를 위한 실리콘웨이퍼의 습식 세정 공정에서 트렌치를 매입하고 있는 산화막과 열산화막(라이너 산화막, 패드 산화막)과의 식각 속도 차이에 의해 트렌치 매입 산화막이 열산화막을 따라 약간 패여 들어가는 트렌치 코너 결함이 형성되어 상대적으로 낮은 게이트 전압에 의해 채널이 형성되어 누설 전류가 발생할 가능성이 있다.
또한, 후속 공정에서 제조된 반도체 소자를 외부 회로와 전기적으로 연결하기 위한 콘택 형성시 활성 영역이 콘택에 대한 여유(margin)가 없으므로, 콘택 식각시 정렬 오차(mis-align)가 발생하게 되면 트렌치를 매입하고 있는 산화막의 측벽이 식각되어 트렌치 코너 부분이 드러나는 트렌치 코너 결함이 형성된다. 따라서, 게이트 인가시 반도체 소자의 소스/드레인으로 전압이 포싱(forcing)되는 것이 아니라 트렌치 코너 결함을 따라 실리콘웨이퍼로 흐르는 누설 전류가 발생하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 트렌치 형성 이후 반도체 소자 형성을 위한 실리콘웨이퍼의 습식 세정 공정에서 트렌치에 매입된 산화막과 패드 산화막, 라이너 산화막의 열산화막과의 식각 속도 차이에 의해 발생되는 트렌치 코너 결함을 방지하는 데 있다.
또한, 본 발명은 목적은 반도체 소자를 외부 회로와 전기적으로 연결하기 위한 콘택 형성시 정렬 오차에 의해 발생되는 트렌치 코너 결함을 방지하는 데 있다.
도 1a 내지 도 1d는 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 종래의 방법을 도시한 공정도이고,
도 2a 내지 도 2f는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자 분리를 위한 트렌치 내부의 열산화막과 트렌치를 매입하고 있는 산화막 사이에 습식 세정 및 콘택 식각시 베리어 역할을 하는 질화막을 형성하는 것을 특징으로 한다.
이를 위하여 본 발명은 실리콘웨이퍼 상부에 모트 패턴을 형성하고, 모트 패턴을 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성하는 단계와; 상기 모트 패턴을 제거하고, 실리콘웨이퍼를 열산화하여 트렌치 내벽 및 실리콘웨이퍼 상부 표면에 열산화막을 성장시키는 단계와; 상기 열산화막 상부에 화학 기상 증착으로 질화막을 증착하는 단계와; 상기 질화막 상부에 상압 화학 기상증착으로 산화막을 두껍게 증착하여 상기 트렌치를 매입하는 단계와; 상기 질화막을 버퍼층으로 상기 산화막을 화학 기계적 연마하여 평탄화하는 단계와; 상기 실리콘웨이퍼 상부에 잔류하는 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 트렌치를 매입하는 산화막을 플라즈마 화학 기상 증착에 의해 증착하는 것을 특징으로 한다.
상기 트렌치 내벽 및 실리콘웨이퍼 상부 표면에 성장되는 열산화막은 50Å 내지 500Å의 두께가 되도록 하며, 상기 열산화막 상부에 증착되는 질화막은 500Å 내지 2000Å의 두께가 되도록 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2f는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(1) 상부에 모트 패턴(12), 예로서 실리콘웨이퍼 상부에 감광막을 도포하고 트렌치 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴을 형성한다. 그리고, 모트 패턴(12)을 마스크로 드러난 실리콘웨이퍼(11)를 일정 깊이로 식각하여 실리콘웨이퍼의 반도체 소자 분리 영역에 트렌치를 형성한다.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11) 상부의 모트 패턴을 제거하고 세정한 후, 실리콘웨이퍼(11)를 열산화하여 트렌치 내벽 및 실리콘웨이퍼표면에 50Å 내지 500Å 정도의 두께로 열 산화막(13)을 성장시킨다. 이때, 실리콘웨이퍼 표면의 열 산화막은 종래의 패드 산화막 역할을 하며, 트렌치 내벽의 열 산화막은 종래의 라이너 산화막 역할을 한다.
그 다음 도 2c에 도시한 바와 같이, 화학 기상 증착에 의해 열 산화막(13) 상부에 후속의 화학 기계적 연마 공정에서 버퍼층으로 사용하기 위한 질화막(14)을 500Å 내지 2000Å 정도의 두께로 증착한다. 이때, 질화막 이외에도 낮은 유전 상수(dielectric constant)를 갖는 임의의 막질을 사용하는 것도 무방하다. 그리고, 상압 화학 기상 증착으로 질화막(14) 상부에 산화막(15)을 두껍게 증착하여 트렌치를 매입하고, 어닐링하여 트렌치에 매입된 산화막(15)이 집적 소자에서 필요로 하는 충분한 소자 격리 특성을 가지도록 고밀도화(densify)시킨다. 이때, 산화막(15)의 증착은 플라즈마에 의한 화학 기상 증착(PE-CVD, plasma enhanced CVD)에 의해 할 수도 있으며, 이때에는 증착되는 산화막의 하부에 질화막이 형성되어 있으므로 플라즈마에 의해 실리콘웨이퍼가 오염되는 것을 방지할 수 있다. 이후, 산화막(15) 상부에 트렌치 식각시에 사용된 모트 패턴과 반대 형상을 가진 리벌스(reverse) 모트 패턴(16), 예로서 산화막(15) 상부에 감광막을 도포한 후 트렌치 패턴과 반대 패턴이 형성된 마스크로 노광 현상하여 감광막 패턴을 형성한다.
그 다음 도 2d에 도시한 바와 같이, 리벌스 모트 패턴(16)을 마스크로 드러난 산화막(15)을 식각하여 실리콘웨이퍼 상부의 질화막(14)이 드러나도록 한다. 이때, 리벌스 모트 패턴(16)을 마스크로 실리콘웨이퍼 상부의 질화막(14)도 동시에 식각하여 제거할 수도 있다.
그 다음 도 2e에 도시한 바와 같이, 리벌스 모트 패턴을 제거하고 실리콘웨이퍼(11)를 세정한 후, 질화막(14)을 버퍼층으로 패터닝된 산화막(15)을 화학 기계적 연마하여 평탄화한다. 이때, 도 2d에서 실리콘웨이퍼 상부의 질화막을 식각하여 제거하였을 경우에도 트렌치 영역에 형성되어 있는 질화막을 버퍼층으로 화학 기게적 연마하여 산화막을 평탄화할 수 있다.
그 다음 도 2f에 도시한 바와 같이, 실리콘웨이퍼(11) 상부의 질화막을 습식 식각하여 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다. 이때 형성되는 트렌치 영역에는 종래와는 달리 열산화막(13)과 트렌치에 매입된 산화막(15) 사이에 질화막(14)이 형성되어 있다. 따라서 후속 반도체 소자 형성을 위한 실리콘웨이퍼의 습식 세정 공정에서 트렌치 코너 부분이 식각되어 약간 패여들어가는 것을 질화막(14)이 베리어(barrier) 역할을 함으로써 종래와 같은 트렌치 코너 결함을 방지할 수 있다. 또한, 후속 반도체 소자를 외부 회로와 전체적으로 연결하기 위한 콘택 형성시, 질화막(14)의 두께만큼 여유을 얻어 정렬 오차가 발생하여도 트렌치에 매입된 산화막의 식각을 방지할 수 있으므로 트렌치 코너 결함을 방지할 수 있다.
이와 같이 본 발명은 트렌치 영역의 열산화막과 트렌치에 매입된 산화막 사이에 질화막을 형성함으로써 습식 세정 및 콘택 형성시의 정렬 오차에 의한 트렌치 코너 결함을 방지할 수 있으므로 누설 전류를 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킬 수있다.

Claims (4)

  1. (정정) 실리콘웨이퍼 상부에 감광막을 도포하고 트렌치 패턴이 형성된 마스크로 노광현상하여 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성하는 단계와;
    상기 모트 패턴을 제거하고, 실리콘웨이퍼를 열산화하여 트렌치 내벽 및 실리콘웨이퍼 상부 표면 전체에 열산화막을 성장시키는 단계와;
    상기 열산화막 상부에 화학 기상 증착으로 질화막을 증착하는 단계와;
    상기 질화막 상부에 상압 화학 기상 증착으로 산화막을 두껍게 증착하여 상기 트렌치를 매입하는 단계와;
    상기 질화막을 버퍼층으로 상기 산화막을 화학 기계적 연마하여 평탄화하는 단계와;
    상기 실리콘웨이퍼 상부에 잔류하는 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
  2. 제 1 항에 있어서, 상기 트렌치를 매입하는 산화막을 플라즈마 화학 기상 증착에 의해 증착하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 트렌치 내벽 및 실리콘웨이퍼 상부 표면에 성장되는 열산화막은 50Å 내지 500Å의 두께가 되도록 하는 것을 특징으로하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 열산화막 상부에 증착되는 질화막은 500Å 내지 2000Å의 두께가 되도록 하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
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