KR20070040540A - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것으로,
이를 실현하기 위하여 본 발명은, 불휘발성 메모리 장치의 제조 방법에 있어서, (a) 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 액티브 영역과 소자 분리 영역으로 구분하는 단계; (b) 상기 액티브 영역의 상부에 터널 산화막, 제 1 전극층, 층간 유전막 및 제 2 전극측이 순차적으로 셀프-얼라인되어 적층된 스택형 게이트를 형성하는 단계; (c) 상기 결과물의 상부에 제 1 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; (d) 상기 결과물의 상부에 절연막 및 폴리실리콘층을 차례로 형성하는 단계; 및 (e) 셀프-얼라인 소오스 마스크를 적용하여 상기 소오스 영역을 오픈시킨 후, 오픈된 소오스 영역의 필드 산화막을 제거하는 단계를 포함하되, 상기 오픈된 소오스 영역의 필드 산화막을 제거하는 식각 공정에서 C4F6 가스를 첨가 가스로 선택하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명에 의하면 셀프-얼라인 식각 공정에서 실리콘 기판에 대한 필드 산화막의 식각량의 비를 고 선택비로 향상시키게 되며, 이에 의해 액티브 실리콘 기판의 리세스를 300Å 이내로 제어할 수 있어서, 후속하는 소오스 확산 이온 주입 공정시 이온 주입의 프로파일이 상기 소오스 영역에서 불균일하게 되는 요인을 제거할 수 있는 효과가 있다.
식각 선택비, 건식 식각 공정, C4F6 가스

Description

불휘발성 메모리 장치의 제조 방법{Manufacturing Method of Non-Volatile Memory Device}
도 1a 내지 도 1c는 종래의 NOR형 플래쉬 메모리 장치를 설명하기 위한 도면,
도 2a 내지 도 3b는 종래의 NOR형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도,
도 4a 및 도 4b는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 사용할 경우의 공정 결과를 종래의 방법을 사용할 경우의 공정 결과와 비교하기 위한 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 50: 반도체 기판 11: 액티브 영역
14, 54: 터널 산화막 16: 플로팅 게이트
18: 층간 유전막 20: 컨트롤 게이트
24a: 소오스 영역 24b: 드레인 영역
28: 비트라인 콘택 52: 필드 산화막
56: 제 1 폴리실리콘층 60: 제 2 폴리실리콘층
62: 산화막 63: 포토레지스트 패턴
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 셀프-얼라인 소오스(Self-aligned source: 이하 SAS라 칭함) 공정을 이용하여 주변 회로의 게이트 전극을 형성하는 NOR형 플래쉬 EEPROM(electrically erasable programmble read only memory) 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입/출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM 셀이나 일괄 소거 기능을 갖는 플래쉬 메모리 셀은 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.
플래쉬 메모리 셀을 회로적 관점에서 살펴보면 n개의 셀들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리 한 반면, NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식이 1985년 Excel사에 의해 발표되었으며(참조 문헌: IEDM'85, pp.616~619, "A Single Transistor EPPROM Cell And Its Implementation In A 512K CMOS EEPROM"), 본 사의 특허 등록 제 0295149호에도 개시되어 있다.
도 1a는 종래의 NOR형 플래쉬 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃이다. 도 1b는 상기 메모리 셀 어레이의 등가 회로도이고, 도 1c는 단위 셀의 수직 단면도이다. 여기서, 참조 번호 10은 반도체 기판, 11은 액티브 영역, 14는 터널 산화막, 16은 플로팅 게이트, 18은 층간 유전막, 20은 컨트롤 게이트, 24a 및 24b는 소오스 및 드레인 영역, 그리고 28은 비트라인 콘택을 각각 나타낸다.
도 1a 내지 도 1c를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L), 워드라인(W/L) 및 소오스 라인(common source line: CSL)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(W/L)과 금속층으로 이루어진 비트라인이 직교하는 영역에 플로팅 게이트(16)와 컨트롤 게이트(20)가 적층된 스택형 게이트 구조로 이루어진 단위 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(28)에 의해 비트라인과 연결되며, 상기 워드라인과 평행한 불순물 확산층으로 이루어진 액티브 소오스 영역(11)을 상기 비트라인과 평행한 소오스 라인(CSL)이 수십 비트마다 하나씩 위치하면서 연결한다.
단위 셀의 구조를 살펴보면, 플로팅 게이트(16)와 기판(10) 사이에 터널 산 화막(14)이 형성되고, 상기 플로팅 게이트(16)와 워드라인으로 제공되는 컨트롤 게이트(20)의 사이에 층간 유전막(18)이 형성된다. 또한, 상기 기판(10)의 표면에는 스택형 게이트에 셀프-얼라인되어 소오스/드레인 영역(24a, 24b)이 형성된다. 상기 플로팅 게이트(16)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(16)와 분리된다. 상기 컨트롤 게이트(20)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(16)를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인(W/L)을 형성한다.
인접한 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역(24a, 24b)을 공유한다. 단위 셀의 드레인 영역(24b)은 동일 행의 인접한 셀의 드레인 영역(24b)과 연결되며, 상기 드레인 영역(24b)에는 비트라인 콘택(28)이 형성된다. 동일 행에 형성된 비트라인 콘택(24)들은 워드라인에 대해 수직으로 배치되는 비트라인에 의해 전기적으로 연결된다. 즉, 두 개의 셀은 하나의 비트라인 콘택(28)에 의해 비트라인과 연결된다.
단위 셀의 소오스 영역(24a)은 워드라인과 평행한 불순물 확산층으로 이루어진 액티브 소오스 영역(11)을 통해 동일 열의 인접한 셀의 소오스 영역(24a)들과 연결된다. 또한, 소오스 라인의 저항을 감소시키기 위하여 워드라인을 따라 평행하게 형성된 액티브 소오스 영역 (11)에 복수개의 비트라인마다 하나씩 소오스 라인 콘택이 형성되며, 상기 비트라인과 평행하게 형성된 소오스 라인이 상기 소오스 라인 콘택을 통해 액티브 소오스 영역(11)에 전기적으로 연결된다.
도 2a 내지 도 3b는 상술한 NOR형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 1a의 c-c' 선에 따른 단면도이고, 각 b도는 도 1a의 d-d' 선에 대한 단면도이다.
도 2a 내지 도 3b를 참조하면, 실리콘 부분 산화(local oxidation of silicon: 이하 "LOCOS"라 칭함) 공정과 같은 아이솔레이션(isolation) 공정을 통해 반도체 기판(50)의 상부에 필드 산화막(52)을 형성하여 상기 기판(50)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 상기 기판(50)의 액티브 영역의 상부에 터널 산화막(54)을 형성하고 그 위에 플로팅 게이트용 제 1 폴리실리콘층(56)을 증착한다. 이어서, 사진 식각 공정으로 필드 산화막(54) 상부의 제 1 폴리실리콘층(56)을 식각해 냄으로써, 비트라인 방향으로 각 셀의 플로팅 게이트를 분리시킨다. 다음에, 상기 결과물의 상부에 층간 유전막으로서 ONO(oxide/nitride/oxide)막을 형성하고, 그 위에 컨트롤 게이트용 제 2 폴리실리콘층(60) 및 산화막(62)을 순차적으로 적층한다. 계속해서, 상기 산화막(62)의 상부에 워드라인 형성을 위한 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 사용하여 산화막(62), 제 2 폴리실리콘층(60), ONO막(58) 및 제 1 폴리실리콘층(56)을 순차적으로 식각함으로써 스택형 게이트를 형성한다. 여기서, 상기 산화막(62)은 후속하는 SAS 공정시 노출된 필드 산화막(52)을 제거하는 동안 워드라인(60)이 건식 식각제(Etcher)에 의해 손상되는 것을 방지하는 역할을 한다.
이어서, SAS 공정을 수행하기 위하여 사진 공정을 통해 공통 소오스 영역이 형성될 영역을 오픈시키도록 포토레지스트 패턴(63)을 형성한 후, 상기 포토레지스 트 패턴(63)을 형성한 후, 상기 포토레지스트 패턴(63)을 식각 마스크로 사용하여 오픈된 영역의 필드 산화막(52)을 식각해 낸다. 상기 오픈된 영역은 워드라인(60) 사이에 셀프-얼라인된다. 계속해서, 상기 포토레지스트 패턴(63)을 이온 주입 마스크로 사용하여 N+ 불순물(64)을 이온 주입한다. 상기와 같이 이온 주입된 N+ 불순물(64)은 후속하는 열처리 공정에 의해 확산되어 워드라인 방향으로 이웃한 셀의 소오스 영역들을 연결시키는 공통 소오스 영역으로 제공된다.
이후, SAS 공정을 진행한 후 주변 회로부의 고전압 트랜지스터 영역과 셀의 소오스 영역을 함께 오픈하여 N- 불순물을 이온 주입하는 것이 통상적인 방법으로 사용되고 있다.
여기서 SAS 공정이 사용되는 이유는 셀면의 축소와 이 과정에서 발생하는 필드 산화막의 버드 비크(bird's beak)에 의한 셀의 영향을 줄이기 위함이다. 이와 같은 종래의 SAS 공정에 의하면, 게이트 전극용 폴리실리콘층, 실리콘 기판 및 필드 산화막의 식각 선택비를 이용하여 상기 필드 산화막을 식각해낸 후 불순물의 이온 주입을 통하여 소오스 영역을 연결시키는 소오스 라인을 형성한다.
그 결과, 소오스 영역 쪽으로의 필드 산화막의 엣지 부위가 폴리 실리콘 워드라인에 얼라인되고, 이웃한 셀의 필드 산화막의 끝부분 사이에 형성되는 소오스 영역이 양쪽의 폴리 실리콘 워드라인과 필드 산화막 엣지에 셀프-얼라인된다. 또한, 소오스 영역쪽으로의 필드 산화막의 엣지에 어떠한 버즈비크 침식(bird's beak encroachment)나 코너 라운딩 효과(corner rounding effect)가 나타나지 않는다.
따라서, SAS 식각 공정에 의하면, 셀 면적의 축소와 이 과정에서 발생하는 필드 산화막의 버즈 비크 침식 및 코너 라운딩 효과를 제거하여 소오스 폭의 감소없이 폴리실리콘 워드라인 사이의 간격을 좁힐 수 있으며, 이에 따라 셀과 셀 사이의 간격이 줄어들어 고집적화의 구현이 용이하게 된다.
그러나, 상기 살펴본 바와 같이 플래쉬 EEPROM 장치에서는 스택형 게이트의 형성 후에 상기한 SAS 공정을 적용하게 되는데, 상기 SAS 식각 공정시 노출되는 소오스 영역의 기판 부위가 리세스(Recess)되며, 이것은 후속하는 소오스 확산 이온 주입 공정시 이온 주입의 프로파일이 상기 소오스 영역에서 불균일하게 되는 요인이 된다.
따라서, 스택형 게이트 하부로 오버랩되는 소오스 영역의 표면에서의 도핑 프로파일이 변하게 되고, 이로 인하여 플래쉬 EEPROM의 경우 소거 보전(erase integrity)과 분포에 심각한 영향을 받게 되는 문제점이 있었다.
이러한 문제점을 해결하기 위해 본 발명은, 스택형 게이트 구조를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 셀프-얼라인 식각 공정시 노출되는 소오스 영역의 기판 부위가 리세스되는 것을 방지할 수 있는 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 본 발명은, 불휘발성 메모리 장치의 제조 방법에 있어서, (a) 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 액티브 영역과 소자 분리 영역으로 구분하는 단계; (b) 상기 액티브 영역의 상부에 터널 산화막, 제 1 전극층, 층간 유전막 및 제 2 전극측이 순차적으로 셀프-얼라인되어 적층된 스택형 게이트를 형성하는 단계; (c) 상기 결과물의 상부에 제 1 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; (d) 상기 결과물의 상부에 절연막 및 폴리실리콘층을 차례로 형성하는 단계; 및 (e) 셀프-얼라인 소오스 마스크를 적용하여 상기 소오스 영역을 오픈시킨 후, 오픈된 소오스 영역의 필드 산화막을 제거하는 단계를 포함하되, 상기 오픈된 소오스 영역의 필드 산화막을 제거하는 식각 공정에서 C4F6 가스를 첨가 가스로 선택하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소 들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
구분 종래 본 발명
변경 사항 CHF3 + O2 +AR gas 사용 C4F6 + CHF3 + O2 +AR gas 사용
개선 사항 1. Oxide vs Si 선택비=6: 1 2. Si recess high(200~500Å) 1. Oxide vs Si 선택비=9.8: 1 2. Si recess 감소(100~300Å)
상기 표 1은 본 발명의 실시예에 따른 셀프-얼라인 식각 공정시에 사용되는 가스 환경과 상기 가스 환경을 선택 했을 때의 개선 사항을 종래의 가스 환경과 비교하고 있다.
본 발명의 실시예에 따른 셀프-얼라인 식각 공정에는 CHF3, O2, AR 및 C4F6 가스를 식각 가스(Etchant gas)로 사용한다.
즉 종래의 셀프-얼라인 식각 공정에서는 CHF3, O2, AR 가스만을 식각 가스로 사용하였으나 실리콘 기판에 대한 필드 산화막의 식각량의 비가 6 : 1 의 비율을 가져서 전술하였던 소오스 영역의 기판 부위가 과도하게 리세스되는 문제점이 발생하였다.
그러나 본 발명의 실시예에 따라 종래의 CHF3, O2, AR 가스에 C4F6를 첨가 가스로 선택할 경우 실리콘 기판에 대한 필드 산화막의 식각량의 비가 9.8 : 1 의 비율로 현저하게 증가하는 것을 확인할 수 있었다.
이에 의해 액티브 실리콘 기판의 리세스를 300Å 이내로 제어할 수 있으며,후속하는 소오스 확산 이온 주입 공정시 이온 주입의 프로파일이 상기 소오스 영역에서 불균일하게 되는 요인을 제거할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 사용할 경우의 공정 결과를 종래의 방법을 사용할 경우의 공정 결과와 비교하기 위한 도면이다.
도면에서의 데이터 결과는 본 발명의 실시예에 따라 셀프-얼라인 식각 공정에서 C4F6 가스를 첨가 가스로 선택할 경우 실리콘 기판에 대한 필드 산화막의 식각량의 비가 9.8 : 1의 비율로 현저하게 증가하게 되므로 고선택비의 식각 공정이 가능해져 액티브 실리콘 기판의 리세스를 300Å 이내로 제어할 수 있음을 보여준다.
다만, 실험 결과에 의하면 상기 C4F6의 첨가 가스의 바람직한 사용조건은 3 sccm ~ 15 sccm 조건으로 사용하는 것이 고선택비의 식각 공정에 적합하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 셀프-얼라인 식각 공정에서 실리콘 기판에 대한 필드 산화막의 식각량의 비를 고 선택비로 향상시키게 되며, 이에 의해 액티브 실리콘 기판의 리세스를 300Å 이내로 제어할 수 있어서, 후속하는 소오스 확산 이온 주입 공정시 이온 주입의 프로파일이 상기 소오스 영역에서 불균일하게 되는 요인을 제거할 수 있다.

Claims (2)

  1. 불휘발성 메모리 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 액티브 영역과 소자 분리 영역으로 구분하는 단계;
    (b) 상기 액티브 영역의 상부에 터널 산화막, 제 1 전극층, 층간 유전막 및 제 2 전극측이 순차적으로 셀프-얼라인되어 적층된 스택형 게이트를 형성하는 단계;
    (c) 상기 결과물의 상부에 제 1 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계;
    (d) 상기 결과물의 상부에 절연막 및 폴리실리콘층을 차례로 형성하는 단계; 및
    (e) 셀프-얼라인 소오스 마스크를 적용하여 상기 소오스 영역을 오픈시킨 후, 오픈된 소오스 영역의 필드 산화막을 제거하는 단계를 포함하되,
    상기 오픈된 소오스 영역의 필드 산화막을 제거하는 식각 공정에서 C4F6 가스를 첨가 가스로 선택하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 식각 공정은,
    상기 C4F6 가스를 3sccm ~ 15sccm의 식각 첨가 가스로 사용하는 것을 특징으 로 하는 불휘발성 메모리 장치의 제조 방법.
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