TWI559506B - Nonvolatile Memory of Common Gate Cables and Its Operation - Google Patents

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TWI559506B
TWI559506B TW103120046A TW103120046A TWI559506B TW I559506 B TWI559506 B TW I559506B TW 103120046 A TW103120046 A TW 103120046A TW 103120046 A TW103120046 A TW 103120046A TW I559506 B TWI559506 B TW I559506B
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單閘源極共線之非揮發性記憶體及其操作方法
本發明係有關一種單閘極非揮發性記憶體及其操作方法，特別是關於一種超低成本的單閘源極共線之非揮發性記憶體及其操作方法。
按，互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)製程技術已成為特殊應用積體電路(application specific integrated circuit，ASIC)之常用製造方法。在電腦資訊產品發達的今天，電子式可清除程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)由於具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。
非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之所有電荷移除，使得所有非揮發性記憶體回到原記憶體之電晶體之閘極電壓。在習知單閘極非揮發性記憶體之結構中，閘極、源極和汲極都是獨立操作電壓，因此，單閘極非揮發性記憶體面積較大，造成成本的增加。
有鑑於此，本發明遂針對上述先前技術之缺失，提出一種超 低成本的單閘源極共線之非揮發性記憶體及其操作方法，以大幅縮減單閘極非揮發性記憶體面積，及提昇單閘極非揮發性記憶體的產品價值。
本發明的主要目的在於提供一種單閘源極共線之非揮發性記憶體及其操作方法，係使非揮發性記憶體中的單閘極和源極連接在一起，以減少控制閘極的使用，藉以降低非揮發性記憶體的生產成本。
因此，為達上述目的，本發明所揭露之單閘源極共線之非揮發性記憶體及其操作方法，應用於單閘源極共線之非揮發性記憶體，此單閘源極共線之非揮發性記憶體包括半導體基底、電晶體及電容結構，其中，電晶體與電容結構設置於半導體基底，電晶體是由第一導電閘極堆疊在第一介電層表面，第一介電層位於半導體基底上，且有二高度導電之第一離子摻雜區位於第一導電閘極與第一介電層二側來形成源極及汲極；電容結構如同電晶體亦形成一三明治結構，包括有第二離子摻雜區、第二介電層與第二導電閘極，第二離子摻雜區與第一離子摻雜區摻雜有同型之離子並位於第二介電層之一側，且電容結構可更包含第三離子摻雜區，第三離子摻雜區與第一及第二離子摻雜區摻雜有同型之離子並位於第二介電層底部的通道下方，第三離子摻雜區亦可延伸至第二離子摻雜區下方。再者，電容結構之第二導電閘極及電晶體之第一導電閘極係隔離並被電連接，以作為非揮發性記憶體之單浮接閘極，且源極係與第二離子摻雜區電連接，而使源極與單浮接閘極達成共線。
本發明中，若半導體基底為P型，第一離子摻雜區、第二離子摻雜區與第三離子摻雜區為N型；或者，若半導體基底為N型，第一離子 摻雜區、第二離子摻雜區與第三離子摻雜區為P型。凡利用本發明之方式使非揮發性記憶體以不同之結構變化來進行之操作，皆在本發明之範圍中。
而本發明所揭露之單閘源極共線之非揮發性記憶體的操作方法，可對於由P型半導體基底、電晶體與電容結構所構成之非揮發性記憶體，藉由於P型半導體基底、源極、汲極上分別施加基底電壓Vsub、源極及控制閘極電壓Vcs、汲極電壓Vd，進行寫入或抹除過程。其中，於寫入時，滿足Vcs=0，Vd>4伏特，及Vsub為接地之條件。於抹除時，滿足Vcs>4伏特，Vd<Vcs，及Vsub為接地；或，滿足Vd>4伏特，Vcs<Vd，及Vsub為接地之條件。
又者，本發明所揭露之單閘源極共線之非揮發性記憶體的操作方法，可對於由N型半導體基底、電晶體、P型井與電容結構所構成之非揮發性記憶體，藉由於N型半導體基底、P型井、源極、汲極上分別施加基底電壓Vsub、P型井電壓Vpwell、源極及控制閘極電壓Vcs、汲極電壓Vd，基底電壓Vsub為正壓，進行寫入或抹除過程。其中，於寫入時，乃滿足Vcs=0，Vd>4伏特，及Vpwell為接地之條件。於抹除時，滿足Vcs>4伏特，Vd<Vcs，及Vpwell為接地；或，滿足Vd>4伏特，Vcs<Vd，及Vpwell為接地之條件。
再者，本發明所揭露之單閘源極共線之非揮發性記憶體的操作方法，可對於由N型半導體基底、電晶體與電容結構所構成之非揮發性記憶體，藉由於N型半導體基底、源極、汲極上分別施加基底電壓Vsub、源極及控制閘極電壓Vcs、汲極電壓Vd，進行寫入或抹除過程。其中，於寫入時，滿足Vcs=Vsub，Vd=0伏特，及Vsub>4伏特之條件。於抹除時，滿足Vcs=0伏特，Vsub>Vd，及Vsub>4伏特；或，滿足Vd=0伏特，Vsub>Vcs，及Vsub>4 伏特之條件。
更者，本發明所揭露之單閘源極共線之非揮發性記憶體的操作方法，可對於由P型半導體基底、電晶體、N型井與電容結構所構成之非揮發性記憶體，藉由於P型半導體基底、N型井、源極、汲極上分別施加基底電壓Vsub、N型井電壓Vnwell、源極及控制閘極電壓Vcs、汲極電壓Vd，進行寫入或抹除過程。其中，於寫入時，乃滿足Vnwell>4伏特，Vsub=0，Vcs=Vnwell，Vd=0伏特之條件。於抹除時，滿足Vnwell>4伏特，Vsub=0，及Vcs=0伏特，Vnwell>Vd；或，滿足Vcs=0伏特，Vnwell>Vd，Vd=0伏特，Vnwell>Vcs之條件。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
100‧‧‧單閘源極共線之非揮發性記憶體結構
110‧‧‧NMOS電晶體
111‧‧‧第一介電層
112‧‧‧第一導電閘極
113‧‧‧源極
114‧‧‧汲極
115‧‧‧通道
120‧‧‧N型電容結構
121‧‧‧第二離子摻雜區
122‧‧‧第二介電層
123‧‧‧第二導電閘極
125‧‧‧通道
130‧‧‧P型半導體基底
138‧‧‧隔離材料
140‧‧‧單浮接閘極
200‧‧‧單閘源極共線之非揮發性記憶體結構
210‧‧‧NMOS電晶體
213‧‧‧源極
214‧‧‧汲極
220‧‧‧N型電容結構
221‧‧‧第二離子摻雜區
222‧‧‧第二介電層
225‧‧‧通道
226‧‧‧第三離子摻雜區
230‧‧‧P型半導體基底
300‧‧‧單閘源極共線之非揮發性記憶體結構
310‧‧‧NMOS電晶體
313‧‧‧源極
314‧‧‧汲極
320‧‧‧N型電容結構
321‧‧‧第二離子摻雜區
326‧‧‧第三離子摻雜區
330‧‧‧P型半導體基底
400‧‧‧單閘源極共線之非揮發性記憶體結構
410‧‧‧PMOS電晶體
411‧‧‧第一介電層
412‧‧‧第一導電閘極
413‧‧‧源極
414‧‧‧汲極
415‧‧‧通道
420‧‧‧N型電容結構
421‧‧‧第二離子摻雜區
422‧‧‧第二介電層
423‧‧‧第二導電閘極
425‧‧‧通道
426‧‧‧第三離子摻雜區
430‧‧‧N型半導體基底
438‧‧‧隔離材料
440‧‧‧單浮接閘極
500‧‧‧單閘源極共線之非揮發性記憶體結構
510‧‧‧PMOS電晶體
513‧‧‧源極
514‧‧‧汲極
520‧‧‧P型電容結構
521‧‧‧第二離子摻雜區
526‧‧‧第三離子摻雜區
530‧‧‧N型半導體基底
600‧‧‧單閘源極共線之非揮發性記憶體結構
610‧‧‧NMOS電晶體
612‧‧‧第一導電閘極
613‧‧‧源極
614‧‧‧汲極
616‧‧‧P型井
620‧‧‧N型電容結構
621‧‧‧第二離子摻雜區
623‧‧‧第二導電閘極
626‧‧‧第三離子摻雜區
630‧‧‧N型半導體基底
638‧‧‧隔離材料
700‧‧‧單閘源極共線之非揮發性記憶體結構
710‧‧‧PMOS電晶體
712‧‧‧第一導電閘極
713‧‧‧源極
714‧‧‧汲極
716‧‧‧N型井
720‧‧‧P型電容結構
721‧‧‧第二離子摻雜區
723‧‧‧第二導電閘極
726‧‧‧第三離子摻雜區
730‧‧‧P型半導體基底
738‧‧‧隔離材料
第1圖為本發明之第一實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第2A圖為本發明之第一實施例之設有三個端點之結構示意圖。
第2B圖為第2A圖結構之等效電路。
第3A圖為本發明之第二實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第3B圖為本發明之第二實施例之設有三個端點之結構示意圖。
第4A圖為本發明之第三實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第4B圖為本發明之第三實施例之設有三個端點之結構示意圖。
第5A圖為本發明之第四實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第5B圖為本發明之第四實施例之設有三個端點之結構示意圖。
第6A圖為本發明之第五實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第6B圖為本發明之第五實施例之設有三個端點之結構示意圖。
第7A圖為本發明之第六實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第7B圖為本發明之第六實施例之設有四個端點之結構示意圖。
第8A圖為本發明之第七實施例的單閘源極共線之非揮發性記憶體結構之剖視圖。
第8B圖為本發明之第七實施例之設有四個端點之結構示意圖。
請參照第1圖，為本發明之第一實施例的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體100包括NMOS電晶體(NMOSFET)110及N型電容結構120於P型半導體基底130中；NMOS電晶體110包含第一介電層111位於P型半導體基底130表面上，第一導電閘極112疊設於第一介電層111上方，以及二第一離子摻雜區位於P型半導體基底130內，分別作為其源極113及汲極114，在源極113和汲極114間形成通道115；N型電容結構120包含第二離子摻雜區121於P型半導體基底130內，第二介電 層122位於第二離子摻雜區121側面上，第二介電層122下方形成有通道125，以及第二導電閘極123疊設於第二介電層122上方，形成頂板-介電層-底板之電容結構。NMOS電晶體110之第一導電閘極112和N型電容結構120之側頂部第二導電閘極123係被電連接且以隔離材料138隔離，形成單浮接閘極(floating gate)140，且源極113係與第二離子摻雜區121電連接，形成源極113與單浮接閘極140共線之結構。其中，第一離子摻雜區與第二離子摻雜區121係為N型離子摻雜區。
此單閘源極共線之非揮發性記憶體100為設有三個端點之結構，如第2A圖所示，該三個端點為P型半導體基底130、源極113、汲極114，並分別施加基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd；第2B圖為其等效電路，控制閘極與源極113共線，因此將單浮接閘極140和源極113連接在一起共線，使用相同偏壓，進而減少控制線路的使用。此單閘源極共線之非揮發性記憶體100之操作過程的條件如下：
寫入時：
a. Vsub為接地(=0)。
b. Vcs=0，Vd>4伏特。
抹除時：
a. Vsub為接地(=0)。
b. Vcs>4伏特，Vd<Vcs；或，Vd>4伏特，Vcs<Vd。
上述第1圖之結構係在P型矽晶圓上製造而得，該隔離結構係由標準隔離模組製程來完成；在形成基本之隔離結構之後，一個N型電容結構及NMOS電晶體之通道係藉由離子佈植來形成；在成長第一導電閘極與 第二導電閘極之介電層之後，然後，沉積形成多晶矽，且以微影蝕刻進行圖案化將多晶矽形成單浮接閘極；接著，進行離子佈植以形成NMOS電晶體的汲極、源極和閘極等電極。在金屬化之後，便完成許多單閘源極共線之非揮發性記憶體結構之製作。
另外，第3A圖為本發明之第二實施例所提供的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體200包括NMOS電晶體(NMOSFET)210及N型電容結構220於P型半導體基底230中，NMOS電晶體210之第一離子摻雜區和N型電容結構220之第二離子摻雜區221皆為N型離子摻雜區，和第一實施例的差異在於，N型電容結構220之第二介電層222底部的通道225下方更包括一第三離子摻雜區226，第三離子摻雜區226亦為N型離子摻雜區。
如第3B圖所示，此單閘源極共線之非揮發性記憶體200為設有三個端點之結構，該三個端點為P型半導體基底230、源極213、汲極214，並分別施加基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd，來進行寫入或抹除之操作過程，且其操作過程必須滿足和第一實施例相同之條件。
第4A圖為本發明之第三實施例所提供的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體300包括NMOS電晶體(NMOSFET)310及N型電容結構320於P型半導體基底330中，第一離子摻雜區、第二離子摻雜區321和第三離子摻雜區326皆為N型離子摻雜區，和第 二實施例的差異在於，第三離子摻雜區326延伸至第二離子摻雜區321下方，以作為一N型井。
如第4B圖所示，此單閘源極共線之非揮發性記憶體300為設有三個端點之結構，該三個端點為P型半導體基底330、源極313、汲極314，並分別施加基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd，來進行寫入或抹除之操作過程，且其操作過程必須滿足和第一、第二實施例相同之條件。
本發明中，單閘源極共線之非揮發性記憶體結構也可由N型半導體基底、電晶體與電容結構所構成，如同上述實施例，其電容結構底部可以不包括或包括有第三離子摻雜區，以下僅以第四實施例與第五實施例為代表說明。
第5A圖為本發明之第四實施例所提供的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體結構400包括PMOS電晶體(PMOSFET)410及P型電容結構420於N型半導體基底430中；PMOS電晶體410包含第一介電層411位於N型半導體基底430表面上，第一導電閘極412疊設於第一介電層411上方，以及二第一離子摻雜區位於N型半導體基底430內，分別作為其源極413及汲極414，在源極413和汲極414間形成通道415；P型電容結構420包含第二離子摻雜區421於N型半導體基底430內，第二介電層422位於第二離子摻雜區421側面上，第二介電層422下方形成有通道425，且通道425下方形成有第三離子摻雜區426，以及第二導電閘極423疊設於第二介電層422上方，形成頂板-介電層-底板之電容結構。PMOS電晶體 410之第一導電閘極412和P型電容結構420之側頂部第二導電閘極423係被電連接且以隔離材料438隔離，形成單浮接閘極440，且源極413係與第二離子摻雜區421電連接，形成源極413與單浮接閘極440共線之結構。其中，第一離子摻雜區、第二離子摻雜區421與第三離子摻雜區426皆為P型離子摻雜區。
如第5B圖所示，此單閘源極共線之非揮發性記憶體400為設有三個端點之結構，該三個端點為N型半導體基底430、源極413、汲極414，並分別施加基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd，來進行寫入或抹除之操作過程，其條件如下：寫入時：
a. Vsub>4伏特。
b. Vcs=Vsub，Vd=0伏特。 抹除時：
a. Vsub>4伏特。
b. Vcs=0伏特，Vsub>Vd；或，Vd=0伏特，Vsub>Vcs。
第6A圖為本發明之第五實施例所提供的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體500包括PMOS電晶體(PMOSFET)510及P型電容結構520於N型半導體基底530中，第一離子摻雜區和第二離子摻雜區521皆為P型離子摻雜區，和第四實施例的差異在於，第三離子摻雜區526延伸至第二離子摻雜區521下方，以作為一P型井。
如第6B圖所示，此單閘源極共線之非揮發性記憶體500為設 有三個端點之結構，該三個端點為N型半導體基底530、源極513、汲極514，並分別施加基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd，來進行寫入或抹除之操作過程，且其操作過程必須滿足和第四實施例相同之條件。
本發明中，單閘源極共線之非揮發性記憶體結構也可由N型半導體基底、電晶體、P型井與電容結構所構成，如同上述實施例，其電容結構底部可以不包括或包括有第三離子摻雜區，以下僅以第六實施例為代表說明。
第7A圖為本發明之第六實施例所提供的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體結構600包括NMOS電晶體610及N型電容結構620於N型半導體基底630中，第一離子摻雜區、第二離子摻雜區621和第三離子摻雜區626皆為N型離子摻雜區，相較於前述實施例，本實施例更包含一第四離子摻雜區，其位於第一離子摻雜區和第二離子摻雜區621下方，並包圍NMOS電晶體610及N型電容結構620，第四離子摻雜區為P型離子摻雜區，且形成一P型井616。而NMOS電晶體610之第一導電閘極612和N型電容結構620之側頂部第二導電閘極623被電連接且以隔離材料638隔離，形成單浮接閘極640，源極613與第二離子摻雜區621係電連接，形成源極613與單浮接閘極640共線之結構。
如第7B圖所示，此單閘源極共線之非揮發性記憶體600為設有四個端點之結構，該四個端點為N型半導體基底630、P型井616、源極613、汲極614，並分別施加基底電壓Vsub、一P型井電壓Vpwell、一源極及控制閘極 電壓Vcs、一汲極電壓Vd，基底電壓Vsub為正壓，並滿足下列條件：寫入時：
a. Vpwell為接地。
b. Vcs=0，Vd>4伏特。 抹除時：
a. Vpwell為接地。
b. Vcs>4伏特，Vd<Vcs；或，Vd>4伏特，Vcs<Vd。
當然，本發明之單閘源極共線之非揮發性記憶體結構也可由P型半導體基底、電晶體、N型井與電容結構所構成，如同上述實施例，其電容結構底部可以不包括或包括有第三離子摻雜區，以下僅以第七實施例為代表說明。
第8A圖為本發明之第七實施例所提供的單閘源極共線之非揮發性記憶體結構的剖視圖。
單閘源極共線之非揮發性記憶體結構700包括PMOS電晶體710及P型電容結構720於P型半導體基底730中，第一離子摻雜區、第二離子摻雜區721和第三離子摻雜區726皆為P型離子摻雜區，且本實施例更包含一第四離子摻雜區，其位於第一離子摻雜區和第二離子摻雜區721下方，並包圍PMOS電晶體710及P型電容結構720，第四離子摻雜區為N型離子摻雜區，且形成一N型井716。而PMOS電晶體710之第一導電閘極712和P型電容結構720之側頂部第二導電閘極723被電連接且以隔離材料738隔離，形成單浮接閘極740，源極713與第二離子摻雜區721係電連接，形成源極713與單浮接閘極740共線之結構。
如第8B圖所示，此單閘源極共線之非揮發性記憶體700為設有四個端點之結構，該四個端點為P型半導體基底730、N型井716、源極713、汲極714，並分別施加基底電壓Vsub、一N型井電壓Vnwell、一源極及控制閘極電壓Vcs、一汲極電壓Vd，並滿足下列條件：寫入時：
a. Vnwell>4伏特，Vsub=0。
b. Vcs=Vnwell，Vd=0伏特。 抹除時：
a. Vnwell>4伏特，Vsub=0。
b. Vcs=0伏特，Vnwell>Vd；或，Vd=0伏特，Vnwell>Vcs。
綜上所述，根據本發明所揭露的單閘源極共線之非揮發性記憶體及其操作方法，相較於一般單閘極之非揮發性記憶體，其源極、汲極和閘極皆各自獨立，本發明係將單浮接閘極與源極連接在一起，而形成單閘源極共線之非揮發性記憶體的結構，由於使用相同偏壓，能夠減少控制閘極這一個接點。藉此，本發明可使得非揮發性記憶體的面積得以大幅減少，並可縮短控制線路的長度，而達到大幅降低生產成本的目的。
唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
100‧‧‧單閘源極共線之非揮發性記憶體結構
110‧‧‧NMOS電晶體
111‧‧‧第一介電層
112‧‧‧第一導電閘極
113‧‧‧源極
114‧‧‧汲極
115‧‧‧通道
120‧‧‧N型電容結構
121‧‧‧第二離子摻雜區
122‧‧‧第二介電層
123‧‧‧第二導電閘極
125‧‧‧通道
130‧‧‧P型半導體基底
138‧‧‧隔離材料
140‧‧‧單浮接閘極

Claims (18)

  1. 一種單閘源極共線之非揮發性記憶體，包括：一半導體基底；一電晶體，包括一第一介電層、一第一導電閘極與複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區係於該第一導電閘極之兩側分別形成源極及汲極；及一電容結構，包括一第二介電層、一第二離子摻雜區與一第二導電閘極，該第二介電層位於該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該第二離子摻雜區係與該第一離子摻雜區摻雜有同型之離子，並僅位於該第二介電層一側，而在該第二介電層下方形成一通道，且該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該源極與該第二離子摻雜區係電連接而使該源極與該單浮接閘極共線。
  2. 如請求項1所述之單閘源極共線之非揮發性記憶體，其中該半導體基底為一P型半導體基底，則該些第一離子摻雜區及該第二離子摻雜區為N型摻雜區者。
  3. 如請求項1所述之單閘源極共線之非揮發性記憶體，其中該半導體基底為一N型半導體基底，則該些第一離子摻雜區及該第二離子摻雜區為P型摻雜區者。
  4. 如請求項1所述之單閘源極共線之非揮發性記憶體，更包含一第三離子摻雜區，設於該半導體基底內並位於該通道下方，且第三離子摻雜區係與該第二離子摻雜區摻雜有同型之離子。
  5. 如請求項4所述之單閘源極共線之非揮發性記憶體，其中該第三離子摻雜 區係延伸至該第二離子摻雜區下方。
  6. 如請求項5所述之單閘源極共線之非揮發性記憶體，更包含一第四離子摻雜區，設於該半導體基底內並位於該些第一離子摻雜區及該第二離子摻雜區下方，且該第四離子摻雜區係與該些第一離子摻雜區及該第二離子摻雜區摻雜有不同型之離子。
  7. 一種單閘源極共線之非揮發性記憶體的操作方法，該非揮發性記憶體係包括一P型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該P型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區係於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一第二離子摻雜區與一第二導電閘極，該第二介電層位於該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該第二離子摻雜區係與該第一離子摻雜區摻雜有同型之離子，並僅位於該第二介電層一側，而在該第二介電層下方形成一通道，且該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該源極與該第二離子摻雜區係電連接而使該源極與該單浮接閘極共線，該操作方法之特徵在於：於該P型半導體基底、該源極、該汲極上分別施加一基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd，並滿足下列條件：寫入時，滿足Vcs=0，Vd>4伏特；及Vsub為接地；及抹除時，滿足Vcs>4伏特，Vd<Vcs；及 Vsub為接地；或抹除時，滿足Vd>4伏特，Vcs<Vd；及Vsub為接地。
  8. 如請求項7所述之單閘源極共線之非揮發性記憶體的操作方法，其中該非揮發性記憶體更包含一第三離子摻雜區，該第三離子摻雜區設於該半導體基底內並位於該通道下方，且第三離子摻雜區係與該第二離子摻雜區摻雜有同型之離子。
  9. 如請求項8所述之單閘源極共線之非揮發性記憶體的操作方法，其中該第三離子摻雜區係延伸至該第二離子摻雜區下方。
  10. 一種單閘源極共線之非揮發性記憶體的操作方法，該非揮發性記憶體係包括一N型半導體基底、一電晶體、一P型井與一電容結構，該電晶體、該P型井與該電容結構設置於該N型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區係於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一第二離子摻雜區與一第二導電閘極，該第二介電層位於該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該第二離子摻雜區係與該第一離子摻雜區摻雜有同型之離子，並僅位於該第二介電層一側，而在該第二介電層下方形成一通道，該P型井位於該些第一離子摻雜區及該第二離子摻雜區下方，且該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該源極與該第二離子摻雜區係電連接而使該源極與該單浮接閘極共線，該操作方法之特徵在於： 於該N型半導體基底、該P型井、該源極、該汲極上分別施加一基底電壓Vsub、一P型井電壓Vpwell、一源極及控制閘極電壓Vcs、一汲極電壓Vd，該基底電壓Vsub為正壓，並滿足下列條件：寫入時，滿足Vcs=0，Vd>4伏特；及Vpwell為接地；及抹除時，滿足Vcs>4伏特，Vd<Vcs；及Vpwell為接地；或抹除時，滿足Vd>4伏特，Vcs<Vd；及Vpwell為接地。
  11. 如請求項10所述之單閘源極共線之非揮發性記憶體的操作方法，其中該非揮發性記憶體更包含一第三離子摻雜區，該第三離子摻雜區設於該半導體基底內並位於該通道下方，且第三離子摻雜區係與該第二離子摻雜區摻雜有同型之離子。
  12. 如請求項11所述之單閘源極共線之非揮發性記憶體的操作方法，其中該第三離子摻雜區係延伸至該第二離子摻雜區下方。
  13. 一種單閘源極共線之非揮發性記憶體的操作方法，該非揮發性記憶體係包括一N型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該N型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數個第一離子摻雜區，該第一介電層位於該半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區係於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一第二離子摻雜區與一第二導電閘極，該第二介電層位於該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該第二離子摻雜區 係與該第一離子摻雜區摻雜有同型之離子，並僅位於該第二介電層一側，而在該第二介電層下方形成一通道，且該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該源極與該第二離子摻雜區係電連接而使該源極與該單浮接閘極共線，該操作方法之特徵在於：於該N型半導體基底、該源極、該汲極上分別施加一基底電壓Vsub、一源極及控制閘極電壓Vcs、一汲極電壓Vd，並滿足下列條件：寫入時，滿足Vcs=Vsub，Vd=0伏特；及Vsub>4伏特；及抹除時，滿足Vcs=0伏特，Vsub>Vd；及Vsub>4伏特；或抹除時，滿足Vd=0伏特，Vsub>Vcs；及Vsub>4伏特。
  14. 如請求項13所述之單閘源極共線之非揮發性記憶體的操作方法，其中該非揮發性記憶體更包含一第三離子摻雜區，該第三離子摻雜區設於該半導體基底內並位於該通道下方，且第三離子摻雜區係與該第二離子摻雜區摻雜有同型之離子。
  15. 如請求項14所述之單閘源極共線之非揮發性記憶體的操作方法，其中該第三離子摻雜區係延伸至該第二離子摻雜區下方。
  16. 一種單閘源極共線之非揮發性記憶體的操作方法，該非揮發性記憶體係包括一P型半導體基底、一電晶體、一N型井與一電容結構，該電晶體、該N型井與該電容結構設置於該P型半導體基底，該電晶體包括一第一介電層、一第一導電閘極與複數個第一離子摻雜區，該第一介電層位於該 半導體基底表面，該第一導電閘極疊設於該第一介電層上，該些第一離子摻雜區係於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二介電層、一第二離子摻雜區與一第二導電閘極，該第二介電層位於該半導體基底表面，該第二導電閘極疊設於該第二介電層上，該第二離子摻雜區係與該第一離子摻雜區摻雜有同型之離子，並僅位於該第二介電層一側，而在該第二介電層下方形成一通道，該N型井位於該些第一離子摻雜區及該第二離子摻雜區下方，且該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該源極與該第二離子摻雜區係電連接而使該源極與該單浮接閘極共線，該操作方法之特徵在於：於該P型半導體基底、該N型井、該源極、該汲極上分別施加一基底電壓Vsub、一N型井電壓Vnwell、一源極及控制閘極電壓Vcs、一汲極電壓Vd，，並滿足下列條件：寫入時，滿足Vnwell>4伏特，Vsub=0；及Vcs=Vnwell，Vd=0伏特；及抹除時，滿足Vnwell>4伏特，Vsub=0；及Vcs=0伏特，Vnwell>Vd；或抹除時，滿足Vnwell>4伏特，Vsub=0；及Vd=0伏特，Vnwell>Vcs。
  17. 如請求項16所述之單閘源極共線之非揮發性記憶體的操作方法，其中該非揮發性記憶體更包含一第三離子摻雜區，該第三離子摻雜區設於該半導體基底內並位於該通道下方，且第三離子摻雜區係與該第二離子摻雜區摻雜有同型之離子。
  18. 如請求項17所述之單閘源極共線之非揮發性記憶體的操作方法，其中該 第三離子摻雜區係延伸至該第二離子摻雜區下方。
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