CN103178096A - 非自校准的非易失性存储器结构 - Google Patents
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Abstract
一种非自校准的非易失性存储器结构，包括一第一栅极绝缘层，位于一半导体衬底上；一浮动栅极位于第一栅极绝缘层上；二掺杂区位于半导体衬底中，二掺杂区位于第一栅极绝缘层的二侧，并与第一栅极绝缘层邻接；一第二栅极绝缘层位于浮动栅极上；以及，一控制栅极位于第二栅极绝缘层上，且位于浮动栅极上方的控制栅极的宽度小于浮动栅极的宽度，非位于浮动栅极上方的控制栅极的宽度等于或大于浮动栅极的宽度。利用两个非自校准的栅极，此种非易失性存储器结构无须做到栅极线对线校准的需求，由此进一步降低非易失性存储器结构制程的复杂度、所需使用的光罩层数、以及制造成本。
Description
技术领域
本发明大体涉及一种存储器的结构，特别涉及一种非自校准的非易失性存储器结构。
背景技术
随着电子信息产业的进步，各种应用于日常生活的电子产品不断推陈出新，在这些电子产品中具有存储器以供储存数据。如今，最常采用的存储器是非易失性存储器(Non-volatile memory，NVM)，例如：快闪存储器，为大量使用于手机或数字相机等电子产品中的非易失性存储器。
详细而言，互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)制程技术是专用集成电路(application specificintegrated circuit，ASIC)的常用制造方法。在电脑信息产品发达的今天，电可擦除可编程只读存储器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)由于具备有电性编写和抹除数据的非易失性存储器功能，且在电源关掉后数据不会遗失，所以被广泛地使用于电子产品上。
一般而言，非易失性存储器是可编程的，用以储存电荷以改变存储器的晶体管的栅极电压，或不储存电荷以留下原存储器的晶体管的栅极电压。抹除操作则是将储存在非易失性存储器中的所有电荷移除，使得所有非易失性存储器回到原存储器的晶体管的栅极电压。
现有技术提出的非易失性存储器有二种不同的硅材料结构，一是硅氧化氮氧化硅(SONOS)结构，一为目前主流的浮动栅极(Floating Gate)结构。根据各家快闪存储器厂的研究，浮动栅极有其技术上的限制，如：NOR芯片需在45纳米以下、NAND芯片需在32纳米以下，并且，非易失性存储器的栅极通常是二个等宽的控制栅极(Control gate)以及浮动栅极(Floating gate)。因此，非易失性存储器在经过后续的热制程时，多需要使用额外的三至四道光罩，以满足栅极线对线(line to line)的规格需求，于此，将大幅增加制程的工序、复杂度与制作成本。
发明内容
因此，本发明的主要目的是提供一种非自校准的非易失性存储器结构，通 过设计一在浮动栅极上方宽度小于浮动栅极的控制栅极，且此一控制栅极在非位于浮动栅极上方者的宽度可等于或大于浮动栅极的宽度，以使得非易失性存储器的两个栅极形成非自校准(non-self aligned)，并减少浮动栅极需凸出第一栅极绝缘层的面积。
本发明的另一目的是提供一种非自校准的非易失性存储器结构，通过两个非自校准的栅极，解决现有非易失性存储器结构必须做到栅极线对线(line toline)校准的问题，由此大幅降低制程的复杂度与制程所需使用的光罩层数，进而降低生产成本。
为达到上述的目的，本发明关于一种非自校准的非易失性存储器结构，包括：一半导体衬底、一第一栅极绝缘层、一浮动栅极、二掺杂区、一第二栅极绝缘层、以及一控制栅极。其中，第一栅极绝缘层位于半导体衬底上；浮动栅极位于第一栅极绝缘层上；二掺杂区位于半导体衬底中，二掺杂区位于第一栅极绝缘层的二侧，并与第一栅极绝缘层邻接；第二栅极绝缘层位于浮动栅极上；控制栅极位于第二栅极绝缘层上，且控制栅极的宽度小于浮动栅极的宽度。
根据本发明的实施例，其中半导体衬底中更可包括一阱，且上述的二掺杂区位于所述阱中。
所述的非自校准的非易失性存储器结构，其中非位于所述浮动栅极上方的所述控制栅极的宽度大于或等于所述浮动栅极的宽度。
所述的非自校准的非易失性存储器结构，其中所述半导体衬底是一第一型半导体衬底，所述二掺杂区是一第二型掺杂区。
所述的非自校准的非易失性存储器结构，其中所述第一型半导体衬底为N型半导体衬底时，所述第二型掺杂区是P型掺杂区。
所述的非自校准的非易失性存储器结构，其中所述第一型半导体衬底为P型半导体衬底时，所述第二型掺杂区是N型掺杂区。
所述的非自校准的非易失性存储器结构，其中所述第一栅极绝缘层的材质是二氧化硅。
所述的非自校准的非易失性存储器结构，其中所述第二栅极绝缘层的材质是正硅酸四乙酯。
所述的非自校准的非易失性存储器结构，其中所述浮动栅极与所述控制栅极的材质是多晶硅。
所述的非自校准的非易失性存储器结构，其中所述第二栅极绝缘层的厚度较所述第一栅极绝缘层的厚度厚。
所述的非自校准的非易失性存储器结构，其中所述二掺杂区是所述非自校准的非易失性存储器结构的源极与漏极。
所述的非自校准的非易失性存储器结构，其中所述半导体衬底中更包括一 阱，且所述二掺杂区位于所述阱中。
所述的非自校准的非易失性存储器结构，其中所述阱是一第一型阱，所述二掺杂区是一第二型掺杂区。
所述的非自校准的非易失性存储器结构，其中所述第一型阱为N型阱时，所述第二型掺杂区是P型掺杂区。
所述的非自校准的非易失性存储器结构，其中所述第一型阱为P型阱时，所述第二型掺杂区是N型掺杂区。
本发明的有益效果在于，本发明所揭示的非自校准的非易失性存储器结构利用一宽度略小于浮动栅极的控制栅极，以使得非易失性存储器的两个栅极形成非自校准(non-self aligned)，于此，通过两个非自校准的栅极，解决现有非易失性存储器结构必须做到栅极线对线(line to line)校准的问题，由此大幅降低制程的复杂度与制程所需使用的光罩层数，进而降低非易失性存储器结构的生产成本。
底下通过具体实施例配合所附的附图详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1是根据本发明一实施例的非自校准的非易失性存储器结构的结构示意图；
图2是根据本发明另一实施例的非自校准的非易失性存储器结构的结构示意图；
图3是根据本发明一实施例的非自校准的非易失性存储器结构的结构示意图；
图4是根据本发明另一实施例的非自校准的非易失性存储器结构的结构示意图；
图5是根据本发明一实施例的非自校准的非易失性存储器结构的俯视图；
图6是根据本发明另一实施例的非自校准的非易失性存储器结构的俯视图。
附图标记说明：1-非自校准的非易失性存储器结构；2-非自校准的非易失性存储器结构；3-非自校准的非易失性存储器结构；4-非自校准的非易失性存储器结构；10-P型半导体衬底；10’-N型半导体衬底；12-N型掺杂区；12’-P型掺杂区；14-N型掺杂区；14’-P型掺杂区；16-第一栅极绝缘层；18-浮动栅极；20-第二栅极绝缘层；22-控制栅极；30-P型阱；30’-N型阱。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
请参考图1，为根据本发明一实施例的非自校准的非易失性存储器结构的左视图。
如图1所示，此一非自校准的非易失性存储器结构1包含一半导体衬底10、一位于半导体衬底10上的第一栅极绝缘层(gate oxide)16、一位于第一栅极绝缘层16上的浮动栅极(floating gate)18、一位于浮动栅极18上的第二栅极绝缘层20、以及一位于第二栅极绝缘层20上的控制栅极(control gate)22。其中，浮动栅极18与控制栅极22的材质可为多晶硅(Poly-silicon)，并且，控制栅极22在位于浮动栅极18上方者的宽度小于浮动栅极18的宽度。
二掺杂区12、14位于半导体衬底10中，且此二掺杂区12、14各自位于第一栅极绝缘层16的二侧，并与第一栅极绝缘层16邻接。
根据本发明所揭示，上述的二掺杂区12、14是非易失性存储器结构1的源极(source)与漏极(drain)。
根据本发明的实施例，第一栅极绝缘层16的材质是二氧化硅(SiO2)，第二栅极绝缘层20的材质是正硅酸四乙酯(tetraethyl-ortho-silicate，TEOS)，且第二栅极绝缘层20的厚度较第一栅极绝缘层16的厚度来得略厚。
详细而言，如图1所示，当半导体衬底10是P型半导体衬底(P-substrate)时，上述的二掺杂区12、14是N型掺杂区。然而，本发明所揭示的非易失性存储器结构并不以此为限。
请参阅图2，为根据本发明另一实施例的非自校准的非易失性存储器结构的左视图。在图2中，非自校准的非易失性存储器结构2的半导体衬底当然也可以是N型半导体衬底(N-substrate)10’。在此情况之下，当半导体衬底是N型半导体衬底10’时，二掺杂区12’、14’是P型掺杂区。
续请参阅图3，为根据本发明一实施例的非自校准的非易失性存储器结构的左视图。如图3所示，本发明所揭示的半导体衬底10中更可包括一阱30，且二掺杂区12、14位于所述阱30中。
在此一实施例中，当非自校准的非易失性存储器结构3的阱30是P型阱(P-well)时，上述的二掺杂区12、14是N型掺杂区。然而，本发明所揭示的非易失性存储器结构并不以此为限。
图4是根据本发明另一实施例的非自校准的非易失性存储器结构的左视图。在图4中，非自校准的非易失性存储器结构4的阱当然也可以是N型阱(N-well)30’。在此情况之下，当阱是N型阱30’时，二掺杂区12’、14’是P型掺杂区。
图5及图6，分别为根据本发明所揭示的图1及图2的俯视图，如第5、6图所示，在浮动栅极18上方的控制栅极22，其宽度小于浮动栅极18的宽度，至 于非位于浮动栅极18上方的控制栅极22，其宽度可等于或大于浮动栅极18的宽度。
综上所述，本发明所揭示的非自校准的非易失性存储器结构利用一宽度略小于浮动栅极的控制栅极，以使得非易失性存储器的两个栅极形成非自校准(non-self aligned)，于此，通过两个非自校准的栅极，解决现有非易失性存储器结构必须做到栅极线对线(line to line)校准的问题，由此大幅降低制程的复杂度与制程所需使用的光罩层数，进而降低非易失性存储器结构的生产成本。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离以下所附权利要求所限定的精神和范围的情况下，可做出许多修改，变化，或等效，但都将落入本发明的保护范围内。
Claims (14)
1.一种非自校准的非易失性存储器结构，其特征在于，包括有：
一半导体衬底；
一第一栅极绝缘层，位于所述半导体衬底上；
一浮动栅极，位于所述第一栅极绝缘层上；
二掺杂区，位于所述半导体衬底中，所述二掺杂区位于所述第一栅极绝缘层的二侧，并与所述第一栅极绝缘层邻接；
一第二栅极绝缘层，位于所述浮动栅极上；以及
一控制栅极，位于所述第二栅极绝缘层上，且在所述浮动栅极上方的所述控制栅极的宽度小于所述浮动栅极的宽度。
2.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，非位于所述浮动栅极上方的所述控制栅极的宽度大于或等于所述浮动栅极的宽度。
3.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述半导体衬底是一第一型半导体衬底，所述二掺杂区是一第二型掺杂区。
4.如权利要求3所述的非自校准的非易失性存储器结构，其特征在于，所述第一型半导体衬底为N型半导体衬底时，所述第二型掺杂区是P型掺杂区。
5.如权利要求3所述的非自校准的非易失性存储器结构，其特征在于，所述第一型半导体衬底为P型半导体衬底时，所述第二型掺杂区是N型掺杂区。
6.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述第一栅极绝缘层的材质是二氧化硅。
7.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述第二栅极绝缘层的材质是正硅酸四乙酯。
8.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述浮动栅极与所述控制栅极的材质是多晶硅。
9.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述第二栅极绝缘层的厚度较所述第一栅极绝缘层的厚度厚。
10.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述二掺杂区是所述非自校准的非易失性存储器结构的源极与漏极。
11.如权利要求1所述的非自校准的非易失性存储器结构，其特征在于，所述半导体衬底中更包括一阱，且所述二掺杂区位于所述阱中。
12.如权利要求11所述的非自校准的非易失性存储器结构，其特征在于，所述阱是一第一型阱，所述二掺杂区是一第二型掺杂区。
13.如权利要求12所述的非自校准的非易失性存储器结构，其特征在于，所述第一型阱为N型阱时，所述第二型掺杂区是P型掺杂区。
14.如权利要求12所述的非自校准的非易失性存储器结构，其特征在于，所述第一型阱为P型阱时，所述第二型掺杂区是N型掺杂区。
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