JP2000138351A - 強誘電体不揮発性メモリとその読み出し方法 - Google Patents
強誘電体不揮発性メモリとその読み出し方法Info
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタを用いたメモリセル構成
において、情報の書き込み電圧を低くできると共に、情
報の保持時間を長くできる。 【解決手段】 ＭＯＳ型電界効果トランジスタＴｒのゲ
ート電極に、残留分極のほぼ等しい２つの強誘電体キャ
パシタＣA ，ＣB を接続してなるメモリセル構造を有す
る強誘電体不揮発性メモリであって、各キャパシタ
ＣA ，ＣB の強誘電体薄膜をトランジスタＴｒのゲート
電極に対して相互に逆向きに分極させることにより情報
を記憶する。
において、情報の書き込み電圧を低くできると共に、情
報の保持時間を長くできる。 【解決手段】 ＭＯＳ型電界効果トランジスタＴｒのゲ
ート電極に、残留分極のほぼ等しい２つの強誘電体キャ
パシタＣA ，ＣB を接続してなるメモリセル構造を有す
る強誘電体不揮発性メモリであって、各キャパシタ
ＣA ，ＣB の強誘電体薄膜をトランジスタＴｒのゲート
電極に対して相互に逆向きに分極させることにより情報
を記憶する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリに係わり、特にＭＯＳやＭＩＳ構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリ、更にはこのメモリから情報を
読み出すための読み出し方法に関する。
メモリに係わり、特にＭＯＳやＭＩＳ構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリ、更にはこのメモリから情報を
読み出すための読み出し方法に関する。
【０００２】
【従来の技術】半導体と強誘電体との接合を形成する
と、強誘電体の分極方向によって半導体表面に電子が誘
起される状態と正孔が誘起される状態とが生じることが
期待される。そのため、ＭＯＳ型電界効果トランジスタ
のゲート絶縁膜に強誘電体を用いて、この２つの状態を
“０”，“１”に対応させ、電源を切っても記憶内容の
消えない不揮発性メモリを製作する試みが既に行われて
いるが、今日まで実用レベルのデバイスは製作されてい
ない。この構造のデバイスの作製が困難な最大の理由
は、半導体と強誘電体とを接合すると、界面に準位が発
生して電子及び正孔を捕獲するために、電界効果トラン
ジスタのソース・ドレイン間に必要な電流が流れないこ
とにある。
と、強誘電体の分極方向によって半導体表面に電子が誘
起される状態と正孔が誘起される状態とが生じることが
期待される。そのため、ＭＯＳ型電界効果トランジスタ
のゲート絶縁膜に強誘電体を用いて、この２つの状態を
“０”，“１”に対応させ、電源を切っても記憶内容の
消えない不揮発性メモリを製作する試みが既に行われて
いるが、今日まで実用レベルのデバイスは製作されてい
ない。この構造のデバイスの作製が困難な最大の理由
は、半導体と強誘電体とを接合すると、界面に準位が発
生して電子及び正孔を捕獲するために、電界効果トラン
ジスタのソース・ドレイン間に必要な電流が流れないこ
とにある。
【０００３】この問題を解決するために、強誘電体膜と
半導体基板との間に二酸化シリコン（ＳｉＯ2 ）のよう
に半導体との間に界面準位を形成しにくい常誘電体膜を
挿入したＭＦＩＳ（Ｍ：金属又は導体、Ｆ：強誘電体、
Ｉ：常誘電体、Ｓ：半導体）や、強誘電体膜と常誘電体
膜との間にさらに導体層を挟んだＭＦＭＩＳ構造が提案
されている。しかし、電界効果トランジスタのゲート絶
縁膜として、このような強誘電体と常誘電体との直列構
造を用いると、(1) 情報の書き込み電圧が高くなるこ
と、(2) 情報の保持時間が短くなること、などの新たな
問題が生じる。以下、これらの問題点について説明す
る。
半導体基板との間に二酸化シリコン（ＳｉＯ2 ）のよう
に半導体との間に界面準位を形成しにくい常誘電体膜を
挿入したＭＦＩＳ（Ｍ：金属又は導体、Ｆ：強誘電体、
Ｉ：常誘電体、Ｓ：半導体）や、強誘電体膜と常誘電体
膜との間にさらに導体層を挟んだＭＦＭＩＳ構造が提案
されている。しかし、電界効果トランジスタのゲート絶
縁膜として、このような強誘電体と常誘電体との直列構
造を用いると、(1) 情報の書き込み電圧が高くなるこ
と、(2) 情報の保持時間が短くなること、などの新たな
問題が生じる。以下、これらの問題点について説明す
る。
【０００４】まず、書き込み電圧が高くなる問題につい
て、具体的な構造を例にとり説明する。半導体基板とし
てＳｉ、強誘電体膜としてチタン酸ジルコン酸鉛（ＰＺ
Ｔ：ＰｂＺｒ1-x Ｔｉx Ｏ3 ）を用い、常誘電体膜とし
てはＳｉＯ2 を用いる場合を考える。ゲート電極の構造
としては、ＭＦＩＳ構造でもここでの議論は同じである
が、ここで仮定した材料系の場合には、ＰＺＴ膜中のＰ
ｂ原子とＳｉＯ2 膜中のＳｉ原子との相互拡散を防ぐた
めにＭＦＭＩＳ構造が用いられる。ＳｉＯ2 の比誘電率
は３．９であり、またＰＺＴの比誘電率はＺｒとＴｉの
組成比により、２００〜６００程度の値を取るので、こ
こでは簡単のために３９０と仮定して説明する。さら
に、一般的な仮定としてＳｉＯ2 膜の厚さはＰＺＴ膜の
厚さの１／１０とする。
て、具体的な構造を例にとり説明する。半導体基板とし
てＳｉ、強誘電体膜としてチタン酸ジルコン酸鉛（ＰＺ
Ｔ：ＰｂＺｒ1-x Ｔｉx Ｏ3 ）を用い、常誘電体膜とし
てはＳｉＯ2 を用いる場合を考える。ゲート電極の構造
としては、ＭＦＩＳ構造でもここでの議論は同じである
が、ここで仮定した材料系の場合には、ＰＺＴ膜中のＰ
ｂ原子とＳｉＯ2 膜中のＳｉ原子との相互拡散を防ぐた
めにＭＦＭＩＳ構造が用いられる。ＳｉＯ2 の比誘電率
は３．９であり、またＰＺＴの比誘電率はＺｒとＴｉの
組成比により、２００〜６００程度の値を取るので、こ
こでは簡単のために３９０と仮定して説明する。さら
に、一般的な仮定としてＳｉＯ2 膜の厚さはＰＺＴ膜の
厚さの１／１０とする。
【０００５】キャパシタの容量は、膜の比誘電率に比例
し膜厚に反比例するから、この場合の強誘電体キャパシ
タと常誘電体キャパシタとの容量の比は１０：１にな
る。また、２つのキャパシタを直列接続して電圧を加え
た場合には、それぞれのキャパシタに加わる電圧はキャ
パシタの容量に反比例するから、強誘電体キャパシタに
加わる電圧は、常誘電体キャパシタに加わる電圧の１／
１０、即ち全体の電圧の１／１１になる。従って、ＰＺ
Ｔ膜をＳｉ基板上に直接堆積したＭＦＳ構造が形成でき
たと仮定し、この膜の分極が５Ｖで反転可能であると仮
定した場合、同じ膜厚で上記のＭＦＭＩＳ構造を作製す
ると分極反転に５５Ｖという高い電圧が必要になる。
し膜厚に反比例するから、この場合の強誘電体キャパシ
タと常誘電体キャパシタとの容量の比は１０：１にな
る。また、２つのキャパシタを直列接続して電圧を加え
た場合には、それぞれのキャパシタに加わる電圧はキャ
パシタの容量に反比例するから、強誘電体キャパシタに
加わる電圧は、常誘電体キャパシタに加わる電圧の１／
１０、即ち全体の電圧の１／１１になる。従って、ＰＺ
Ｔ膜をＳｉ基板上に直接堆積したＭＦＳ構造が形成でき
たと仮定し、この膜の分極が５Ｖで反転可能であると仮
定した場合、同じ膜厚で上記のＭＦＭＩＳ構造を作製す
ると分極反転に５５Ｖという高い電圧が必要になる。
【０００６】次に、情報の保持時間が短くなる問題につ
いて図面を用いて説明する。まず、上記のＭＦＭＩＳ構
造を等価回路で表すと、図９（ａ）のようになる。ここ
で、ＣF は強誘電体キャパシタ、ＣI は常誘電体キャパ
シタである。また、半導体の空乏層容量は考慮せず、半
導体全体が接地電位に保たれているものと仮定する。
いて図面を用いて説明する。まず、上記のＭＦＭＩＳ構
造を等価回路で表すと、図９（ａ）のようになる。ここ
で、ＣF は強誘電体キャパシタ、ＣI は常誘電体キャパ
シタである。また、半導体の空乏層容量は考慮せず、半
導体全体が接地電位に保たれているものと仮定する。
【０００７】いま、上部の電極に電圧Ｖを加えたとする
と、２つのキャパシタにはそれぞれＶF ，ＶI の電圧が
加わる。ここで、 ＶF ＋ＶI ＝Ｖ …（式１） である。また、強誘電体キャパシタの上下電極に現れる
電荷量を±Ｑとすると、２つのキャパシタの中間部分の
全電荷が０でなくてはならないと言う条件より、常誘電
体キャパシタの上下電極にも図９（ａ）に示すように、
それぞれ±Ｑの電荷が現れる。さらに、常誘電体キャパ
シタにはＱ＝ＣI ＶI の関係があるから、（式１）を代
入すると Ｑ＝ＣI （Ｖ−ＶF ） …（式２） となる。
と、２つのキャパシタにはそれぞれＶF ，ＶI の電圧が
加わる。ここで、 ＶF ＋ＶI ＝Ｖ …（式１） である。また、強誘電体キャパシタの上下電極に現れる
電荷量を±Ｑとすると、２つのキャパシタの中間部分の
全電荷が０でなくてはならないと言う条件より、常誘電
体キャパシタの上下電極にも図９（ａ）に示すように、
それぞれ±Ｑの電荷が現れる。さらに、常誘電体キャパ
シタにはＱ＝ＣI ＶI の関係があるから、（式１）を代
入すると Ｑ＝ＣI （Ｖ−ＶF ） …（式２） となる。
【０００８】一方、強誘電体キャパシタのＱとＶF との
関係は、図９（ｂ）に示すように、ヒステリシスを示す
ことが知られている。従って、図９（ｂ）に（式２）の
関係を重ねて示すと図中の直線になり、両者の交点が強
誘電体に加わる電圧、並びにキャパシタの電極に現れる
電荷量を表すことになる。同図のＡ点は、正方向に大き
な電圧を加えた後に電圧をＶに保った場合のＱ及びＶF
を表しており、Ｂ点は負方向に大きな電圧を加えた後に
電圧をＶに保った場合のＱ及びＶF を表している。
関係は、図９（ｂ）に示すように、ヒステリシスを示す
ことが知られている。従って、図９（ｂ）に（式２）の
関係を重ねて示すと図中の直線になり、両者の交点が強
誘電体に加わる電圧、並びにキャパシタの電極に現れる
電荷量を表すことになる。同図のＡ点は、正方向に大き
な電圧を加えた後に電圧をＶに保った場合のＱ及びＶF
を表しており、Ｂ点は負方向に大きな電圧を加えた後に
電圧をＶに保った場合のＱ及びＶF を表している。
【０００９】従って、正方向に大きな電圧を加えた後に
電圧を０に戻すと、強誘電体キャパシタのＱ及びＶF は
同図のＣ点となり、分極の方向と電界の方向とが逆向き
になる。即ち、ＭＦＩＳ或いはＭＦＭＩＳのゲート構造
を持つ電界効果トランジスタのゲート電極に正電圧を加
えて書き込みを行った後に、ゲート電圧を０に戻して情
報を保持すると、強誘電体には分極方向と逆向きの電界
が加わり、短時間のうちに残留分極が消滅する。特に、
直列に挿入される常誘電体キャパシタの容量が小さい場
合には、逆向きの電界の大きさが強誘電体の抗電界（分
極を０に戻すために必要な電界）に近づき、分極の保持
時間が極めて短くなる。
電圧を０に戻すと、強誘電体キャパシタのＱ及びＶF は
同図のＣ点となり、分極の方向と電界の方向とが逆向き
になる。即ち、ＭＦＩＳ或いはＭＦＭＩＳのゲート構造
を持つ電界効果トランジスタのゲート電極に正電圧を加
えて書き込みを行った後に、ゲート電圧を０に戻して情
報を保持すると、強誘電体には分極方向と逆向きの電界
が加わり、短時間のうちに残留分極が消滅する。特に、
直列に挿入される常誘電体キャパシタの容量が小さい場
合には、逆向きの電界の大きさが強誘電体の抗電界（分
極を０に戻すために必要な電界）に近づき、分極の保持
時間が極めて短くなる。
【００１０】この保持時間が短いという問題は、ＭＦＩ
Ｓ或いはＭＦＭＩＳ構造に限らず、ＭＦＳ構造において
も無視できない場合がある。即ち、強誘電体膜と半導体
基板との間に準位の少ない界面が形成でき、良好なＭＦ
Ｓからなるゲート構造を持つ電界効果トランジスタが製
作できたと仮定しても、使用条件によっては半導体表面
に形成される空乏層容量と強誘電体キャパシタとが直列
キャパシタを形成し、図９（ｂ）に示したのとほぼ同様
な問題を生じる。
Ｓ或いはＭＦＭＩＳ構造に限らず、ＭＦＳ構造において
も無視できない場合がある。即ち、強誘電体膜と半導体
基板との間に準位の少ない界面が形成でき、良好なＭＦ
Ｓからなるゲート構造を持つ電界効果トランジスタが製
作できたと仮定しても、使用条件によっては半導体表面
に形成される空乏層容量と強誘電体キャパシタとが直列
キャパシタを形成し、図９（ｂ）に示したのとほぼ同様
な問題を生じる。
【００１１】
【発明が解決しようとする課題】このように従来、ＭＯ
Ｓ型電界効果トランジスタのゲート絶縁膜に強誘電体を
用いた不揮発性メモリにおいては、半導体基板と強誘電
体膜との間に界面準位を形成しないように、ＭＦＩＳ構
造やＭＦＭＩＳ構造を採用する必要がある。しかしなが
ら、この種の構造を採用すると、情報の書き込み電圧が
高くなったり、情報の保持時間が短くなる等の問題を招
いた。
Ｓ型電界効果トランジスタのゲート絶縁膜に強誘電体を
用いた不揮発性メモリにおいては、半導体基板と強誘電
体膜との間に界面準位を形成しないように、ＭＦＩＳ構
造やＭＦＭＩＳ構造を採用する必要がある。しかしなが
ら、この種の構造を採用すると、情報の書き込み電圧が
高くなったり、情報の保持時間が短くなる等の問題を招
いた。
【００１２】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、強誘電体キャパシタを
用いたメモリセル構成において、情報の書き込み電圧を
低くできると共に、情報の保持時間を長くできる強誘電
体不揮発性メモリを提供することにある。
ので、その目的とするところは、強誘電体キャパシタを
用いたメモリセル構成において、情報の書き込み電圧を
低くできると共に、情報の保持時間を長くできる強誘電
体不揮発性メモリを提供することにある。
【００１３】また、本発明の他の目的は、上記の強誘電
体不揮発性メモリから情報を効果的に読み出すことので
きる強誘電体不揮発性メモリの読み出し方法を提供する
ことにある。
体不揮発性メモリから情報を効果的に読み出すことので
きる強誘電体不揮発性メモリの読み出し方法を提供する
ことにある。
【００１４】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
するために本発明は次のような構成を採用している。
【００１５】即ち本発明は、ＭＯＳ型又はＭＩＳ型の電
界効果トランジスタのゲート電極に、残留分極のほぼ等
しい２つの強誘電体キャパシタを接続してなるメモリセ
ル構造を有する強誘電体不揮発性メモリにおいて、前記
各キャパシタの強誘電体膜を前記トランジスタのゲート
電極に対して相互に逆向きに分極させることにより情報
を記憶することを特徴とする。
界効果トランジスタのゲート電極に、残留分極のほぼ等
しい２つの強誘電体キャパシタを接続してなるメモリセ
ル構造を有する強誘電体不揮発性メモリにおいて、前記
各キャパシタの強誘電体膜を前記トランジスタのゲート
電極に対して相互に逆向きに分極させることにより情報
を記憶することを特徴とする。
【００１６】ここで、２つの強誘電体キャパシタは、構
成材料及び面積が等しく、膜厚が異なるものであること
が望ましい。
成材料及び面積が等しく、膜厚が異なるものであること
が望ましい。
【００１７】また本発明は、絶縁基板上にストライプ状
に複数本並行して形成され、かつ各々のストライプがス
トライプ方向に沿って分離されたｎｐｎ又はｐｎｐ構造
を持つ単結晶Ｓｉ薄膜と、このＳｉ薄膜を覆うように形
成された常誘電体薄膜と、この常誘電体薄膜上に前記Ｓ
ｉ薄膜のストライプに沿って少なくとも中央のｎ又はｐ
領域を覆うように複数個形成されたゲート電極と、前記
常誘電体薄膜及びゲート電極上に形成された第１の強誘
電体薄膜と、この第１の強誘電体薄膜上に前記Ｓｉ薄膜
のストライプと直角方向に前記ゲート電極上を通るよう
に配置された、上面及び両側面を絶縁性薄膜で覆われた
複数本の第１のストライプ状電極と、第１のストライプ
状電極及びゲート電極上に形成された第２の強誘電体薄
膜と、この第２の強誘電体薄膜上に前記Ｓｉ薄膜のスト
ライプと平行方向に前記ゲート電極上を通るように配置
された複数本の第２のストライプ状電極とを具備してな
る強誘電体不揮発性メモリにおいて、第１のストライプ
状電極と前記ゲート電極が重なり合った面積と、第２の
ストライプ状電極と前記ゲート電極が第１のストライプ
状電極を介さずに重なり合った面積とを、ほぼ等しく設
定したことを特徴とする。
に複数本並行して形成され、かつ各々のストライプがス
トライプ方向に沿って分離されたｎｐｎ又はｐｎｐ構造
を持つ単結晶Ｓｉ薄膜と、このＳｉ薄膜を覆うように形
成された常誘電体薄膜と、この常誘電体薄膜上に前記Ｓ
ｉ薄膜のストライプに沿って少なくとも中央のｎ又はｐ
領域を覆うように複数個形成されたゲート電極と、前記
常誘電体薄膜及びゲート電極上に形成された第１の強誘
電体薄膜と、この第１の強誘電体薄膜上に前記Ｓｉ薄膜
のストライプと直角方向に前記ゲート電極上を通るよう
に配置された、上面及び両側面を絶縁性薄膜で覆われた
複数本の第１のストライプ状電極と、第１のストライプ
状電極及びゲート電極上に形成された第２の強誘電体薄
膜と、この第２の強誘電体薄膜上に前記Ｓｉ薄膜のスト
ライプと平行方向に前記ゲート電極上を通るように配置
された複数本の第２のストライプ状電極とを具備してな
る強誘電体不揮発性メモリにおいて、第１のストライプ
状電極と前記ゲート電極が重なり合った面積と、第２の
ストライプ状電極と前記ゲート電極が第１のストライプ
状電極を介さずに重なり合った面積とを、ほぼ等しく設
定したことを特徴とする。
【００１８】また本発明は、絶縁基板上にストライプ状
に複数本並行して形成され、かつ各々のストライプがス
トライプ方向に沿って分離されたｎｐｎ又はｐｎｐ構造
を持つ単結晶Ｓｉ薄膜と、このＳｉ薄膜を覆うように形
成された常誘電体薄膜と、この常誘電体薄膜上に前記Ｓ
ｉ薄膜のストライプに沿って少なくとも中央のｎ又はｐ
領域を覆うように複数個形成されたゲート電極と、前記
常誘電体薄膜及びゲート電極上に形成された強誘電体薄
膜と、この強誘電体薄膜上に前記Ｓｉ薄膜のストライプ
と直角方向に前記ゲート電極上を通るように配置された
複数本の第１のストライプ状電極と、前記強誘電体薄膜
及び第１のストライプ状電極上に前記Ｓｉ薄膜のストラ
イプと平行方向に前記ゲート電極上を通るように配置さ
れた複数本の第２のストライプ状電極とを具備してなる
強誘電体不揮発性メモリにおいて、第１のストライプ状
電極と前記ゲート電極が重なり合った面積と、第２のス
トライプ状電極と前記ゲート電極が第１のストライプ状
電極を介さずに重なり合った面積とを、ほぼ等しく設定
したことを特徴とする。
に複数本並行して形成され、かつ各々のストライプがス
トライプ方向に沿って分離されたｎｐｎ又はｐｎｐ構造
を持つ単結晶Ｓｉ薄膜と、このＳｉ薄膜を覆うように形
成された常誘電体薄膜と、この常誘電体薄膜上に前記Ｓ
ｉ薄膜のストライプに沿って少なくとも中央のｎ又はｐ
領域を覆うように複数個形成されたゲート電極と、前記
常誘電体薄膜及びゲート電極上に形成された強誘電体薄
膜と、この強誘電体薄膜上に前記Ｓｉ薄膜のストライプ
と直角方向に前記ゲート電極上を通るように配置された
複数本の第１のストライプ状電極と、前記強誘電体薄膜
及び第１のストライプ状電極上に前記Ｓｉ薄膜のストラ
イプと平行方向に前記ゲート電極上を通るように配置さ
れた複数本の第２のストライプ状電極とを具備してなる
強誘電体不揮発性メモリにおいて、第１のストライプ状
電極と前記ゲート電極が重なり合った面積と、第２のス
トライプ状電極と前記ゲート電極が第１のストライプ状
電極を介さずに重なり合った面積とを、ほぼ等しく設定
したことを特徴とする。
【００１９】また本発明は、ＭＯＳ型又はＭＩＳ型の電
界効果トランジスタのゲート電極に、残留分極のほぼ等
しい２つの強誘電体キャパシタを接続してなるメモリセ
ル構造を有し、各キャパシタの強誘電体薄膜をトランジ
スタのゲート電極に対して相互に逆向きに分極させるこ
とにより情報を記憶する強誘電体不揮発性メモリに対
し、前記記憶された情報を読み出すための強誘電体不揮
発性メモリの読み出し方法において、前記各キャパシタ
の前記ゲート電極と反対側の一方の端子をフローティン
グにした状態で、他方の端子に正の電圧パルスを印加し
た後、該電圧パルスよりも絶対値の低い負の電圧パルス
を印加することを特徴とする。
界効果トランジスタのゲート電極に、残留分極のほぼ等
しい２つの強誘電体キャパシタを接続してなるメモリセ
ル構造を有し、各キャパシタの強誘電体薄膜をトランジ
スタのゲート電極に対して相互に逆向きに分極させるこ
とにより情報を記憶する強誘電体不揮発性メモリに対
し、前記記憶された情報を読み出すための強誘電体不揮
発性メモリの読み出し方法において、前記各キャパシタ
の前記ゲート電極と反対側の一方の端子をフローティン
グにした状態で、他方の端子に正の電圧パルスを印加し
た後、該電圧パルスよりも絶対値の低い負の電圧パルス
を印加することを特徴とする。
【００２０】（作用）本発明によれば、電界効果トラン
ジスタのゲート電極に、残留分極のほぼ等しい２つの強
誘電体キャパシタを接続してメモリセル構造を形成し、
強誘電体薄膜の分極方向及び残留分極によって情報を記
憶するようにしている。しかも、情報の記憶に際して
は、各キャパシタの強誘電体薄膜をトランジスタのゲー
ト電極に対して相互に逆向きに分極させているので、強
誘電体薄膜の分極に起因する電荷をトランジスタのチャ
ネル領域の半導体表面に誘起させることはない。
ジスタのゲート電極に、残留分極のほぼ等しい２つの強
誘電体キャパシタを接続してメモリセル構造を形成し、
強誘電体薄膜の分極方向及び残留分極によって情報を記
憶するようにしている。しかも、情報の記憶に際して
は、各キャパシタの強誘電体薄膜をトランジスタのゲー
ト電極に対して相互に逆向きに分極させているので、強
誘電体薄膜の分極に起因する電荷をトランジスタのチャ
ネル領域の半導体表面に誘起させることはない。
【００２１】そしてこの場合、強誘電体薄膜に直接電圧
を印加することになるので、情報の書き込み電圧を低く
することができる。さらに、“０”，“１”のどちらの
状態で情報を保持しても、２つの強誘電体キャパシタの
内部電界は０となるため、情報の保持時間を長くするこ
とができる。即ち、強誘電体キャパシタを用いたメモリ
セル構成において、情報の書き込み電圧を低くできると
共に、情報の保持時間を長くすることが可能となる。
を印加することになるので、情報の書き込み電圧を低く
することができる。さらに、“０”，“１”のどちらの
状態で情報を保持しても、２つの強誘電体キャパシタの
内部電界は０となるため、情報の保持時間を長くするこ
とができる。即ち、強誘電体キャパシタを用いたメモリ
セル構成において、情報の書き込み電圧を低くできると
共に、情報の保持時間を長くすることが可能となる。
【００２２】また本発明によれば、情報の読み出しに際
して、各キャパシタのゲート電極と反対側の一方の端子
をフローティングにした状態で、他方の端子に正の電圧
パルスを印加した後、該電圧パルスよりも絶対値の低い
負の電圧パルスを印加することにより、書き込みデータ
が“１”の場合における読み出し後の残留分極の減少量
を少なくすることが可能となる。
して、各キャパシタのゲート電極と反対側の一方の端子
をフローティングにした状態で、他方の端子に正の電圧
パルスを印加した後、該電圧パルスよりも絶対値の低い
負の電圧パルスを印加することにより、書き込みデータ
が“１”の場合における読み出し後の残留分極の減少量
を少なくすることが可能となる。
【００２３】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によつて説明する。
形態によつて説明する。
【００２４】（第１の実施形態）図１（ａ）（ｂ）は、
本発明の第１の実施形態に係わる強誘電体不揮発性メモ
リのメモリセル構成を示す等価回路図である。
本発明の第１の実施形態に係わる強誘電体不揮発性メモ
リのメモリセル構成を示す等価回路図である。
【００２５】ＭＯＳ構造の電界効果トランジスタ（ＭＯ
ＳＦＥＴ）Ｔｒのゲートに、残留分極の等しい２つの強
誘電体キャパシタＣA ，ＣB の各一端がそれぞれ接続さ
れ、ＣA の他端は端子Ａに、ＣB の他端は端子Ｂに接続
されている。そして、トランジスタＴｒ及びキャパシタ
ＣA ，ＣB から１つのメモリセルが構成されている。こ
こで、キャパシタＣA とＣB の誘電体膜としてはＰＺＴ
を用い、その面積及び膜厚は等しいものとする。
ＳＦＥＴ）Ｔｒのゲートに、残留分極の等しい２つの強
誘電体キャパシタＣA ，ＣB の各一端がそれぞれ接続さ
れ、ＣA の他端は端子Ａに、ＣB の他端は端子Ｂに接続
されている。そして、トランジスタＴｒ及びキャパシタ
ＣA ，ＣB から１つのメモリセルが構成されている。こ
こで、キャパシタＣA とＣB の誘電体膜としてはＰＺＴ
を用い、その面積及び膜厚は等しいものとする。
【００２６】本実施形態のメモリセルは、アナログメモ
リとしても用いることができるが、ここでは簡単のため
にデジタルメモリとして用いる場合を例に取り、その動
作を説明する。なお、図には示さないが、メモリセルは
マトリクス配置されてメモリアレイを構成するものとす
る。
リとしても用いることができるが、ここでは簡単のため
にデジタルメモリとして用いる場合を例に取り、その動
作を説明する。なお、図には示さないが、メモリセルは
マトリクス配置されてメモリアレイを構成するものとす
る。
【００２７】本実施形態のメモリセルに“０”，“１”
の情報を書き込むためには、端子Ｂを接地し、端子Ａに
正又は負の電圧を印加する。トランジスタＴｒのゲート
容量が大きく、半導体側の電位の影響が無視できない場
合には、半導体の電位を浮遊状態にするか、或いは直列
接続された２つの強誘電体キャパシタの中間電位になる
ように端子Ａに加える電圧の１／２を与える。
の情報を書き込むためには、端子Ｂを接地し、端子Ａに
正又は負の電圧を印加する。トランジスタＴｒのゲート
容量が大きく、半導体側の電位の影響が無視できない場
合には、半導体の電位を浮遊状態にするか、或いは直列
接続された２つの強誘電体キャパシタの中間電位になる
ように端子Ａに加える電圧の１／２を与える。
【００２８】いま、端子Ａに正の電圧を印加して、図１
（ａ）に示すように、強誘電体キャパシタＣA の分極方
向が下向きで、ＣB の分極方向が上向きになっている状
態を“１”とする。さらに、端子Ａに負の電圧を印加し
て、図１（ｂ）に示すように、強誘電体キャパシタＣA
の分極方向が上向きで、ＣB の分極方向が下向きになっ
ている状態を“０”とする。
（ａ）に示すように、強誘電体キャパシタＣA の分極方
向が下向きで、ＣB の分極方向が上向きになっている状
態を“１”とする。さらに、端子Ａに負の電圧を印加し
て、図１（ｂ）に示すように、強誘電体キャパシタＣA
の分極方向が上向きで、ＣB の分極方向が下向きになっ
ている状態を“０”とする。
【００２９】“０”又は“１”を書き込んだ後に端子Ａ
の電圧を０に戻すと、２つの強誘電体キャパシタＣA ，
ＣB の残留分極が等しいために、トランジスタＴｒのゲ
ート電極並びにチャネル領域の半導体表面には電荷は誘
起されない。このため、ＱG＝ＣG ＶG （ＱG ：ゲート
電極の電荷、ＣG ：ゲート容量、ＶG ：ゲート電位）の
関係より、ＶG は０Ｖとなる。従って、“０”，“１”
のどちらの状態で情報を保持しても、２つの強誘電体キ
ャパシタＣA ，ＣB の内部電界は０となり、情報の保持
時間は、ＤＲＡＭに類似した構造を持つ通常の１トラン
ジスタ／１キャパシタの強誘電体メモリセルと同程度に
長いことが期待される。また、強誘電体キャパシタに直
接電圧を印加するために、強誘電体薄膜の比誘電率が高
くても書き込み電圧が低いことが期待される。
の電圧を０に戻すと、２つの強誘電体キャパシタＣA ，
ＣB の残留分極が等しいために、トランジスタＴｒのゲ
ート電極並びにチャネル領域の半導体表面には電荷は誘
起されない。このため、ＱG＝ＣG ＶG （ＱG ：ゲート
電極の電荷、ＣG ：ゲート容量、ＶG ：ゲート電位）の
関係より、ＶG は０Ｖとなる。従って、“０”，“１”
のどちらの状態で情報を保持しても、２つの強誘電体キ
ャパシタＣA ，ＣB の内部電界は０となり、情報の保持
時間は、ＤＲＡＭに類似した構造を持つ通常の１トラン
ジスタ／１キャパシタの強誘電体メモリセルと同程度に
長いことが期待される。また、強誘電体キャパシタに直
接電圧を印加するために、強誘電体薄膜の比誘電率が高
くても書き込み電圧が低いことが期待される。
【００３０】次に、このメモリセルに書き込まれた情報
を読み出すためには、端子Ａを開放し、半導体基板を接
地して、端子Ｂに正電圧を印加する。この場合、図１
（ａ）に示すような書き込み情報が“１”の場合には、
強誘電体キャパシタＣB の分極量が大きく変化し、ゲー
ト電極の電荷ＱG が０ではなくなる。正電圧の印加時に
おける強誘電体薄膜の分極量をＰとすると、ＱG ＝（Ｐ
r ＋Ｐ）Ｓ（Ｓ：強誘電体キャパシタの面積、Ｐr ：強
誘電体膜の残留分極）となる。ここで、正電圧の印加前
はＰ＝−Ｐr 、十分大きな正電圧を印加するとＰ＝Ｐs
（Ｐs ：飽和分極）である。これにより、半導体表面近
傍には−ＱG の電荷が発生し、トランジスタＴｒのしき
い値電圧を適当に選ぶことにより、ソース・ドレイン間
が反転電子により導通する。
を読み出すためには、端子Ａを開放し、半導体基板を接
地して、端子Ｂに正電圧を印加する。この場合、図１
（ａ）に示すような書き込み情報が“１”の場合には、
強誘電体キャパシタＣB の分極量が大きく変化し、ゲー
ト電極の電荷ＱG が０ではなくなる。正電圧の印加時に
おける強誘電体薄膜の分極量をＰとすると、ＱG ＝（Ｐ
r ＋Ｐ）Ｓ（Ｓ：強誘電体キャパシタの面積、Ｐr ：強
誘電体膜の残留分極）となる。ここで、正電圧の印加前
はＰ＝−Ｐr 、十分大きな正電圧を印加するとＰ＝Ｐs
（Ｐs ：飽和分極）である。これにより、半導体表面近
傍には−ＱG の電荷が発生し、トランジスタＴｒのしき
い値電圧を適当に選ぶことにより、ソース・ドレイン間
が反転電子により導通する。
【００３１】一方、書き込み情報が“０”の場合には、
強誘電体薄膜の分極反転は生じず、印加する正電圧が十
分に大きい場合でも、ゲート電極に発生する電荷ＱG は
（Ｐ s −Ｐr ）Ｓである。一般に、Ｐs とＰr との差は
小さいので、半導体表面には負電荷は殆ど誘起されな
い。即ち、この場合にはトランジスタＴｒのソース・ド
レイン間は導通しない。
強誘電体薄膜の分極反転は生じず、印加する正電圧が十
分に大きい場合でも、ゲート電極に発生する電荷ＱG は
（Ｐ s −Ｐr ）Ｓである。一般に、Ｐs とＰr との差は
小さいので、半導体表面には負電荷は殆ど誘起されな
い。即ち、この場合にはトランジスタＴｒのソース・ド
レイン間は導通しない。
【００３２】従って、端子Ｂにパルス電圧を印加して、
その時間におけるＭＯＳＦＥＴのドレイン電流を測定す
ることにより、読み出し動作が行える。読み出し動作に
おいては、ＭＯＳＦＥＴのゲート絶縁膜を通して電圧を
印加するため、読み出し電圧が高くなることが懸念され
る。しかし、読み出し電圧は、書き込み情報が“１”の
場合にＰ＝Ｐs になるまで印加する必要はなく、Ｐ＝０
となる程度の電圧を印加してもＱG =Ｐr Ｓとなり、十
分な読み出し動作が行える。
その時間におけるＭＯＳＦＥＴのドレイン電流を測定す
ることにより、読み出し動作が行える。読み出し動作に
おいては、ＭＯＳＦＥＴのゲート絶縁膜を通して電圧を
印加するため、読み出し電圧が高くなることが懸念され
る。しかし、読み出し電圧は、書き込み情報が“１”の
場合にＰ＝Ｐs になるまで印加する必要はなく、Ｐ＝０
となる程度の電圧を印加してもＱG =Ｐr Ｓとなり、十
分な読み出し動作が行える。
【００３３】読み出し後には、端子Ａ，Ｂ共に０Ｖに戻
す。書き込み情報が“０”の場合には、ＱG ＝０とな
り、読み出し前の状態に戻る。一方、書き込まれていた
情報が“１”の場合には、読み出し電圧を０に戻した際
に分極が完全には元に戻らないので、適当な頻度で読み
出し情報に基づいて、“１”情報の再書き込みを行う。
す。書き込み情報が“０”の場合には、ＱG ＝０とな
り、読み出し前の状態に戻る。一方、書き込まれていた
情報が“１”の場合には、読み出し電圧を０に戻した際
に分極が完全には元に戻らないので、適当な頻度で読み
出し情報に基づいて、“１”情報の再書き込みを行う。
【００３４】このように本実施形態によれば、端子Ｂを
接地し、端子Ａに正又は負の電圧を印加し、強誘電体キ
ャパシタＣA ，ＣB の強誘電体薄膜をゲート電極に対し
て相互に逆方向に分極させることにより、強誘電体薄膜
の分極に起因する電荷をトランジスタのチャネル領域に
誘起することなく、強誘電体薄膜の分極方向及び残留分
極により情報を記憶することができる。このため、
“０”，“１”のどちらの状態で情報を保持しても、２
つの強誘電体キャパシタＣA ，ＣB の内部電界は０とな
るため、情報の保持時間を長くすることが可能である。
また、強誘電体薄膜に直接電圧を印加することになるの
で、情報の書き込み電圧を低くすることが可能である。
接地し、端子Ａに正又は負の電圧を印加し、強誘電体キ
ャパシタＣA ，ＣB の強誘電体薄膜をゲート電極に対し
て相互に逆方向に分極させることにより、強誘電体薄膜
の分極に起因する電荷をトランジスタのチャネル領域に
誘起することなく、強誘電体薄膜の分極方向及び残留分
極により情報を記憶することができる。このため、
“０”，“１”のどちらの状態で情報を保持しても、２
つの強誘電体キャパシタＣA ，ＣB の内部電界は０とな
るため、情報の保持時間を長くすることが可能である。
また、強誘電体薄膜に直接電圧を印加することになるの
で、情報の書き込み電圧を低くすることが可能である。
【００３５】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。この実施形態は、基本的な
構成は第１の実施形態と同様であるが、一方のキャパシ
タＣA の膜厚が他方のキャパシタＣB の膜厚よりも十分
に厚いものとしている。
実施形態について説明する。この実施形態は、基本的な
構成は第１の実施形態と同様であるが、一方のキャパシ
タＣA の膜厚が他方のキャパシタＣB の膜厚よりも十分
に厚いものとしている。
【００３６】本実施形態のメモリへの書き込み方法は、
本質的には第１の実施形態と同じであるが、ＭＯＳＦＥ
Ｔのゲート容量が大きく、半導体側の電位の影響が無視
できない場合には、半導体の電位を浮遊状態にするか、
或いは直列接続された２つの強誘電体キャパシタの中間
位置における電位になるように半導体にバイアス電圧を
与える。
本質的には第１の実施形態と同じであるが、ＭＯＳＦＥ
Ｔのゲート容量が大きく、半導体側の電位の影響が無視
できない場合には、半導体の電位を浮遊状態にするか、
或いは直列接続された２つの強誘電体キャパシタの中間
位置における電位になるように半導体にバイアス電圧を
与える。
【００３７】また、読み出しの方法も本質的に第１の実
施形態と同じであり、端子Ａを開放し、半導体基板を接
地して、端子Ｂに正のパルス電圧を印加する。この動作
をキャパシタＣB の金属電極に現れる電荷Ｑと両電極間
の電圧ＶF とで表すＱ−ＶF特性上に図示すると、図２
（ａ）のようになる。
施形態と同じであり、端子Ａを開放し、半導体基板を接
地して、端子Ｂに正のパルス電圧を印加する。この動作
をキャパシタＣB の金属電極に現れる電荷Ｑと両電極間
の電圧ＶF とで表すＱ−ＶF特性上に図示すると、図２
（ａ）のようになる。
【００３８】まず、前記図１（ａ）に示す“１”状態で
は、初期にＣB の下部電極に＋ＰrＳの電荷が現れてい
るから、上部端子に電圧Ｖを印加すると、前記図９
（ａ）に示す等価回路で、ＣI の両端には±（Ｑ＋Ｐr
Ｓ）の電荷が現れる。これより、Ｑ＋Ｐr Ｓ＝ＣI Ｖ1
＝ＣI （Ｖ−ＶF ）となり、図２（ａ）の“１”の直線
が得られる。従って、上記のパルス電圧を印加すると、
初期にＬにあった動作点は、Ｐを経てＮに移動する。同
図に示すように、Ｎ点が第３象限にある場合には、電界
の方向と分極の方向は一致しており、放置しておいても
残留分極が減少することはない。
は、初期にＣB の下部電極に＋ＰrＳの電荷が現れてい
るから、上部端子に電圧Ｖを印加すると、前記図９
（ａ）に示す等価回路で、ＣI の両端には±（Ｑ＋Ｐr
Ｓ）の電荷が現れる。これより、Ｑ＋Ｐr Ｓ＝ＣI Ｖ1
＝ＣI （Ｖ−ＶF ）となり、図２（ａ）の“１”の直線
が得られる。従って、上記のパルス電圧を印加すると、
初期にＬにあった動作点は、Ｐを経てＮに移動する。同
図に示すように、Ｎ点が第３象限にある場合には、電界
の方向と分極の方向は一致しており、放置しておいても
残留分極が減少することはない。
【００３９】この説明では、大きな読み出し電圧を印加
して、動作点が飽和ヒステリシス上を移動することを仮
定したが、実際の読み出し動作では動作点が抗電圧程度
にまで達すれば十分である。この場合には、読み出し後
の動作点はＬとＮを結んだ直線上のどこかになる。一
方、図１（ｂ）に示す“０”状態では、初期にＣB の下
部電極に−Ｐr Ｓの電荷が現れているから、図２（ａ）
の“０”の直線が得られる。従って、上記のパルス電圧
を印加すると、初期にＭにあった動作点はＱを経てＭに
戻る。
して、動作点が飽和ヒステリシス上を移動することを仮
定したが、実際の読み出し動作では動作点が抗電圧程度
にまで達すれば十分である。この場合には、読み出し後
の動作点はＬとＮを結んだ直線上のどこかになる。一
方、図１（ｂ）に示す“０”状態では、初期にＣB の下
部電極に−Ｐr Ｓの電荷が現れているから、図２（ａ）
の“０”の直線が得られる。従って、上記のパルス電圧
を印加すると、初期にＭにあった動作点はＱを経てＭに
戻る。
【００４０】次に、読み出し動作を行った後に、Ａ，Ｂ
両端子を接地して、情報の保持をはかる場合の特性につ
いて説明する。キャパシタＣB の電圧をＶF 、キャパシ
タＣ A の電圧をＶF ' とすると、この場合にはＶF ＋Ｖ
F '＝０の関係があるから、両者のヒステリシスに関し
て、図２（ｂ）が得られる。即ち、動作点がＬ又はＭに
ある場合には、どちらのキャパシタにも内部電界が加わ
らず、残留分極が長期に保持されることが分かる。
両端子を接地して、情報の保持をはかる場合の特性につ
いて説明する。キャパシタＣB の電圧をＶF 、キャパシ
タＣ A の電圧をＶF ' とすると、この場合にはＶF ＋Ｖ
F '＝０の関係があるから、両者のヒステリシスに関し
て、図２（ｂ）が得られる。即ち、動作点がＬ又はＭに
ある場合には、どちらのキャパシタにも内部電界が加わ
らず、残留分極が長期に保持されることが分かる。
【００４１】一方、動作点がＮにあると、両キャパシタ
の残留分極の差に相当する電荷がＭＯＳＦＥＴのゲート
電極に現れると共に、この電荷をゲート容量で割ること
により求められるゲート電位がキャパシタＣA の強誘電
体膜に対する減分極電界として働く。従って、長期間を
考えると、キャパシタＣA の残留分極が減少し、両キャ
パシタの残留分極が等しくなったときに安定する。
の残留分極の差に相当する電荷がＭＯＳＦＥＴのゲート
電極に現れると共に、この電荷をゲート容量で割ること
により求められるゲート電位がキャパシタＣA の強誘電
体膜に対する減分極電界として働く。従って、長期間を
考えると、キャパシタＣA の残留分極が減少し、両キャ
パシタの残留分極が等しくなったときに安定する。
【００４２】安定点は、キャパシタＣB のＮ点から電圧
を反転させた場合のマイナーループが縦軸と交わる点で
ある。Ｎ点がＬ点に近ければ、残留分極の減少量，減分
極電界ともに小さいので、キャパシタＣA の残留分極の
減少は、現状のデバイスで数日以上、将来的には少なく
とも数週間以上と予想される。従って、短期間のうちに
何回読み出し動作を行っても、書き込まれた情報は失わ
れない。即ち、数日〜数週間の長期にわたって非破壊読
み出し動作が期待できる。
を反転させた場合のマイナーループが縦軸と交わる点で
ある。Ｎ点がＬ点に近ければ、残留分極の減少量，減分
極電界ともに小さいので、キャパシタＣA の残留分極の
減少は、現状のデバイスで数日以上、将来的には少なく
とも数週間以上と予想される。従って、短期間のうちに
何回読み出し動作を行っても、書き込まれた情報は失わ
れない。即ち、数日〜数週間の長期にわたって非破壊読
み出し動作が期待できる。
【００４３】この読み出し機能と記憶保持機能とを分離
した機能分離型強誘電体ゲートトランジスタの特徴を明
確にするために、同一構造のＭＯＳＦＥＴの上にキャパ
シタＣA のみ、及びＣB のみを配置した構造との比較を
行う。この場合の分極特性は図９（ｂ）で表されるか
ら、図２で用いたパラメータを代入すると、同図（ｃ）
に示すように、いずれのキャパシタでも膜中には、大き
な減分極電界が生じ、またこの電界により残留分極は０
にまで減少する。これに対し、機能分離型構造を用い
て、両キャパシタの膜厚差を大きく取ると、残留分極の
減少量，減分極電界共に小さくできる。また、減分極電
界が０となった安定状態で、残留分極が０にならないの
で、長期間の記憶特性に優れている。
した機能分離型強誘電体ゲートトランジスタの特徴を明
確にするために、同一構造のＭＯＳＦＥＴの上にキャパ
シタＣA のみ、及びＣB のみを配置した構造との比較を
行う。この場合の分極特性は図９（ｂ）で表されるか
ら、図２で用いたパラメータを代入すると、同図（ｃ）
に示すように、いずれのキャパシタでも膜中には、大き
な減分極電界が生じ、またこの電界により残留分極は０
にまで減少する。これに対し、機能分離型構造を用い
て、両キャパシタの膜厚差を大きく取ると、残留分極の
減少量，減分極電界共に小さくできる。また、減分極電
界が０となった安定状態で、残留分極が０にならないの
で、長期間の記憶特性に優れている。
【００４４】（第３の実施形態）図３は、本発明の第３
の実施形態に係わる強誘電体不揮発性メモリの構成を説
明するためのもので、（ａ）は鳥瞰図、（ｂ）はゲート
電極と配線電極との重なり状態を示す平面図、（ｃ）は
等価回路図である。本実施形態は、第１の実施形態の構
造を、ＳＯＩ（Silicon-On-Insulator）基板を用いて高
密度に形成したものである。
の実施形態に係わる強誘電体不揮発性メモリの構成を説
明するためのもので、（ａ）は鳥瞰図、（ｂ）はゲート
電極と配線電極との重なり状態を示す平面図、（ｃ）は
等価回路図である。本実施形態は、第１の実施形態の構
造を、ＳＯＩ（Silicon-On-Insulator）基板を用いて高
密度に形成したものである。
【００４５】Ｓｉ基板上にＳｉＯ2 膜等を形成した絶縁
基板３１上に単結晶Ｓｉ薄膜のストライプ３２が形成さ
れ、これらの上にＳｉＯ2 等の常誘電体膜３３が堆積さ
れている。Ｓｉストライプ３２は、そのストライプ方向
に沿って分離されたｎｐｎ構造からなる。なお、図では
１つのセル部分を示しているが、Ｓｉストライプ３２は
複数本配置されている。
基板３１上に単結晶Ｓｉ薄膜のストライプ３２が形成さ
れ、これらの上にＳｉＯ2 等の常誘電体膜３３が堆積さ
れている。Ｓｉストライプ３２は、そのストライプ方向
に沿って分離されたｎｐｎ構造からなる。なお、図では
１つのセル部分を示しているが、Ｓｉストライプ３２は
複数本配置されている。
【００４６】常誘電体膜３３の上には、Ｓｉストライプ
３２の中央のｐ領域を覆うように、ポリＳｉやＡｌ等の
導電性材料からなる矩形状のゲート電極３５が１つのセ
ルに対して１つ形成されている。ゲート電極３５及び常
誘電体膜３３の上には、ＰＺＴからなる強誘電体膜３６
が堆積されている。強誘電体膜３６の上には、Ｓｉスト
ライプ３２と直交する方向に、Ａｌ等からなる第１のス
トライプ状電極３７が形成されている。ここで、第１の
ストライプ状電極３７は、全てのＳｉストライプと交差
するように形成され、各々のストライプでゲート電極上
を通るようになっている。
３２の中央のｐ領域を覆うように、ポリＳｉやＡｌ等の
導電性材料からなる矩形状のゲート電極３５が１つのセ
ルに対して１つ形成されている。ゲート電極３５及び常
誘電体膜３３の上には、ＰＺＴからなる強誘電体膜３６
が堆積されている。強誘電体膜３６の上には、Ｓｉスト
ライプ３２と直交する方向に、Ａｌ等からなる第１のス
トライプ状電極３７が形成されている。ここで、第１の
ストライプ状電極３７は、全てのＳｉストライプと交差
するように形成され、各々のストライプでゲート電極上
を通るようになっている。
【００４７】第１のストライプ状電極３７の上面及び側
面には、後に形成する第２のストライプ状電極３９との
短絡を防止するための絶縁膜３８が形成されている。そ
して、強誘電体膜３６及び第１のストライプ状電極３７
上には、Ｓｉストライプ３２と平行方向に第２のストラ
イプ状電極３９が形成されている。ここで、第１のスト
ライプ状電極３７とゲート電極３５との重なり部分の面
積と、第２のストライプ状電極３９とゲート電極３５と
の重なり部分の面積（第１，第２のストライプ状電極３
７，３９の重なり部分の面積を除く）とは、等しくなる
ように設定されている。
面には、後に形成する第２のストライプ状電極３９との
短絡を防止するための絶縁膜３８が形成されている。そ
して、強誘電体膜３６及び第１のストライプ状電極３７
上には、Ｓｉストライプ３２と平行方向に第２のストラ
イプ状電極３９が形成されている。ここで、第１のスト
ライプ状電極３７とゲート電極３５との重なり部分の面
積と、第２のストライプ状電極３９とゲート電極３５と
の重なり部分の面積（第１，第２のストライプ状電極３
７，３９の重なり部分の面積を除く）とは、等しくなる
ように設定されている。
【００４８】このような構成であれば、第１の実施形態
と同様の効果が得られるのは勿論のこと、多数のセルを
高密度に集積化することができるので、大容量のメモリ
を実現するのに有利である。
と同様の効果が得られるのは勿論のこと、多数のセルを
高密度に集積化することができるので、大容量のメモリ
を実現するのに有利である。
【００４９】（第４の実施形態）図４は、本発明の第４
の実施形態に係わる強誘電体不揮発性メモリの構成を説
明するためのもので、（ａ）は鳥瞰図、（ｂ）はゲート
電極と配線電極との重なり状態を示す平面図、（ｃ）は
等価回路図である。本実施形態は、第２の実施形態の構
造を、ＳＯＩ（Silicon-On-Insulator）基板を用いて高
密度に形成したものである。
の実施形態に係わる強誘電体不揮発性メモリの構成を説
明するためのもので、（ａ）は鳥瞰図、（ｂ）はゲート
電極と配線電極との重なり状態を示す平面図、（ｃ）は
等価回路図である。本実施形態は、第２の実施形態の構
造を、ＳＯＩ（Silicon-On-Insulator）基板を用いて高
密度に形成したものである。
【００５０】ＳｉＯ2 等の絶縁基板４１上に単結晶Ｓｉ
薄膜のストライプ４２が複数本並行して設けられ、その
上に常誘電体膜４３が堆積されている。Ｓｉストライプ
４２は、そのストライプ方向に沿って分離されたｎｐｎ
構造からなる。
薄膜のストライプ４２が複数本並行して設けられ、その
上に常誘電体膜４３が堆積されている。Ｓｉストライプ
４２は、そのストライプ方向に沿って分離されたｎｐｎ
構造からなる。
【００５１】常誘電体膜４３の上には、Ｓｉストライプ
４２の中央のｐ領域を覆うように、導電性材料からなる
矩形状のゲート電極４５が、１つのセルに対して１つ形
成されている。ゲート電極４５及び常誘電体膜４３の上
には、第１の強誘電体膜４６ａが堆積されている。第１
の強誘電体膜４６ａの上には、Ｓｉストライプ４２と直
交する方向に第１のストライプ状電極４７が形成されて
いる。第１の強誘電体膜４６ａ及び第１のストライプ状
電極４７上には第２の強誘電体膜４６ｂが形成され、第
２の強誘電体膜４６ｂ上に、Ｓｉストライプ４２と平行
方向に第２のストライプ状電極４９が形成されている。
４２の中央のｐ領域を覆うように、導電性材料からなる
矩形状のゲート電極４５が、１つのセルに対して１つ形
成されている。ゲート電極４５及び常誘電体膜４３の上
には、第１の強誘電体膜４６ａが堆積されている。第１
の強誘電体膜４６ａの上には、Ｓｉストライプ４２と直
交する方向に第１のストライプ状電極４７が形成されて
いる。第１の強誘電体膜４６ａ及び第１のストライプ状
電極４７上には第２の強誘電体膜４６ｂが形成され、第
２の強誘電体膜４６ｂ上に、Ｓｉストライプ４２と平行
方向に第２のストライプ状電極４９が形成されている。
【００５２】ここで、第１のストライプ状電極４７とゲ
ート電極４５との重なり部分の面積と、第２のストライ
プ状電極４９とゲート電極４５との重なり部分の面積
（第１，第２のストライプ状電極４７，４９の重なり部
分の面積を除く）とは、等しくなるように設定されてい
る。但し、第２のストライプ状電極４９によるキャパシ
タの強誘電体膜厚は、第１のストライプ状電極４７によ
るキャパシタの強誘電体膜厚よりも厚くなっている。
ート電極４５との重なり部分の面積と、第２のストライ
プ状電極４９とゲート電極４５との重なり部分の面積
（第１，第２のストライプ状電極４７，４９の重なり部
分の面積を除く）とは、等しくなるように設定されてい
る。但し、第２のストライプ状電極４９によるキャパシ
タの強誘電体膜厚は、第１のストライプ状電極４７によ
るキャパシタの強誘電体膜厚よりも厚くなっている。
【００５３】このような構成であれば、第２の実施形態
と同様の効果が得られるのは勿論のこと、多数のセルを
高密度に集積化することができるので、大容量のメモリ
を実現するのに有利である。
と同様の効果が得られるのは勿論のこと、多数のセルを
高密度に集積化することができるので、大容量のメモリ
を実現するのに有利である。
【００５４】なお、これらの構造を持つトランジスタの
特性を、回路シミュレータＳＰＩＣＥを用いて解析した
結果について示す。図５（ａ）は動作解析を行った回
路、図５（ｂ）は読み出しパルス印加時のドレイン電流
の変化を表している。
特性を、回路シミュレータＳＰＩＣＥを用いて解析した
結果について示す。図５（ａ）は動作解析を行った回
路、図５（ｂ）は読み出しパルス印加時のドレイン電流
の変化を表している。
【００５５】ＳＷ０をオフ、ＳＷ１をオン、ＳＷ２をオ
フした状態で端子ｎ２に正電圧又は負電圧を印加するこ
とにより、“０”又は“１”のデータを記憶させ、ＳＷ
０をオフ、ＳＷ１をオン、ＳＷ２をオンして記憶状態を
保持する。そして、ＳＷ０をオン、ＳＷ１をオフ、ＳＷ
２をオフした状態で、端子ｎ０に電圧を印加することに
より、データを読み出す。この図から、ドレイン電流の
測定により、“０”，“１”の読み出しが容易に可能で
あることが分かる。
フした状態で端子ｎ２に正電圧又は負電圧を印加するこ
とにより、“０”又は“１”のデータを記憶させ、ＳＷ
０をオフ、ＳＷ１をオン、ＳＷ２をオンして記憶状態を
保持する。そして、ＳＷ０をオン、ＳＷ１をオフ、ＳＷ
２をオフした状態で、端子ｎ０に電圧を印加することに
より、データを読み出す。この図から、ドレイン電流の
測定により、“０”，“１”の読み出しが容易に可能で
あることが分かる。
【００５６】（第５の実施形態）図６〜図８は、本発明
の第５の実施形態に係わる強誘電体不揮発性メモリの読
み出し方法を説明するための図である。
の第５の実施形態に係わる強誘電体不揮発性メモリの読
み出し方法を説明するための図である。
【００５７】先に説明した第１の実施形態において、セ
ルの記憶情報を読み出す場合、端子Ａをフローティング
にした状態で、端子Ｂに正の電圧を印加する。図６
（ａ）は書き込みデータが“０”の場合に対して読み出
し電圧を印加した状態であり、図６（ｂ）は書き込みデ
ータが“１”の場合に対して読み出し電圧を印加した状
態である。
ルの記憶情報を読み出す場合、端子Ａをフローティング
にした状態で、端子Ｂに正の電圧を印加する。図６
（ａ）は書き込みデータが“０”の場合に対して読み出
し電圧を印加した状態であり、図６（ｂ）は書き込みデ
ータが“１”の場合に対して読み出し電圧を印加した状
態である。
【００５８】ここで、読み出し電圧として、図７（ａ）
に示すような単純なパルスを用いるとする。このとき、
書き込みデータが“０”の場合は読み出し後も図８に示
すように残留分極が変化しないのに対し、書き込みデー
タが“１”の場合には、初期にＬ点でデータが保持され
ていても、読み出し後にはＭ点で保持されることにな
り、残留分極がかなり減少する。従って、“１”のデー
タを読み出した後には適当な頻度での再書き込みの動作
が必要となる。
に示すような単純なパルスを用いるとする。このとき、
書き込みデータが“０”の場合は読み出し後も図８に示
すように残留分極が変化しないのに対し、書き込みデー
タが“１”の場合には、初期にＬ点でデータが保持され
ていても、読み出し後にはＭ点で保持されることにな
り、残留分極がかなり減少する。従って、“１”のデー
タを読み出した後には適当な頻度での再書き込みの動作
が必要となる。
【００５９】そこで本実施形態では、新しい読み出し方
法として、図７（ｂ）に示すように、正の電圧パルスに
引き続き高さの低い負の電圧パルスを印加してデータを
読み出すようにしている。負のパルスの高さは、代表的
には正のパルスの１／２〜１／３である。これにより、
書き込みデータが“１”の場合でも、読み出し後の保持
点は図８のＬ点にほぼ戻ることになり、残留分極の減少
量を少なくすることができる。また、負のパルスを印加
することにより書き込みデータが“０”の場合において
は残留分極の減少が生じるが、負のパルスの絶対値が低
いことから、“０”の場合における残留分極の減少量は
無視できる程度少ないものとなる。
法として、図７（ｂ）に示すように、正の電圧パルスに
引き続き高さの低い負の電圧パルスを印加してデータを
読み出すようにしている。負のパルスの高さは、代表的
には正のパルスの１／２〜１／３である。これにより、
書き込みデータが“１”の場合でも、読み出し後の保持
点は図８のＬ点にほぼ戻ることになり、残留分極の減少
量を少なくすることができる。また、負のパルスを印加
することにより書き込みデータが“０”の場合において
は残留分極の減少が生じるが、負のパルスの絶対値が低
いことから、“０”の場合における残留分極の減少量は
無視できる程度少ないものとなる。
【００６０】このように本実施形態によれば、データの
読み出しに際して、端子Ｂに正の電圧パルスを印加し、
続けてこのパルスよりも絶対値の低い負の電圧パルスを
印加することにより、書き込みデータが“１”の場合の
残留分極の減少量を少なくすることができる。このた
め、書き込みデータ“１”の読み出しに対しても再書き
込みが殆ど不要となり、読み出し動作の簡略化をはかる
ことができる。
読み出しに際して、端子Ｂに正の電圧パルスを印加し、
続けてこのパルスよりも絶対値の低い負の電圧パルスを
印加することにより、書き込みデータが“１”の場合の
残留分極の減少量を少なくすることができる。このた
め、書き込みデータ“１”の読み出しに対しても再書き
込みが殆ど不要となり、読み出し動作の簡略化をはかる
ことができる。
【００６１】（変形例）本発明は、上述した各実施形態
に限定されるものではない。実施形態では、強誘電体キ
ャパシタの誘電体材料としてＰＺＴを用いたが、これに
限らず強誘電体材料であれば用いることができる。ＭＯ
Ｓトランジスタのゲート電極に接続する２つの強誘電体
キャパシタとしては、強誘電体膜の膜厚は等しくても異
なっていても良いが、構成材料及び面積は等しくする必
要がある。
に限定されるものではない。実施形態では、強誘電体キ
ャパシタの誘電体材料としてＰＺＴを用いたが、これに
限らず強誘電体材料であれば用いることができる。ＭＯ
Ｓトランジスタのゲート電極に接続する２つの強誘電体
キャパシタとしては、強誘電体膜の膜厚は等しくても異
なっていても良いが、構成材料及び面積は等しくする必
要がある。
【００６２】また、電界効果トランジスタはＭＯＳ型に
限るものではなく、ゲート酸化膜の代わりにゲート絶縁
膜を用いたＭＩＳ型を用いることも可能である。さら
に、Ｓｉストライプはｎｐｎに限るものではなく、ｐチ
ャネルのトランジスタを形成するのであればｐｎｐにす
ればよい。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
限るものではなく、ゲート酸化膜の代わりにゲート絶縁
膜を用いたＭＩＳ型を用いることも可能である。さら
に、Ｓｉストライプはｎｐｎに限るものではなく、ｐチ
ャネルのトランジスタを形成するのであればｐｎｐにす
ればよい。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００６３】
【発明の効果】以上詳述したように本発明によれば、Ｍ
ＯＳ型又はＭＩＳ型の電界効果トランジスタのゲート電
極に、残留分極のほぼ等しい２つの強誘電体キャパシタ
を接続してメモリセル構造を構成し、各キャパシタの強
誘電体薄膜をトランジスタのゲート電極に対して相互に
逆向きに分極させることにより、情報の記憶を行うよう
にしている。従って、強誘電体薄膜に直接電圧を印加す
ることになるので情報の書き込み電圧を低くできると共
に、強誘電体薄膜の分極に起因する電荷をトランジスタ
のチャネル領域の半導体表面に誘起させることはなく、
しかも記憶した後の定常状態では２つの強誘電体キャパ
シタの内部電界は０となるため、情報の保持時間を長く
することが可能である。
ＯＳ型又はＭＩＳ型の電界効果トランジスタのゲート電
極に、残留分極のほぼ等しい２つの強誘電体キャパシタ
を接続してメモリセル構造を構成し、各キャパシタの強
誘電体薄膜をトランジスタのゲート電極に対して相互に
逆向きに分極させることにより、情報の記憶を行うよう
にしている。従って、強誘電体薄膜に直接電圧を印加す
ることになるので情報の書き込み電圧を低くできると共
に、強誘電体薄膜の分極に起因する電荷をトランジスタ
のチャネル領域の半導体表面に誘起させることはなく、
しかも記憶した後の定常状態では２つの強誘電体キャパ
シタの内部電界は０となるため、情報の保持時間を長く
することが可能である。
【００６４】また、情報の読み出しに際して、各キャパ
シタのゲート電極と反対側の一方の端子をフローティン
グにした状態で、他方の端子に正の電圧パルスを印加し
た後、該電圧パルスよりも絶対値の低い負の電圧パルス
を印加することにより、書き込みデータが“１”の場合
における読み出し後の残留分極の減少量を少なくするこ
とができ、これにより読み出し動作の簡略化をはかるこ
とが可能となる。
シタのゲート電極と反対側の一方の端子をフローティン
グにした状態で、他方の端子に正の電圧パルスを印加し
た後、該電圧パルスよりも絶対値の低い負の電圧パルス
を印加することにより、書き込みデータが“１”の場合
における読み出し後の残留分極の減少量を少なくするこ
とができ、これにより読み出し動作の簡略化をはかるこ
とが可能となる。
【図１】第１の実施形態に係わる強誘電体不揮発性メモ
リのメモリセル構成を示す等価回路図。
リのメモリセル構成を示す等価回路図。
【図２】第２の実施形態におけるデータの読み出し方法
を説明するためのもので、端子Ｂの印加電圧ＶF と電荷
Ｑとの関係を示す図。
を説明するためのもので、端子Ｂの印加電圧ＶF と電荷
Ｑとの関係を示す図。
【図３】第３の実施形態に係わる強誘電体不揮発性メモ
リの構成を説明するためのもので、メモリセル構造の鳥
瞰図と平面図及び等価回路図。
リの構成を説明するためのもので、メモリセル構造の鳥
瞰図と平面図及び等価回路図。
【図４】第４の実施形態に係わる強誘電体不揮発性メモ
リの構成を説明するためのもので、メモリセル構造の鳥
瞰図と平面図及び等価回路図。
リの構成を説明するためのもので、メモリセル構造の鳥
瞰図と平面図及び等価回路図。
【図５】ＭＯＳＦＥＴを用いたメモリ動作の解析に用い
た回路構成例と、読み出し電圧印加時のドレイン電流の
変化を示す図。
た回路構成例と、読み出し電圧印加時のドレイン電流の
変化を示す図。
【図６】“０”及び“１”のデータに対する読み出し時
の電荷の変化の様子を示す図。
の電荷の変化の様子を示す図。
【図７】読み出し電圧パルスを示す図。
【図８】“０”及び“１”のデータに対する読み出し時
の電荷の移動を示す図。様子を示す図。
の電荷の移動を示す図。様子を示す図。
【図９】従来の強誘電体不揮発性メモリの問題点を説明
するための図。
するための図。
Ｔｒ…トランジスタ ＣA ，ＣB …強誘電体キャパシタ Ａ，Ｂ…端子 Ｓ…ソース端子 Ｄ…ドレイン端子 ３１，４１…絶縁基板 ３２，４２…Ｓｉストライプ ３３，４３…常誘電体膜 ３５，４５…ゲート電極 ３６，４６ａ，４６ｂ…強誘電体膜 ３７，４７…第１のストライプ状電極 ３８…絶縁膜 ３９，４９…第２のストライプ状電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】ＭＯＳ型又はＭＩＳ型の電界効果トランジ
スタのゲート電極に、残留分極のほぼ等しい２つの強誘
電体キャパシタを接続してなるメモリセル構造を有し、 前記各キャパシタの強誘電体薄膜を前記トランジスタの
ゲート電極に対して相互に逆向きに分極させることによ
り情報を記憶することを特徴とする強誘電体不揮発性メ
モリ。 - 【請求項２】前記２つの強誘電体キャパシタは、構成材
料及び面積が等しく、且つ強誘電体薄膜の膜厚が異なる
ものであることを特徴とする請求項１記載の強誘電体不
揮発性メモリ。 - 【請求項３】絶縁基板上にストライプ状に複数本並行し
て形成され、かつ各々のストライプがストライプ方向に
沿って分離されたｎｐｎ又はｐｎｐ構造を持つ単結晶Ｓ
ｉ薄膜と、このＳｉ薄膜を覆うように形成された常誘電
体薄膜と、この常誘電体薄膜上に前記Ｓｉ薄膜のストラ
イプに沿って少なくとも中央のｎ又はｐ領域を覆うよう
に複数個形成されたゲート電極と、前記常誘電体薄膜及
びゲート電極上に形成された強誘電体薄膜と、この強誘
電体薄膜上に前記Ｓｉ薄膜のストライプと直角方向に前
記ゲート電極上を通るように配置された、上面及び両側
面を絶縁性薄膜で覆われた複数本の第１のストライプ状
電極と、前記強誘電体薄膜及び第１のストライプ状電極
上に前記Ｓｉ薄膜のストライプと平行方向に前記ゲート
電極上を通るように配置された複数本の第２のストライ
プ状電極とを具備してなり、 第１のストライプ状電極と前記ゲート電極が重なり合っ
た面積と、第２のストライプ状電極と前記ゲート電極が
第１のストライプ状電極を介さずに重なり合った面積と
を、ほぼ等しく設定したことを特徴とする強誘電体不揮
発性メモリ。 - 【請求項４】絶縁基板上にストライプ状に複数本並行し
て形成され、かつ各々のストライプがストライプ方向に
沿って分離されたｎｐｎ又はｐｎｐ構造を持つ単結晶Ｓ
ｉ薄膜と、このＳｉ薄膜を覆うように形成された常誘電
体薄膜と、この常誘電体薄膜上に前記Ｓｉ薄膜のストラ
イプに沿って少なくとも中央のｎ又はｐ領域を覆うよう
に複数個形成されたゲート電極と、前記常誘電体薄膜及
びゲート電極上に形成された第１の強誘電体薄膜と、こ
の第１の強誘電体薄膜上に前記Ｓｉ薄膜のストライプと
直角方向に前記ゲート電極上を通るように配置された複
数本の第１のストライプ状電極と、第１のストライプ状
電極及びゲート電極上に形成された第２の強誘電体薄膜
と、この第２の強誘電体薄膜上に前記Ｓｉ薄膜のストラ
イプと平行方向に前記ゲート電極上を通るように配置さ
れた複数本の第２のストライプ状電極とを具備してな
り、 第１のストライプ状電極と前記ゲート電極が重なり合っ
た面積と、第２のストライプ状電極と前記ゲート電極が
第１のストライプ状電極を介さずに重なり合った面積と
を、ほぼ等しく設定したことを特徴とする強誘電体不揮
発性メモリ。 - 【請求項５】ＭＯＳ型又はＭＩＳ型の電界効果トランジ
スタのゲート電極に、残留分極のほぼ等しい２つの強誘
電体キャパシタを接続してなるメモリセル構造を有し、
各キャパシタの強誘電体薄膜をトランジスタのゲート電
極に対して相互に逆向きに分極させることにより情報を
記憶する強誘電体不揮発性メモリに対して、前記記憶さ
れた情報を読み出す際に、 前記各キャパシタの前記ゲート電極と反対側の一方の端
子をフローティングにした状態で、他方の端子に正の電
圧パルスを印加した後、該電圧パルスよりも絶対値の低
い負の電圧パルスを印加することを特徴とする強誘電体
不揮発性メモリの読み出し方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13851499A JP3239109B2 (ja) | 1998-08-28 | 1999-05-19 | 強誘電体不揮発性メモリとその読み出し方法 |
| TW088114120A TW428308B (en) | 1998-08-28 | 1999-08-18 | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
| EP99116504A EP0982779B1 (en) | 1998-08-28 | 1999-08-23 | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
| US09/379,522 US6188600B1 (en) | 1998-08-28 | 1999-08-23 | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
| DE69937523T DE69937523D1 (de) | 1998-08-28 | 1999-08-23 | Speicherstruktur in ferroelektrischem nichtflüchtigen Speicher und diesbezügliche Auslesemethode |
| CNB991183193A CN1220985C (zh) | 1998-08-28 | 1999-08-27 | 铁电非易失存储器中的存储器结构及其读出方法 |
| KR1019990035900A KR100335791B1 (ko) | 1998-08-28 | 1999-08-27 | 강유전성 비휘발성 메모리의 메모리 구조 및 그 판독 방법 |
| US09/749,960 US6362500B2 (en) | 1998-08-28 | 2000-12-27 | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24285698 | 1998-08-28 | ||
| JP10-242856 | 1998-08-28 | ||
| JP13851499A JP3239109B2 (ja) | 1998-08-28 | 1999-05-19 | 強誘電体不揮発性メモリとその読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138351A true JP2000138351A (ja) | 2000-05-16 |
| JP3239109B2 JP3239109B2 (ja) | 2001-12-17 |
Family
ID=26471521
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13851499A Expired - Fee Related JP3239109B2 (ja) | 1998-08-28 | 1999-05-19 | 強誘電体不揮発性メモリとその読み出し方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6188600B1 (ja) |
| EP (1) | EP0982779B1 (ja) |
| JP (1) | JP3239109B2 (ja) |
| KR (1) | KR100335791B1 (ja) |
| CN (1) | CN1220985C (ja) |
| DE (1) | DE69937523D1 (ja) |
| TW (1) | TW428308B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270786A (ja) * | 2001-03-09 | 2002-09-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6859381B2 (en) | 2000-10-17 | 2005-02-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| JP2013165466A (ja) * | 2012-02-13 | 2013-08-22 | Toshiba Corp | プログラマブルロジックスイッチ |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3390704B2 (ja) | 1999-08-26 | 2003-03-31 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリ |
| JP2001358310A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2002015588A (ja) * | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
| EP1187140A3 (en) * | 2000-09-05 | 2002-09-11 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
| TW571403B (en) * | 2001-06-22 | 2004-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and the driving method |
| US6574134B1 (en) * | 2002-01-18 | 2003-06-03 | Macronix International Co., Ltd. | Non-volatile ferroelectric capacitor memory circuit having nondestructive read capability |
| EP1339070B1 (de) * | 2002-02-25 | 2008-07-16 | Infineon Technologies AG | Verfahren zum Auslesen des Inhalts einer Speicherzelle zum Speichern von Daten |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| JP2007123528A (ja) * | 2005-10-27 | 2007-05-17 | Sanyo Electric Co Ltd | メモリ |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| JP2008153479A (ja) * | 2006-12-19 | 2008-07-03 | Rohm Co Ltd | 強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置 |
| US7936553B2 (en) * | 2007-03-22 | 2011-05-03 | Paratek Microwave, Inc. | Capacitors adapted for acoustic resonance cancellation |
| US8467169B2 (en) | 2007-03-22 | 2013-06-18 | Research In Motion Rf, Inc. | Capacitors adapted for acoustic resonance cancellation |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| KR101162729B1 (ko) * | 2007-07-30 | 2012-07-05 | 삼성전자주식회사 | 전기장센서의 센싱감도향상방법, 전기장 센서를 채용한저장장치, 및 그 정보재생방법 |
| CN101266832B (zh) * | 2008-03-31 | 2010-06-02 | 清华大学 | 一种铁电存储器数据读出加速装置及方法 |
| CN101271728B (zh) * | 2008-04-22 | 2011-05-11 | 清华大学 | 一种抑制小信号干扰的铁电存储器存储阵列结构 |
| US8194387B2 (en) | 2009-03-20 | 2012-06-05 | Paratek Microwave, Inc. | Electrostrictive resonance suppression for tunable capacitors |
| US8958233B2 (en) * | 2011-10-18 | 2015-02-17 | Micron Technology, Inc. | Stabilization of resistive memory |
| US8867256B2 (en) * | 2012-09-25 | 2014-10-21 | Palo Alto Research Center Incorporated | Systems and methods for writing and non-destructively reading ferroelectric memories |
| US10475738B2 (en) * | 2016-12-27 | 2019-11-12 | United Microelectronics Corp. | Multi-threshold voltage semiconductor device |
| US11527551B2 (en) * | 2020-10-30 | 2022-12-13 | Ferroelectric Memory Gmbh | Memory cell arrangements and methods thereof |
| US11335391B1 (en) * | 2020-10-30 | 2022-05-17 | Ferroelectric Memory Gmbh | Memory cell arrangement and method thereof |
| KR20230093493A (ko) * | 2020-11-04 | 2023-06-27 | 후아웨이 테크놀러지 컴퍼니 리미티드 | 강유전체 메모리 및 저장 장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788265B2 (ja) | 1988-07-08 | 1998-08-20 | オリンパス光学工業株式会社 | 強誘電体メモリ及びその駆動方法，製造方法 |
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| JP3021614B2 (ja) | 1990-11-06 | 2000-03-15 | オリンパス光学工業株式会社 | メモリ素子 |
| JP3407204B2 (ja) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | 強誘電体集積回路及びその製造方法 |
| JPH06119793A (ja) * | 1992-10-07 | 1994-04-28 | Matsushita Electric Ind Co Ltd | 読み出し専用記憶装置 |
| US5523964A (en) | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| JPH07122661A (ja) | 1993-10-27 | 1995-05-12 | Olympus Optical Co Ltd | 強誘電体メモリ装置 |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| WO1995026570A1 (fr) | 1994-03-29 | 1995-10-05 | Olympus Optical Co., Ltd. | Dispositif a memoire ferro-electrique |
| JPH08180673A (ja) | 1994-12-27 | 1996-07-12 | Nec Corp | 強誘電体メモリセル及びそのアクセス装置 |
| US5969380A (en) * | 1996-06-07 | 1999-10-19 | Micron Technology, Inc. | Three dimensional ferroelectric memory |
| US6046929A (en) * | 1998-04-06 | 2000-04-04 | Fujitsu Limited | Memory device with two ferroelectric capacitors per one cell |
-
1999
- 1999-05-19 JP JP13851499A patent/JP3239109B2/ja not_active Expired - Fee Related
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- 1999-08-27 KR KR1019990035900A patent/KR100335791B1/ko not_active IP Right Cessation
- 1999-08-27 CN CNB991183193A patent/CN1220985C/zh not_active Expired - Fee Related
-
2000
- 2000-12-27 US US09/749,960 patent/US6362500B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859381B2 (en) | 2000-10-17 | 2005-02-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| JP2002270786A (ja) * | 2001-03-09 | 2002-09-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2013165466A (ja) * | 2012-02-13 | 2013-08-22 | Toshiba Corp | プログラマブルロジックスイッチ |
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