KR100335791B1 - 강유전성 비휘발성 메모리의 메모리 구조 및 그 판독 방법 - Google Patents
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Abstract
강유전성 비휘발성 메모리의 메모리 셀들이 각각 금속 산화물 반도체(MOS: metal oxide semiconductor) 전계 효과 트랜지스터 및 잔류 분극량이 대체로 서로 같은 제1 및 제2 강유전성 커패시터를 포함한다. 제1 및 제2 강유전성 커패시터의 일측 전극은 MOS 전계 효과 트랜지스터의 게이트 전극에 연결된다. 정보는 제1 및 제2 강유전성 커패시터의 강유전성 박막을 MOS 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 기억된다. 정보는 제1 및 제2 강유전성 커패시터의 전극들 중의 한 측을 전기적으로 유동 상태(electrically floating state)로 하고 다른 측 전극에 양의 전압 펄스(positive voltage pulse)를 인가함으로써 판독된다. 또한, 필요한 경우, 상기 양의 전압 펄스보다 작은 절대치를 갖는 음의 전압 펄스(negative voltage pulse)를 인가할 수 있다.
Description
본 발명은 강유전성 비휘발성 메모리에 관한 것으로, 더욱 상세하게는 금속 산화물 반도체(MOS: metal oxide semiconductor) 또는 금속 절연물 반도체(MIS: metal insulated semiconductor) 구조에서 전계 효과 트랜지스터의 게이트에 강유전성 커패시터를 연결시킨 구조를 갖는 (ferroelectric-gate FET) 강유전성 비휘발성 메모리 및 그 메모리로부터 정보를 판독할 수 있는 방법에 관한 것이다.
반도체와 강유전체 사이에 접합이 형성될 때, 강유전체의 분극 방향에 따라 정공(holes) 및 전자가 반도체 표면 상에 각각 유도된다. 그러므로, 상기 두 상태가 '0' 및 '1' 에 대응되도록 설정하는 것이 가능하며, MOS 전계 효과 트랜지스터의 게이트 절연막을 형성한 강유전체를 사용하여 전원이 오프(OFF) 되더라도 메모리 내용이 지워지지 않는 비휘발성 메모리를 제공할 수 있다. 그러나, 이러한 구조의 장치를 형성하기가 어려운 가장 중요한 이유는 반도체 및 강유전체가 서로 접합되면 그 접합 계면 지역에서 정공 및 전자가 포획되어지는 트랩이 형성되기 때문에 전계 효과 트랜지스터의 소스 및 드레인 사이에 필요한 전류가 흐르지 못하기 때문이다.
이러한 문제를 해결하기 위해 도입된 구조로 MFIS (M: 금속 또는 도체, F: 강유전체, I: 절연체, S: 반도체)가 있는데, 이는 강유전성 막과 반도체 기판 사이에 계면 트랩이 형성되기가 어렵도록 만드는 실리콘 다이옥사이드(SiO2)와 같은 유전성 막(dielectric film)(의사 유전성 막(paraelectric film))을 포함하는 구조를 가진다. 또한, 강유전성 막과 유전성 막 사이에 전도성 막을 추가로 포함하는 구조의 MFMIS가 있다. 상기 MFIS 구조는 예를 들면, 「 PLZT/STO/Si(100) 구조를 가지는 금속-강유전성-절연체-반도체 전계 효과 트랜지스터(MFIS FET)의 비휘발성 메모리의 작동」 (IEEE ELECTRON DEVICE LETTERS, VOL.18, No.4, April 1997 p.160-162, TOKUMITSU 등)에 개시되어 있다. MFMIS 구조는 예를 들면, 「SR2(Ta, Nb)2O7박막을 사용한 강유전성 메모리 전계 효과 트랜지스터의 특성」(Jpn.J. Appl. Phys. Vol. 38 (1999) p. 2285-2288 Part 1, No. 4B, April 1999, FUJIMORI 등)에 개시되어 있다.
그러나, 강유전성 막 및 유전성 막의 적층 구조(laminated structure)가 전계 효과 트랜지스터의 게이트 절연막으로 사용되면 (1) 정보 프로그래밍 전압의 상승 (2) 정보 유지 시간(데이터 보유 시간)의 단축과 같은 문제점들이 발생한다.
상기 문제점들을 이하 상세히 설명한다.
먼저, 프로그래밍 전압이 상승하는 문제는 구체적인 구조를 예로 들어 설명한다. 반도체 기판이 실리콘으로 되어 있다고 가정하면, 강유전성 막은 리드 티타네이트 지르코네이트(PZT: PbZr1-xTixO3)로 형성되며, 유전성 막은 실리콘 다이옥사이드(SiO2)로 구성된다. MFIS의 구조에 대해서도 똑같은 설명이 적용된다. 그러나, MFMIS 구조는 이 보기에서 사용되는 물질의 경우에 PZT 막에서 납 원자 및 SiO2막에서 실리콘 원자의 상호 확산을 막기 위하여 게이트 전극 구조로 사용된다. 실리콘 다이옥사이드의 유전율은 3.9 이고 PZT 의 유전율은 지르코늄(Zr) 및 티탄(Ti)의 혼합비에 따라 약 200 내지 600 이다. 설명의 명료함을 위해 PZT의 유전율을 390으로 가정하고 설명을 계속한다. 또한, 일반적인 가정으로, 실리콘 다이옥사이드 막의 두께는 PZT 막 두께의 1/10으로 한다.
커패시터의 용량은 전극들 사이에 형성된 절연막의 유전율에 비례하고, 절연막의 두께에 반비례하기 때문에 강유전성 커패시터 및 유전성 커패시터의 용량비는 10:1이다. 또한, 두 커패시터가 직렬로 연결되고 전압이 인가될 때, 각각의 커패시터에 인가되는 전압은 커패시터들의 용량에 반비례한다. 그러므로, 강유전성 커패시터에 인가되는 전압은 유전성 커패시터에 인가되는 전압의 1/10이며, 전체 전압의 1/11이 된다. 그러므로, PZT 막이 실리콘 기판 상에 직접적으로 증착되는 MFS 구조가 형성될 수 있고 막의 분극이 5V의 인가에도 반전될 수 있는 것에 비한다면, 동일한 막 두께로 형성된 MFMIS 구조에서는 분극 반전을 획득하기 위해서 55V 만큼 높은 전압의 인가가 필요하다.
다음으로, 정보 유지 시간이 단축되는 문제는 도면과 함께 설명한다. MFMIS 구조를 등가회로로 표시하면, 강유전성 커패시터 CF및 유전성 커패시터 CI가 직렬 연결된 구조가 도 1a에서 도시되어 있다. 이 경우에, 반도체의 공핍층 용량은 고려되지 않으며, 반도체 전체 부분은 그라운드 전위로 유지된다고 가정한다.
전압 V가 상부 전극에 인가된다고 가정하면, 전압들 VF, VI가 커패시터 CF, CI에 각각 인가된다. 이 경우에 다음과 같은 식이 성립할 수 있다.
VF+ VI= V .............................(1)
강유전성 커패시터 CF의 양 전극에 나타나는 전하량을 ±Q라고 하면, 두 커패시터 CF, CI의 연결 부분에서 총 전하량이 0으로 설정되어야 한다는 조건아래서 유전성 커패시터 CI의 양 전극에는 전하량 ±Q 가 생성된다. 또한, 'Q = CIVI' 의 관계가 유전성 커패시터 CI에서 성립하므로, 식 (1)을 대입함으로써 다음 식이 성립될 수 있다.
Q = CI(V-VF) ...........................(2)
도 1b의 곡선 LA1이 도시하는 바와 같이, 강유전성 커패시터 CF의 Q 및 VF사이의 관계는 히스테리시스 곡선으로 나타난다. 상기 (2)식의 관계를 도 1b의 그래프에 같이 나타내면, 도 1b에 도시된 바와 같이 직선 라인 LA2를 얻을 수 있다. 두 라인 사이의 교차점들은 강유전체에 가해진 전압 및 커패시터의 전극에 나타나는 전하량을 나타낸다. 도 1b에서 위치 A는 고전압이 양(positive)의 방향으로 가해질 때 Q 및 VF를 나타내며 전압은 V로 유지된다. 위치 B는 고전압이 음(negative)의 방향으로 가해질 때 Q 및 VF를 나타내며 전압은 V로 유지된다.
그리하여, 고전압이 양의 방향으로 가해지고 전압이 0으로 복귀되면, 위치 C가 표시하는 강유전성 커패시터의 Q 및 VF가 정해지고 분극의 방향과 전계의 방향이 서로 반대가 된다. 즉, MFIS 또는 MFMIS 게이트 구조를 갖는 전계 효과 트랜지스터의 게이트 전극에 양(positive) 전압을 가하여 프로그래밍 동작이 실시된 후에 게이트 전압을 0으로 복귀함으로써 정보가 유지되면, 분극 방향에 반대 방향으로 전기장이 강유전체에 가해지고 잔류 분극량(remnant polarization amount)은 짧은 시간 내 사라져 버린다. 특히, 직렬로 연결된 유전성 커패시터의 용량이 작을 때는 반대 방향으로의 전기장의 크기는 강제 전기장(coercive electric field)(분극량이 0으로 복귀되기 위해 필요한 전기장)에 가깝게 되고, 분극 유지 시간은 매우 짧아진다.
유지 시간의 단축 문제는 MFIS 또는 MFMIS 구조에서 뿐만 아니라 몇 가지 경우에서는 MFS 구조에서도 무시할 수 없는 문제이다. 즉, 반도체 기판에 형성된 공핍층 커패시터 및 강유전성 커패시터는 바이어스 조건에 따라 직렬 연결된 커패시터를 형성하며 도 1b에서 도시된 것과 똑같은 문제가 발생한다.
그러므로, MOS 전계 효과 트랜지스터의 게이트 절연막을 형성하기 위해 강유전체를 사용하는 종래의 비휘발성 메모리에서 반도체 기판과 강유전성 막 사이에 전계 트랩을 생성시키지 않도록 MFIS 또는 MFMIS 구조를 사용할 필요가 있다. 그러나, 상기 구조를 가지는 형태를 사용할 때, 프로그램 된 정보에 대한 전압이 매우 높고 정보 유지 시간이 단축되는 문제가 여전히 남아 있다.
도 1a는 일반적인 강유전성 비휘발성 메모리의 등가 회로도.
도 1b는 일반적인 강유전성 비휘발성 메모리에서 강유전성 커패시터에 인가된 전압 및 전하량의 관계를 도시한 특성 그래프.
도 2a는 본 발명의 제1 실시예에 의한 강유전성 비휘발성 메모리에서 프로그램된 정보 '1' 을 기억하는 메모리 셀의 등가 회로도.
도 2b는 본 발명의 제1 실시예에 의한 강유전성 비휘발성 메모리에서 프로그램된 정보 '0'을 기억하는 메모리 셀의 등가 회로도.
도 3a 내지 3c는 본 발명의 제2 실시예에 의한 강유전성 비휘발성 메모리의 데이터 판독 방법을 보여주기 위해 제2 단자에 인가되는 전압 및 전하량의 관계를 도시한 특성 그래프.
도 4a는 본 발명의 제3 실시예에 따른 강유전성 비휘발성 메모리의 구성을 보여주기 위한 메모리 셀 구조의 사시도.
도 4b는 본 발명의 제3 실시예에 따른 강유전성 비휘발성 메모리의 구성을 보여주기 위한 메모리 셀 구조의 패턴 평면도.
도 4c는 본 발명의 제3 실시예에 따른 강유전성 비휘발성 메모리의 구성을 보여주기 위한 메모리 셀 구조의 등가 회로도.
도 5a는 본 발명의 제4 실시예에 따른 강유전성 비휘발성 메모리의 구성을 보여주기 위한 메모리 셀 구조의 사시도.
도 5b는 본 발명의 제4 실시예에 따른 강유전성 비휘발성 메모리의 구성을 보여주기 위한 메모리 셀 구조의 패턴 평면도.
도 5c는 본 발명의 제4 실시예에 따른 강유전성 비휘발성 메모리의 구성을 보여주기 위한 메모리 셀 구조의 등가 회로도.
도 6a는 메모리의 동작 분석용 회로의 설계를 도시한 회로도.
도 6b는 메모리의 동작 분석용 회로에 판독 전압을 가하는 시점에서 드레인 전류의 변화를 도시한 특성 그래프.
도 7a는 판독 데이터가 '1'인 시점에서 전하량의 변이를 도시한 등가 회로도.
도 7b는 판독 데이터가 '0'가 시점에서 전하량의 변이를 도시한 등가 회로도.
도 8a 및 도 8b는 판독 전압 펄스을 보여주는 파형도.
도 9는 데이터 '0' 및 '1' 의 판독 시점에서 전하들의 이동을 도시한 특성 그래프.
도 10 및 도 11은 본 발명의 변형을 도시한 사시도.
본 발명의 제1 목적은 강유전성 커패시터를 포함하는 메모리 셀을 가지며, 정보 프로그래밍 전압을 낮출 수 있고, 정보 유지 시간을 연장시킬 수 있는 강유전성 비휘발성 메모리를 제공하는 것이다.
본 발명의 제2 목적은 강유전성 커패시터를 포함하는 메모리 셀 구조를 가지며, 정보 프로그래밍 전압을 낮출 수 있고, 정보 유지 시간을 연장시킬 수 있는 강유전성 비휘발성 메모리의 기억/유지 방법을 제공하는 것이다.
본 발명의 제3 목적은 강유전성 커패시터를 포함하는 메모리 셀로부터 정보를 효율적으로 판독할 수 있는 강유전성 비휘발성 메모리에 대한 판독 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위하여, 강유전성 막의 분극을 이용하여 정보를 기억하는 메모리 셀들을 포함하는 강유전성 비휘발성 메모리에 있어서, 상기 메모리 셀이 각각 전계 효과 트랜지스터, 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하며, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막을 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 정보를 기억시키는 강유전성 비휘발성 메모리가 제공된다.
또한, 본 발명에 의한 강유전성 비휘발성 메모리는 절연 기판 상에 각각의 스트라이프가 스트라이프 방향으로 분리된 스트라이프형(stripe form)으로 평행하게 형성되며, 제1 도전형의 제1 반도체 영역, 제2 도전형의 제2 반도체 영역 및 제3 도전형의 제3 반도체 영역의 접합구조를 가지며 형성되는 복수개의 단결정 실리콘 박막; 상기 단결정 실리콘 박막을 덮도록 형성되는 유전성 박막; 상기 유전성 박막 상에 형성되고, 적어도 상기 단결정 실리콘 박막의 스트라이프를 따라 상기 접합구조의 중심에 위치한 상기 제2 반도체 영역을 덮는 복수개의 게이트 전극; 상기 유전성 박막 및 상기 게이트 전극 상에 형성되는 강유전성 박막; 상부 표면 및 측면이 절연성 박막으로 덮혀져 있으며, 상기 단결정 실리콘 박막의 스트라이프에 직교하는 방향으로 상기 게이트 전극 위를 통과하도록 상기 강유전성 박막 상에 배열되는 복수개의 제1 스트라이프형 전극; 및 상기 단결정 실리콘 박막의 스트라이프에 평행한 방향으로 상기 게이트 전극 위를 통과하도록 상기 강유전성 박막 및 제1 스트라이프형 전극 상에 배열된 복수개의 제2 스트라이프형 전극을 포함하여 구성될 수 있으며, 제1 스트라이프형 전극 및 게이트 전극이 겹치는 면적은 제2 스트라이프형 전극 및 게이트 전극이 자신들 사이에 제1 스프라이프 형 전극을 개재하지 않은 경우에 겹치는 면적과 대체로 같다.
대안적으로, 본 발명에 의한 강유전성 비휘발성 메모리는 절연 기판 상에 각각의 스트라이프가 스트라이프 방향으로 분리되는 스트라이프형(stripe form)으로 평행하게 형성되며, 제1 도전형의 제1 반도체 영역, 제2 도전형의 제2 반도체 영역 및 제3 도전형의 제3 반도체 영역의 접합구조를 갖는 복수개의 단결정 실리콘 박막; 상기 단결정 실리콘 박막을 덮도록 형성되는 유전성 박막; 상기 유전성 박막 상에 형성되고, 적어도 상기 단결정 실리콘 박막의 스트라이프를 따라 상기 접합구조의 중심에 위치한 상기 제2 반도체 영역을 덮는 복수개의 게이트 전극; 상기 유전성 박막 및 상기 게이트 전극 상에 형성되는 제1 강유전성 박막; 상기 단결정 실리콘 박막의 스트라이프에 직교하는 방향으로 상기 게이트 전극 위를 통과하도록 상기 제1 강유전성 박막 상에 배열되는 복수개의 제1 스트라이프형 전극; 상기 제1 스트라이프형 전극 및 상기 게이트 전극 상에 형성되는 제2 강유전성 박막; 및 상기 단결정 실리콘 박막의 스트라이프에 평행한 방향으로 상기 게이트 전극 위를 통과하도록 상기 제2 강유전성 박막 상에 배열된 복수개의 제2 스트라이프형 전극을 포함하여 구성되며, 상기 제1 스트라이프형 전극과 게이트 전극이 겹치는 면적은 제2 스트라이프형 전극과 게이트 전극이 그들 사이에 제1 스프라이프 형 전극을 개재하지 않은 경우에 겹치는 면적과 대체로 같다.
상기 구성에 의해, 대체로 거의 같은 잔류 분극량을 가지는 두 강유전성 커패시터들이 전계 효과 트랜지스터의 게이트 전극에 연결되며, 이로써 하나의 메모리 셀을 형성하게 되고, 정보는 강유전성 박막의 분극 방향 및 잔류 분극에 의해 기억된다. 또한 커패시터들의 강유전성 박막은 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극되기 때문에 정보 기억 시, 강유전성 박막의 분극에 의한 전하와 거의 실질적으로 동일한 잔류 분극은 트랜지스터의 채널 영역의 역할을 하는 반도체 표면으로 유도되지 않는다.
이 경우에, 전압은 강유전성 박막에 직접적으로 인가되기 때문에 정보 프로그래밍 전압은 낮출 수 있다. 또한, 두 강유전성 커패시터의 내부 전기장은 0이므로 정보가 '0' 또는 '1'에 상관없이 장 시간 유지될 수 있다. 제1 및 제2 강유전성 커패시터가 위와 아래로 각각 분극될 때, 정보는 '1'이 되고, 제1 및 제2 강유전성 커패시터가 아래와 위로 각각 분극될 때, 정보는 '0'이 된다.
또한, 본 발명의 제2 목적에 의한, 전계 효과 트랜지스터, 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하는 복수의 메모리 셀들을 포함하는 강유전성 비휘발성 메모리의 기억/유지 방법은 상기 제2 강유전성 커패시터의 나머지 전극을 접지하고 상기 제1 강유전성 커패시터의 나머지 전극에 전압을 인가함으로써 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 상기 제1 및 상기 제2 강유전성 커패시터의 강유전성 박막을 분극시키는 단계; 및 상기 제1 강유전성 커패시터의 나머지 전극을 0 V로 설정하는 단계를 포함하여 이루어진다.
상기 방법에 의하여, 전압은 강유전성 박막에 직접적으로 인가되기 때문에 정보 프로그래밍 전압은 낮출 수 있다. 또한, 두 강유전성 커패시터의 내부 전기장은 0이므로 정보가 '0' 또는 '1'에 상관없이 정보는 장 시간 유지될 수 있다. 제1 및 제2 강유전성 커패시터가 위와 아래로 각각 분극될 때, 정보는 '1'이 되고, 제1 및 제2 강유전성 커패시터가 아래와 위로 각각 분극될 때, 정보는 '0'이 된다.
또한, 본 발명의 제3 목적은, 전계 효과 트랜지스터, 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하며, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막을 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 정보를 기억시키는 복수의 메모리 셀들을 포함하는 강유전성 비휘발성 메모리 판독 방법은 상기 제2 강유전성 커패시터의 나머지 전극을 전기적 유동 상태로 설정하는 단계; 상기 제1 강유전성 커패시터의 나머지 전극에 양의 전압 펄스(positive voltage pulse)를 인가하는 단계; 및 기억된 정보를 결정하기 위하여 상기 전계 효과 트랜지스터의 드레인 전류를 검출하는 단계를 포함하여 이루어진다.
또한, 본 발명의 제3 목적에 의하면, 전계 효과 트랜지스터, 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하며, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막을 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 정보를 기억시키는 복수의 메모리 셀들을 포함하는 강유전성 비휘발성 메모리의 판독 방법은 상기 제2 강유전성 커패시터의 나머지 전극을 전기적 유동 상태로 설정하는 단계; 상기 제1 강유전성 커패시터의 나머지 전극에 양의 전압 펄스를 인가하는 단계; 및 절대값이 상기 양의 전압 펄스 보다 작은 음의 전압 펄스(negative voltage pulse)를 상기 제1 강유전성 커패시터의 나머지 전극에 후속적으로 인가하는 단계를 포함하여 이루어진다.
상기 판독 방법에서, 정보를 읽기 위해, 제2 강유전성 커패시터의 한 전극을 전기적으로 유동 상태로 한 상태에서, 양의 전압 펄스를 제1 강유전성 커패시터의 한 전극에 가한 뒤에 양의 전압 펄스보다 더 작은 절대치를 갖는 음의 전압 펄스를 가한다. 프로그래밍 데이터가 '1'인 경우에, 잔류 분극의 감소를 억제하기 위해 음의 전압 펄스의 인가는 유용하다. 그러므로, 제1 및 제2 강유전성 커패시터가 아래와 위로 각각 분극될 때, 프로그래밍 데이터는 '0'이고, 제1 및 제2 강유전성 커패시터가 위와 아래로 각각 분극될 때, 프로그래밍 데이터는 '1'이 된다.
이하 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명한다.
제1 실시예
도 2a 및 2b는 본 발명의 제1 실시예에 의한 강유전성 비휘발성 메모리에서 메모리 셀의 구조를 보여주는 등가 회로도이다.
동일한 잔류 분극량을 가지는 두 강유전성 커패시터 CA, CB의 전극들 중의 일측 전극들(one-side electrodes)은 MOS 구조의 전계 효과 트랜지스터(MOSFET)의 게이트에 연결되고 강유전성 커패시터 CA, CB의 나머지 전극들은 단자 A, B에 각각 연결된다. 하나의 메모리 셀은 트랜지스터(Tr) 및 강유전성 커패시터 CA, CB로 구성된다. 강유전성 커패시터 CA, CB의 각각의 유전성 박막으로는, 예를 들면, PZT 가 사용되고, 상기 커패시터들의 면적 및 막 두께는 같은 값을 갖도록 한다.
본 실시예에서의 메모리 셀은 아나로그 메모리로서 사용될 수 있으나, 설명의 단순화를 위하여 디지탈 메모리로 사용되는 경우와 그 동작에 관해서 설명하겠다. 비록 도시되지는 않았지만, 상기 메모리 셀들은 매트릭스 형태로 나열되어 있어서 일련의 메모리 셀들을 형성한다.
데이터 '0' 또는 '1'을 본 실시예의 메모리 셀에 프로그래밍하기 위하여, 단자 B는 접지되고, 양 또는 음의 전압이 단자 A에 인가된다. 트랜지스터(Tr)의 게이트 용량이 크고, 반도체 측면에서 전위에 의한 영향을 무시할 수 없는 경우에, 반도체의 전위는 전기적으로 유동 상태(floating state)에서 정해지거나 또는 단자 A에 인가되는 전압의 반(1/2) 값으로서 두 직렬 접속된 강유전성 커패시터 CA및 CB의 중간 전위에 해당하는 값이 된다.
이제, 도 2a에 도시된 바와 같이, 양의 전압이 단자 A에 인가되어 상기 강유전성 커패시터 CA의 분극 방향이 아래로, 상기 강유전성 커패시터 CB의 분극 방향이 위로 향한 상태를 '1'로 정한다. 또한, 음의 전압이 단자 A에 인가되어 상기 강유전성 커패시터 CA의 분극 방향이 위로, 상기 강유전성 커패시터 CB의 분극 방향이 아래로 향한 상태를 '0'로 정한다.
'0' 또는 '1'이 프로그래밍 된 후에 단자 A의 전압이 0으로 되면, 두 강유전성 커패시터 CA, CB의 잔류 분극량이 서로 같아지기 때문에 채널 영역의 반도체 표면 및 트랜지스터(Tr)의 게이트 전극에는 전하가 유도되지 않는다. 그리므로, QG= CGVG의 관계에서 VG는 0 V가 된다( QG: 게이트 전극의 전하량, CG: 게이트 용량,VG: 게이트 전위). 그러므로, 정보가 '0' 또는 '1'의 상태 중 어느 쪽에 있더라도 두 강유전성 커패시터 CA, CB의 내부 전기장은 0이며, 정보 유지 시간(information holding time)은 DRAM 과 비슷한 구조를 갖는 일(1) 트랜지스터/ 일(1) 커패시터 형태의 일반적인 강유전성 메모리 셀에서와 같이 연장될 수 있다. 또한, 전압이 강유전성 커패시터에 직접적으로 인가되기 때문에, 강유전성 막의 유전율이 크더라도 프로그래밍 전압을 감소시킬 수 있다.
다음으로, 메모리 셀에 프로그램 된 정보를 판독하기 위하여, 상기 단자 A는 개방 상태로 되고, 반도체 기판은 접지되며, 양의 전압이 상기 단자 B에 인가된다. 이 경우에, 도 2a에 도시된 바와 같이, 프로그램 된 정보가 '1' 이면, 강유전성 커패시터 CB의 분극량은 상당히 변하고, 게이트 전극의 전하량 QG은 0으로 유지되지 않는다. 양의 전압의 인가시 강유전성 막의 분극량이 P이면, QG= (Pr+ P)S (S: 강유전성 커패시터의 면적, Pr: 강유전성 막의 잔류 분극량).
이 경우에, 양의 전압이 인가되기 전에는 P = -Pr이고, 충분한 양 고전압이 인가되면, P = Ps(Ps: 포화 분극량) 이다.
그 결과, -QG의 전하량이 반도체 표면 근처에서 생성되어지고, 소스-드레인 통로는 트랜지스터(Tr)의 임계 전압을 적절히 선택함으로써 반전 전자(inverted electrons)에 의해 전도성을 띄게 된다.
프로그램 된 정보가 '0'이면, 강유전성 막의 분극반전(polarization reversal)이 일어나지 않고, 비록 인가되는 양의 전압이 충분히 높더라도 게이트 전극에서 생성된 전하량(QG)는 (Ps-Pr)S로 정해진다. 일반적으로 Ps및 Pr사이의 차이가 작다면, 음 전하는 반도체 표면 상에 유도되지 않는다. 즉, 트랜지스터(Tr)의 소스-드레인 경로는 이 경우에는 전도성을 가지지 않는다.
그러므로, 판독 작업은 단자 B에 펄스 전압을 가하고, 가한 시간에 모스펫(MOSFET)의 드레인 전류를 측정함으로써 실현될 수 있다. 판독 작업에서 전압은 MOSFET의 게이트 절연막을 통하여 가해지기 때문에 판독 전압이 상승할 문제가 있다.
그러나, 프로그램 된 정보가 '1'인 경우에는 P = Ps의 관계가 성립될 때까지 판독 전압을 인가하는 것이 필요하지 않다. P = 0이 되도록 전압을 가하면 QG= PrS의 관계가 얻어지고, 판독 작업은 충분히 이루어질 수 있다.
판독 작업 후, 단자 A 및 B의 전위는 0 V로 되돌아간다. 프로그램 된 정보가 '0'이면, QG = 0이 되고 판독 작업 이전 상태로 복구된다. 프로그램된 정보가 '1'이면, 판독 전압이 0 V로 되돌아 올 때, 분극이 완전히 원래 상태로 되돌아 오지 않을 수 있다. 이 경우에, 분극을 완전히 원래 상태로 복귀시키기 위해 판독 정보를 기초로 하여 적절한 주파수에서 정보 '1'을 반복하여 다시 프로그램 할 수 있다.
그러므로, 본 실시예에 의하면, 단자 B를 접지시키고 단자 A에는 양의 전압 또는 음의 전압을 인가하고, 강유전성 커패시터 CA, CB의 강유전성 박막을 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써, 트랜지스터의 채널 영역에서 강유전성 막의 분극에 의한 전하의 유도 없이 잔류 분극 및 강유전성 박막의 분극 방향에 의해 정보를 기억시킬 수 있다. 그러므로, 두 강유전성 커패시터 CA, CB의 내부 전기장은 정보가 기억되는 '0' 또는 '1'의 상태에 상관 없이 0이 되기 때문에, 정보 유지 시간을 길게 할 수 있다. 또한, 전압이 상기 강유전성 박막에 직접적으로 인가되기 때문에, 정보 프로그래밍 전압은 낮출 수 있다.
제2 실시예
이하, 본 발명의 제2 실시예를 설명한다. 본 실시예는 기본 구조에서는 제1 실시예와 유사하나 커패시터 CA의 강유전성 박막의 두께가 커패시터 CB의 강유전성 박막의 두께보다 충분히 크다. 예를 들면, 커패시터 CB의 강유전성 박막의 두께가 약 0.1 μm로 설정하고 커패시터 CA의 강유전성 박막의 두께를 0.2 내지 0.3 μm로 설정하는 것이 바람직하다. 즉, 커패시터 CA의 강유전성 박막의 두께는 커패시터 CB의 강유전성 박막의 두께의 2 배 내지 3 배이다.
본 실시예에서 메모리에 대한 프로그래밍 방법은 제1 실시예의 방법과 대체로 같으나, MOSFET의 게이트 용량이 크고 반도체 측면에서 전위에 의한 영향을 무시할 수 없다면, 반도체의 전위는 전기적으로 유동 상태에서 정해지거나, 두 직렬 연결된 강유전성 커패시터들의 중간 위치에서의 전위와 같은 값으로 반도체의 전위를 설정하도록 바이어스 전압을 반도체로 인가한다.
또한, 판독 방법은 제1 실시예에서와 대체로 같고, 단자 A가 오픈 상태로 되고 반도체 기판은 접지되며 양 펄스 전압은 단자 B에 인가된다. 동작이 커패시터 CB의 금속 전극에 나타나는 전하량 Q 및 전극들 사이에 전압 VF에 의해 표시되는 Q - VF특성대로 나타난다면, 도 3a에 도시된 바와 같은 특성 다이어그램이 획득된다.
즉, 먼저 도 2a에서 도시된 상태 '1'에서는 초기에 +PrS 의 전하가 커패시터 CB의 하부 전극에 나타나기 때문에, 전압 V가 상부 단자에 가해지고 ±Q 의 전하가 커패시터 CB의 양 극에 나타나면, 전하량 ±( Q + PrS )가 도 1a에 도시된 등가 회로에서 커패시터 CI의 양 극에 나타난다. 그 결과, Q + PrS = CIVI= CI(V - VF)의 관계가 성립하고, 도 3a에서 직선 '1'이 얻어진다. 그러므로, 상기 펄스 전압이 인가되고 0V로 복귀되면, 위치 L에 원래 위치해 있던 동작점은 위치 P 및 L을 통하여 위치 M으로 이동한다. 도 3a에 도시된 바와 같이, 위치 M이 3/4의 위치에 놓이면, 전기장의 방향 및 분극 방향이 서로 일치하고 잔류 분극량은 현재 상태로 그대로 남아 있을 지라도 감소하지는 않을 것이다.
여기서, 프로그래밍 고전압이 인가되고 동작점은 포화 히스테레시스 곡선(saturation hysteresis curve)을 따라 이동하는 것으로 추측된다. 그러나 실제 판독 동작에서 동작점이 대체로 강제 전압(coercive voltage)에 도달하면 충분하다. 이 경우에, 판독 동작 후에 동작점은 위치 L 및 위치 M을 연결하는 직선 라인 상에 어느 위치에 놓이게 된다. 도 2b에서 도시된 상태 '0'에서, -PrS의 전하가 커패시터 CB의 하부 전극 상에 원래 나타나기 때문에, 도 3a에서 직선 라인 '0'이 획득된다. 그러므로, 상기 펄스 전압이 인가되고 0 V로 복귀되면, 위치 L'에 원래 위치해 있던 동작점은 위치 Q를 통해 위치 L'로 복귀한다.
다음으로, 판독 동작이 실현된 후 정보를 유지하기 위해 단자 A, B가 접지된 경우에 획득되는 특성을 설명한다. 커패시터 CB의 전압이 VF이고 커패시터 CA의 전압이 VF'이면, VF+ VF' = 0 의 관계가 획득되고 도 3b에 도시된 바와 같은 커패시터에 관한 히스테레시스 특성을 획득할 수 있다. 즉, 동작점이 위치 L 또는 위치 L' 상에 있다면, 내부 전기장은 어느 커패시터에도 형성되지 않고, 잔류 분극이 긴 시간 간격동안 유지될 수 있다.
동작점이 위치 M에 있으면, 커패시터들의 잔류 분극량 사이의 차이에 따라 전하가 MOSFET의 게이트 전극에 나타나고, 상기 전하량을 게이트 용량으로 나누어 얻어지는 전위는 커패시터 CA의 강유전성 막에 대해 감분극장(depolarization field)으로 작용하게 된다. 그러므로, 긴 시간 동안, 커패시터 CA의 잔류 분극량은 감소되고 커패시터들의 잔류 분극량이 서로 같아질 때 안정을 이루게 된다.
안정점은 전압이 커패시터 CB의 위치 M으로부터 반전할 때 마이너 루프(minor loop)가 세로 좌표를 통과하는 점이다. 위치 M이 위치 L의 근처에 있으면, 잔류 분극의 감소량 및 감분극장이 모두 작고, 그러므로 커패시터 CA의 잔류 분극에서 감소된 시간이 사용 가능한 장치에서 수 일 또는 그 이상이거나 적어도 미래에 수 주가 되기도 한다. 그리하여, 판독 동작이 짧은 시간 내 자주 실현된다고 해도, 프로그램된 정보는 손실되지 않는다. 즉, 비파괴 판독(nondestructive readout) 동작이 수 일 내지 수 주 동안 유효할 수 있다.
판독 기능 및 기억/유지 기능이 분리되는 기능 분리형 강유전성 게이트 트랜지스터의 구조를 명확하게 설명하기 위하여, 본 실시예에서와 같은 구조를 가지는 MOSFET에 커패시터 CA만을 나열한 것과 커패시터 CB만을 나열함으로써 얻어진 각각의 구조를 비교하기 위해 형성한다. 이 경우에 분극 특성은 도 1b에 도시된 바와 같이 표시될 수 있기 때문에, 도 3a 및 3c에서 사용된 파라미터들을 대체함으로써, 강한 감분극장이 도 3c에서 도시된 바 와 같이 각 커패시터의 막에서 생성되고, 잔류 분극은 전기장에 의해 0 V로 감소된다.
한편, 기능 분리형이 사용되고 커패시터들의 막 두께간에 차이가 있다면, 잔류 분극 및 감분극장의 감소량은 모두 작게 할 수 있다. 또한, 감분극장이 0인 안정 상태에서는, 잔류 분극이 0이 되지 않고 장기간 기억 특성이 우수하다.
제3 실시예
도 4a 내지 4c는 본 발명의 제3 실시예에 의한 강유전성 비휘발성 메모리의 구성을 도시한다. 도 4a는 메모리 셀 구조의 사시도이고, 도 4b는 게이트 전극 및 배선 전극의 겹쳐진 상태를 도시한 패턴 평면도이며, 도 4c는 등가 회로도이다. 본 실시예는 제1 실시예의 구조를 SOI(Silicon-On-Insulator) 기판을 사용하여 고밀도로 형성함으로써 얻을 수 있다.
단결정 실리콘 박막의 스트라이프(32)는 실리콘 기판 및 실리콘 다이옥사이드(SiO2)막으로 구성된 절연 기판(31) 상에 또는 실리콘 기판 상에 형성된다. 실리콘 다이옥사이드(SiO2)막과 같은 유전성 막(33)은 상기 구조 상에 증착 형성된다. 상기 실리콘 스트라이프(32)는 스트라이프 방향으로 나뉘어진 npn 구조로 형성된다. 하나의 셀이 본 도면에서 도시되어 있으나, 실질적으로, 복수개의 실리콘 스트라이프(32)가 배열된다.
폴리실리콘 또는 백금(Pt)과 같은 전도성 물질로 구성된 하나의 사각형 게이트 전극(35)은 각 셀에 대한 유전성 막(33) 상에 형성되어 상기 실리콘 스트라이프(32)의 중앙 영역인 p 영역(32b)을 덮도록 한다. 예를 들면, PZT의 강유전성 막(36)은 게이트 전극(35) 및 유전성 막(33) 상에 형성된다. 백금등과 같은 재료로 구성된 제1 스트라이프형 전극(37)은 강유전성 막(36) 상에 실리콘 스트라이프(32)에 수직한 방향으로 형성된다. 이 경우에, 제1 스트라이프형 전극(37)은 모든 실리콘 스트라이프들을 통과하고 각 스트라이프에서 게이트 전극(35) 위를 통과하도록 형성된다.
추후 설명될 제2 스트라이프형 전극(39)과의 단락을 방지하기 위한 절연막(38)이 제1 스트라이프형 전극(37)의 상부 표면 및 측부 표면에 형성된다. 제2 스트라이프형 전극(39)은 상기 강유전성 막(36) 및 제1 스트라이프형 전극(37) 상에 실리콘 스트라이프(32)에 평행한 방향으로 형성된다. 제1 스트라이프형 전극(37) 및 게이트 전극(35)의 겹쳐진 면적은 제2 스트라이프형 전극(39) 및 게이트 전극(35)의 겹치는 면적(제1 및 제2 스트라이프형 전극 37, 39가 서로 겹치는 면적은 제외)과 서로 같도록 설정한다.
상기 구조를 가진 메모리 셀에서, 도 4c의 등가 회로에서 도시된 바와 같이, 두 강유전성 커패시터 CA, CB의 일측 전극들은 n-채널 MOS 전계 효과 트랜지스터(Tr)의 게이트 전극(35)과 공통으로 사용된다. 또한, MOS 전계 효과 트랜지스터(Tr)의 드레인 영역(또는 소스 영역)은 실리콘 스트라이프(32)의 영역(32a)에 대응하고, MOS 전계 효과 트랜지스터(Tr)의 소스 영역(또는 드레인 영역)은 실리콘 스트라이프(32)의 영역(32c)에 대응한다. n 영역들 32a, 32c는 쌍을 이룬 비트 라인,로 역할을 한다. 강유전성 커패시터 CA의 타측 전극은 제2 스트라이프형 전극(39)에 대응하고, 강유전성 커패시터 CB의 타측 전극은 제1 스트라이프형 전극(37)에 대응한다. 제1 스트라이프형 전극(37)은 워드 라인 WL으로의 역할을 하고, 제2 스트라이프형 전극(39)은 플레이트 라인 PL으로서의 역할을 한다.
워드 라인 WL(제1 스트라이프형 전극(37)), 쌍을 이룬 비트 라인,(실리콘 스트라이프(32)의 영역 32a, 32c) 및 플레이트 라인 PL(제2 스프라이프형 전극(39))이 예를 들면, 로 디코더(row decoder), 칼럼 디코더(column decoder) 및 플레이트 디코더(plate decoder)(도시 안됨)로부터 디코더 신호로 제공된다. 정보 프로그래밍, 기억/유지 및 판독 동작은 디코더가 선택하는 메모리 셀에 대해 앞서 기술한 바와 같이 실현될 수 있다.
상기 구조에서, 제1 실시예에서와 같은 효과를 획득하는 것이 물론 가능하며, 많은 수의 셀들이 고 접적도로 형성되기 때문에 큰 용량의 메모리를 형성하는 것이 가능하다.
제4 실시예
도 5a 내지 5c는 본 발명의 제4 실시예에 의한 강유전성 비휘발성 메모리의 구조를 도시하고 있다. 도 5a는 메모리 셀 구조를 보여주는 사시도이며, 도 5b는 게이트 전극 및 배선 전극이 서로 겹쳐져 있는 상태를 나타내는 패턴 평면도이고, 도 5c는 등가 회로도이다. 본 실시예는 제2 실시예의 구조를 SOI(Silicon-On-Insulator)를 사용하여 고직접도로 형성함으로써 획득될 수 있다.
단결정 실리콘 박막의 복수개의 스트라이프(42)는 실리콘 다이옥사이드(SiO2) 또는 다른 종류의 재료의 절연성 기판(41) 상에 평행하게 형성되고, 유전성 막(43)은 상기 구조 상에 증착 형성된다. 스트라이프(42)는 스트라이프 방향으로 나뉘어지는 npn 구조를 가진다.
도전성 물질로 구성된 하나의 사각형 게이트 전극(45)은 각 셀에 대한 유전성 막(43) 상에 형성되어 상기 실리콘 스트라이프(42)의 중앙 영역인 p 영역(42b)을 덮도록 한다. 제1 강유전성 막(46a)는 게이트 전극(45) 및 유전성 막(43) 상에 형성된다. 제1 스트라이프형 전극들(47)은 제1 강유전성 막(46a) 상에 실리콘 스트라이프(42)에 수직한 방향으로 형성된다. 또한, 제2 강유전성 막(46b)은 제1 강유전성 막(46a) 상에 형성되고, 제1 스트라이프형 전극들(47) 및 제2 스트라이프형 전극들(49)은 제2 강유전성 막(46b) 상에 실리콘 스트라이프(42)에 평행하게 형성된다.
이 경우에, 제1 스트라이프형 전극(47)과 게이트 전극(45)의 겹치는 면적은 제2 스트라이프형 전극(49)과 게이트 전극(45)의 겹치는 면적(제1 및 제2 스트라이프형 전극(47, 49)이 서로 겹치는 면적은 제외)과 서로 같도록 설정한다.
그러나, 제2 스트라이프형 전극(49)에 의한 커패시터의 강유전성 막의 두께는 제1 스트라이프형 전극(47)에 의한 커패시터의 강유전성 막의 두께보다 더 크게 형성된다.
상기 구조를 가진 메모리 셀에서, 도 5c의 등가 회로에서 도시된 바와 같이, 두 강유전성 커패시터 CA, CB의 일측 전극들은 n-채널 MOS 전계 효과 트랜지스터(Tr)의 게이트 전극(45)과 공통으로 사용된다. 또한, MOS 전계 효과 트랜지스터(Tr)의 드레인 영역(또는 소스 영역)은 실리콘 스트라이프(42)의 영역(42a)에 대응하고, MOS 전계 효과 트랜지스터(Tr)의 소스 영역(또는 드레인 영역)은 실리콘 스트라이프(42)의 영역(42c)에 대응한다. n 영역들 42a, 42c는 쌍을 이룬 비트 라인,로 역할을 한다. 강유전성 커패시터 CA의 타측 전극은 제2 스트라이프형 전극(49)에 대응하고, 강유전성 커패시터 CB의 타측 전극은 제1 스트라이프형 전극(47)에 대응한다. 제1 스트라이프형 전극들(47)은 워드 라인 WL으로 역할을 하고, 제2 스트라이프형 전극들(49)은 플레이트 라인 PL으로 역할을 한다.
워드 라인 WL(제1 스트라이프형 전극(47)), 쌍을 이룬 비트 라인,(실리콘 스트라이프(42)의 영역 42a, 42c) 및 플레이트 라인 PL(제2 스프라이프형 전극(49))이 예를 들면, 로 디코더(row decoder), 칼럼 디코더(column decoder) 및 플레이트 디코더(plate decoder)(도시 안됨)로부터 디코더 신호로 제공된다. 정보 프로그래밍, 기억/유지 및 판독 동작은 디코더가 선택하는 메모리 셀에 대해 앞서 기술한 바와 같이 실현될 수 있다.
상기 구조에서, 제1 실시예에서와 같은 효과를 획득하는 것이 물론 가능하며, 많은 수의 셀들이 고 접적도로 형성되기 때문에 큰 용량의 메모리를 형성하는 것이 가능하다.
다음, 회로 모의 장치 스파이스(SPICE)를 사용하여 상기 구조를 가진 트랜지스터의 특성을 분석한 결과가 다음과 같다. 도 6a는 동작 분석을 위해 사용되는 회로를 보여주고, 도 6b는 판독 펄스의 인가 시 드레인 전류의 변화를 보여준다.
도 6a에서 도시된 회로에서, 데이터 '0' 또는 '1'은 스위치 SW0는 오프(OFF) 상태, 스위치 SW1은 온(ON) 상태, 스위치 SW2는 오프(OFF) 상태로 설정하고 단자 n2에 양의 전압 또는 음의 전압을 가함으로써 기억되며, 기억된 상태는 스위치 SW0는 오프(OFF) 상태, 스위치 SW1은 온(ON) 상태, 스위치 SW2는 온(ON)로 상태로 설정함으로써 유지된다. 다음, 데이터는 스위치 SW0는 온(ON) 상태, 스위치 SW1은 오프(OFF) 상태, 스위치 SW2는 오프(OFF) 상태로 설정하고 단자 n0에 전압을 가함으로써 판독된다. 도 6b로부터 '0' 또는 '1'의 판독은 드레인 전류를 측정함으로써 쉽게 실현될 수 있다.
제5 실시예
도 7a, 도 7b, 도 8a, 도 8b 및 도 9는 본 발명의 제5 실시예에 의한 강유전성 비휘발성 메모리의 판독 방법을 도시하기 위한 도면이다.
이상 설명된 제1 실시예에서, 셀의 기억 정보를 판독할 때, 단자 A는 전기적으로 유동 상태로 유지하고 양의 전압을 단자 B에 가한다. 도 7a는 프로그래밍 정보가 '1'일 때, 판독 전압이 가해진 상태를 도시하고 있고, 도 7b는 프로그래밍 정보가 '0'일 때, 판독 전압이 가해진 상태를 도시하고 있다.
이 경우에, 도 8a에 도시된 대로 단순 펄스가 판독 전압으로 사용된다. 이 때, 프로그래밍 데이터가 '0'일 때 판독 동작 후 잔류 분극은 도 9에서 도시된 바와 같이 변하지 않은 상태로 유지된다. 그러나, 프로그램된 정보가 '1'이면, 데이터가 초기에 위치 L에 위치하더라도 판독 동작 후에는 위치 M에 위치할 것이다. 결과적으로, 잔류 분극은 상당히 감소된다. 이 경우에, 재프로그래밍 동작은 데이터 '1'이 판독된 후 적절한 빈도로 반복될 것이다.
이러한 이유로, 도 8b에서 도시된 바와 같이, 본 실시예에서는 양의 전압 펄스 및 음의 전압 펄스를 낮은 진폭으로 연속하여 후속적으로 인가함으로써, 데이터를 판독하기 위한 방법이 또 하나의 판독 방법으로 실현될 수 있다. 음의 전압 펄스의 레벨은 통상적으로 양의 전압 펄스 레벨의 1/2 또는 1/3으로 한다. 그 결과, 프로그래밍 데이터가 '1'일 때라도, 판독 동작이 끝난 후 유지점은 도 9에서 도시된 대로 위치 L로 복귀되고, 잔류 분극의 감소량은 억제될 수 있다. 또한, 잔류 분극은 프로그래밍 데이터가 '0'이면, 음의 전압 펄스를 가함으로써 감소될 수 있다. 그러나, 음의 전압 펄스의 절대치가 작기 때문에, 잔류 분극의 감소량은 프로그래밍 데이터가 '0'인 경우에 무시할 수 있을 만큼 작게 억제될 수 있다.
그리하여, 본 실시예에 의하면, 잔류 분극의 감소량은 프로그래밍 데이터가 '1'인 경우에 단자 B에 양의 전압 펄스를 가하고, 데이터 판독시 계속하여 양의 전압 펄스의 절대치보다 작은 값으로 음의 전압 펄스를 가함으로써 억제될 수 있다. 그러므로, 재프로그래밍 동작은 프로그래밍 데이터 '1'을 판독하기 위해서는 거의 필요치 않으며, 판독 동작은 단순화 될 수 있다.
본 발명은 상기 실시예에 국한되지 않으며, 상기 본 실시예에서 PZT는 강유전성 커패시터의 강유전성 물질로 사용된다. 그러나, 강유전성 물질을 상기 PZT로한정하지 않으며, 다른 종류의 강유전성 물질이 사용될 수 있다. MOS 트랜지스터의 게이트 전극에 연결된 두 강유전성 커패시터에서는, 강유전성 막들의 두께를 서로 같게 할 수도 있고 또는 다르게 할 수도 있다. 그러나, 같은 구성물질을 사용하는 것이 필요하며, 그들의 면적은 서로 같도록 한다.
또한, 전계 효과 트랜지스터는 상기 MOS형에 한정되지 않으며, 게이트 옥사이드막 대신에 게이트 절연막을 사용한 금속 절연물 반도체(MIS: metal insulated semiconductor)형 중 어느 하나인 강유전성 비휘발성 메모리도 사용될 수 있다. 또한, 실리콘 스트라이프(32,42)도 npn 구조에 한정되지 않으며, 도 10 및 11에서 도시된 바와 같이 pnp구조의 실리콘 스트라이프(32',42')도 p-채널 트랜지스터로 구성되었다고 해도 사용될 수 있다. 또한, 본 발명은 그 기술적인 사상의 범위를 벗어나지 않는 한도 내에서 다양한 변형이 가능하다.
이상 기술된 바와 같이, 본 발명에 의하면, 실질적으로 같은 잔류 분극량을 가지는 두 강유전성 커패시터들이 MOS 또는 MIS 전계 효과 트랜지스터의 게이트 전극에 연결되어 메모리 셀 구조를 형성하고, 커패시터들의 강유전성 박막은 정보를 기억하는 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극된다. 그러므로, 전압이 직접적으로 강유전성 박막에 인가되기 때문에, 정보 프로그래밍 전압은 감소될 수 있고, 강유전성 박막의 극성에 의한 전하는 트랜지스터의 채널 영역의 반도체 표면에 유도되지 않는다. 정보가 기억된 후 두 강유전성 커패시터의 내부 전기장은 0으로 안정 상태로 되기 때문에, 정보 유지 시간을 연장할 수 있다.
또한, 정보 판독 후, 양의 전압 펄스가 커패시터의 게이트 전극의 반대 편에 있는 단자들 중의 하나에 인가되고 타측 단자는 전기적 유동 상태로 유지시키면서 양의 전압 펄스보다 작은 절대치를 갖는 음의 전압 펄스가 프로그래밍 데이터 '1'에 대한 판독 동작 후 잔류 분극의 감소량이 억제되도록 인가된다. 그리하여, 판독 동작을 단순화시키는 것이 가능하다.
이상, 본 발명이 구체적인 실시예에 의한 강유전성 비휘발성 메모리에 대해 기술되었지만, 본 발명이 여기에만 국한되는 것은 아니며, 다양한 변형 및 수정이 본 발명의 사상의 범위 내에서 당업자에게 가능하며, 이러한 변형이 이하 첨부된 특허청구범위에 속함은 당연하다.
본 발명에 의하면, 인가 전압은 강유전성 박막에 직접적으로 가해지기 때문에 정보 프로그래밍 전압을 낮출 수 있으며, 두 강유전성 커패시터의 내부 전기장은 0이므로 '0' 또는 '1'의 정보에 상관없이 정보 유지 시간을 연장할 수 있다.
Claims (15)
- 강유전성 막의 분극을 이용하여 정보를 기억하는 메모리 셀들을 포함하는 강유전성 비휘발성 메모리에 있어서,상기 메모리 셀이 각각전계 효과 트랜지스터;전극 중 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터; 및전극 중 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하고,상기 제1 및 제2 강유전성 커패시터의 강유전성 박막을 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 정보를 기억시키는강유전성 비휘발성 메모리.
- 제1항에 있어서,상기 전계 효과 트랜지스터가 금속 산화물 반도체(MOS: metal oxide semiconductor)형 또는 금속 절연물 반도체(MIS: metal insulated semiconductor)형 중 어느 하나인 강유전성 비휘발성 메모리.
- 제1항에 있어서,상기 제1 및 제2 강유전성 커패시터는 같은 구성물질로 형성되며, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막의 면적 및 두께는 서로 같도록 형성되는 강유전성 비휘발성 메모리.
- 제1항에 있어서,상기 제1 및 제2 강유전성 커패시터는 같은 구성물질로 형성되며, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막의 면적 및 두께는 서로 다르도록 형성되는 강유전성 비휘발성 메모리.
- 절연 기판 상에 각각의 스트라이프가 스트라이프 방향으로 분리된 스트라이프형(stripe form)으로 평행하게 형성되며, 제1 도전형의 제1 반도체 영역, 제2 도전형의 제2 반도체 영역 및 제3 도전형의 제3 반도체 영역의 접합구조를 갖는 복수개의 단결정 실리콘 박막;상기 단결정 실리콘 박막을 덮도록 형성되는 유전성 박막;상기 유전성 박막 상에 형성되고, 적어도 상기 단결정 실리콘 박막의 스트라이프를 따라 상기 접합구조의 중심에 위치한 상기 제2 반도체 영역을 덮는 복수개의 게이트 전극;상기 유전성 박막 및 상기 게이트 전극 상에 형성되는 강유전성 박막;상부 표면 및 측면이 절연성 박막으로 덮혀져 있으며, 상기 단결정 실리콘 박막의 스트라이프에 직교하는 방향으로 상기 게이트 전극 위를 통과하도록 상기 강유전성 박막 상에 배열되는 복수개의 제1 스트라이프형 전극; 및상기 단결정 실리콘 박막의 스트라이프에 평행한 방향으로 상기 게이트 전극위를 통과하도록 상기 강유전성 박막 및 제1 스트라이프형 전극 상에 배열된 복수개의 제2 스트라이프형 전극을 포함하고,상기 제1 스트라이프형 전극과 게이트 전극이 겹치는 면적은 제2 스트라이프형 전극과 게이트 전극이 그들 사이에 제1 스프라이프 형 전극을 개재하지 않은 경우에 서로 겹치는 면적과 대체로 같은강유전성 비휘발성 메모리.
- 제5항에 있어서,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이며, 상기 단결정 실리콘 박막은 npn 구조를 가지는 강유전성 비휘발성 메모리.
- 제5항에 있어서,상기 제1 도전형은 p 형이고, 상기 제2 도전형은 n 형이며, 상기 단결정 실리콘 박막은 pnp 구조를 가지는 강유전성 비휘발성 메모리.
- 절연 기판 상에 각각의 스트라이프가 스트라이프 방향으로 분리된 스트라이프형(stripe form)으로 평행하게 형성되며, 제1 도전형의 제1 반도체 영역, 제2 도전형의 제2 반도체 영역 및 제3 도전형의 제3 반도체 영역의 접합구조를 갖는 복수개의 단결정 실리콘 박막;상기 단결정 실리콘 박막을 덮도록 형성되는 유전성 박막;상기 유전성 박막 상에 형성되고, 적어도 상기 단결정 실리콘 박막의 스트라이프를 따라 상기 접합구조의 중심에 위치한 상기 제2 반도체 영역을 덮는 복수개의 게이트 전극;상기 유전성 박막 및 상기 게이트 전극 상에 형성되는 제1 강유전성 박막;상기 단결정 실리콘 박막의 스트라이프에 직교하는 방향으로 상기 게이트 전극 위를 통과하도록 상기 제1 강유전성 박막 상에 배열되는 복수개의 제1 스트라이프형 전극;상기 제1 스트라이프형 전극 및 상기 게이트 전극 상에 형성되는 제2 강유전성 박막; 및상기 단결정 실리콘 박막의 스트라이프에 평행한 방향으로 상기 게이트 전극위를 통과하도록 상기 제2 강유전성 박막 상에 배열된 복수개의 제2 스트라이프형 전극을 포함하고,상기 제1 스트라이프형 전극과 게이트 전극이 겹치는 면적은 제2 스트라이프형 전극과 게이트 전극이 그들 사이에 제1 스프라이프 형 전극을 개재하지 않은 경우에 서로 겹치는 면적과 대체로 같은강유전성 비휘발성 메모리.
- 제8항에 있어서,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이며, 상기 단결정 실리콘 박막은 npn 구조를 가지는 강유전성 비휘발성 메모리.
- 제8항에 있어서,상기 제1 도전형은 p 형이고, 상기 제2 도전형은 n 형이며, 상기 단결정 실리콘 막은 pnp 구조를 가지는 강유전성 비휘발성 메모리.
- 전계 효과 트랜지스터, 전극 중 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극 중 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하는 복수의 메모리 셀들을 포함하는 강유전성 비휘발성 메모리의 기억/유지 방법에 있어서,a) 상기 제2 강유전성 커패시터의 나머지 전극을 접지하고 상기 제1 강유전성 커패시터의 나머지 전극에 전압을 인가함으로써 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 상기 제1 및 상기 제2 강유전성 커패시터의 강유전성 박막을 분극시키는 단계; 및b) 상기 제1 강유전성 커패시터의 나머지 전극을 0 V로 설정하는 단계를 포함하는 강유전성 비휘발성 메모리의 기억/유지 방법.
- 전계 효과 트랜지스터, 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극들 중의 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하고, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막을 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 정보를 기억시키는 복수의 메모리 셀들을 포함하는 강유전성 비휘발성 메모리의 판독 방법에 있어서,a) 상기 제2 강유전성 커패시터의 나머지 전극을 전기적 유동 상태로 설정하는 단계;b) 상기 제1 강유전성 커패시터의 나머지 전극에 양의 전압 펄스(positive voltage pulse)를 인가하는 단계; 및c) 기억된 정보를 결정하기 위하여 상기 전계 효과 트랜지스터 내의 드레인 전류를 검출하는 단계를 포함하는 강유전성 비휘발성 메모리의 판독 방법.
- 제12항에 있어서,상기 기억된 정보를 결정하는 단계 이후에 상기 제1 및 제2 강유전성 커패시터의 나머지 전극을 0 V로 설정하는 단계를 추가로 포함하는 강유전성 비휘발성 메모리의 판독 방법.
- 전계 효과 트랜지스터, 전극 중 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되는 제1 강유전성 커패시터 및 전극 중 하나가 상기 전계 효과 트랜지스터의 게이트 전극에 연결되며, 잔류 분극량이 상기 제1 강유전성 커패시터의 잔류 분극량과 대체로 같은 제2 강유전성 커패시터를 포함하며, 상기 제1 및 제2 강유전성 커패시터의 강유전성 박막을 상기 전계 효과 트랜지스터의 게이트 전극에 대해 서로 반대 방향으로 분극시킴으로써 정보를 기억시키는 복수의 메모리 셀들을 포함하는 강유전성 비휘발성 메모리의 판독 방법에 있어서,a) 상기 제2 강유전성 커패시터의 나머지 전극을 전기적 유동 상태로 설정하는 단계;b) 상기 제1 강유전성 커패시터의 나머지 전극에 양의 전압 펄스(positive voltage pulse)를 인가하는 단계; 및c) 절대값이 상기 양의 전압 펄스 보다 작은 음의 전압 펄스(negative voltage pulse)를 상기 제1 강유전성 커패시터의 나머지 전극에 후속적으로 인가하는 단계를 포함하는 강유전성 비휘발성 메모리의 판독 방법.
- 제14항에 있어서,상기 음의 전압 펄스의 레벨이 상기 양의 전압 펄스 레벨의 1/2 내지 1/3인 강유전성 비휘발성 메모리의 판독 방법.
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