WO2018163696A1 - 半導体装置 - Google Patents

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voltage
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substrate
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大介 松浦
貴則 成田
加藤　昌浩
大輔 小林
和之 廣瀬
治 川崎
友哉 梯
大智 伊藤
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三菱重工業株式会社
国立研究開発法人宇宙航空研究開発機構
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the present invention relates to an operation adjustment method of a semiconductor device and a semiconductor device, and more particularly to control of a substrate bias voltage of a semiconductor device employing an SOI (silicon on insulator) technology.
  • SOI silicon on insulator
  • SOI silicon ion insulator
  • SOI device a semiconductor device employing SOI technology
  • an insulating layer embedded insulating layer
  • the threshold voltage of a MOS transistor can be controlled with a relatively low substrate bias voltage, and a method of reducing power consumption by controlling the substrate bias voltage is even more effective.
  • the substrate bias voltage can affect the radiation resistance. According to the inventor's investigation, if the substrate bias voltage is set improperly, radiation resistance is adversely affected. Therefore, there is a technical need to realize both reduction of power consumption and maintenance of radiation resistance in SOI devices.
  • Japanese Patent Application Laid-Open No. 2011-9567 discloses a technique for reducing soft errors.
  • a p-type conduction portion connected to the P well is provided, thereby suppressing an increase in the potential of the P well when neutron is incident. The technology to do is disclosed.
  • one of the objects of the present invention is to provide a technique for realizing both reduction of power consumption and maintenance of radiation resistance in an SOI device.
  • a semiconductor substrate a deep N well formed in the semiconductor substrate, an N well and a P well formed in the deep N well, a semiconductor layer formed on a surface portion of the semiconductor substrate, A buried insulating layer formed between the semiconductor layer and the deep N well and electrically separating the semiconductor layer and the deep N well; a pn junction is formed between the N well and the P well;
  • a method for adjusting the operation of a semiconductor device in which a PMOS transistor is formed at a position facing the N well and an NMOS transistor is formed at a position facing the P well of the semiconductor layer.
  • the operation adjustment method is (A) obtaining a drain current-substrate bias voltage characteristic of the NMOS transistor when the source-gate voltage is 0 V; (B) obtaining from the drain current-substrate bias voltage characteristics a minimum substrate bias voltage that is a minimum substrate bias voltage at which the NMOS transistor is turned on; (C) determining an upper limit value of the substrate bias voltage of the PMOS transistor as a voltage obtained by subtracting the built-in potential of the pn junction from the minimum substrate bias voltage; (D) determining a substrate bias voltage of the PMOS transistor to be a positive voltage and lower than an upper limit value.
  • the substrate bias voltage of the PMOS transistor is higher than the voltage obtained by subtracting 1.2 V from the lowest substrate bias voltage, and the voltage obtained by subtracting 0.7 V from the lowest substrate bias voltage. It is preferable to be determined to be lower. More preferably, the substrate bias voltage of the PMOS transistor is determined to be higher than a voltage obtained by subtracting 1.0 V from the minimum substrate bias voltage.
  • a semiconductor substrate a deep P well formed in the semiconductor substrate, an N well and a P well formed in the deep P well, a semiconductor layer formed on a surface portion of the semiconductor substrate, A buried insulating layer formed between the semiconductor layer and the deep P well and electrically separating the semiconductor layer and the deep P well; a pn junction is formed between the N well and the P well;
  • a method for adjusting the operation of a semiconductor device in which a PMOS transistor is formed at a position facing the N well and an NMOS transistor is formed at a position facing the P well of the semiconductor layer.
  • the operation adjustment method is (A) obtaining a drain current-substrate bias voltage characteristic of the PMOS transistor when the source-gate voltage is 0 V; (B) obtaining from the drain current-substrate bias voltage characteristics a maximum substrate bias voltage that is a maximum substrate bias voltage at which the PMOS transistor is turned on; (C) determining a lower limit value of the substrate bias voltage of the NMOS transistor as a voltage obtained by adding a built-in potential of a pn junction to the highest substrate bias voltage; (D) determining a substrate bias voltage of the PMOS transistor to be a negative voltage and a voltage higher than a lower limit value.
  • the substrate bias voltage of the NMOS transistor is higher than the voltage obtained by adding 0.7 V to the highest substrate bias voltage, and the voltage obtained by adding 1.2 V to the highest substrate bias voltage It is preferably determined to be lower, and more preferably determined to be lower than a voltage obtained by adding 1.0 V to the maximum substrate bias voltage.
  • a semiconductor device in still another aspect of the present invention, includes a semiconductor substrate, a deep N well formed in the semiconductor substrate, an N well formed in the deep N well, a P well formed in the deep N well, A semiconductor layer formed on the surface portion of the semiconductor substrate and a buried insulating layer formed between the semiconductor layer and the deep N well and electrically separating the semiconductor layer from the deep N well are provided. A pn junction is formed between the N well and the P well. A PMOS transistor is formed at a position facing the N well of the semiconductor layer, and an NMOS transistor is formed at a position facing the P well of the semiconductor layer. When the semiconductor device is set to the first mode, the substrate bias voltage of the PMOS transistor is set to the first voltage.
  • the substrate bias voltage of the PMOS transistor is set to a second voltage higher than the first voltage.
  • This second voltage is a positive voltage, and when the source-gate voltage is 0 V, the built-in potential of the pn junction is subtracted from the lowest substrate bias voltage that is the lowest substrate bias voltage at which the NMOS transistor is turned on. Lower than voltage.
  • the second voltage is preferably higher than a voltage obtained by subtracting 1.2 V from the lowest substrate bias voltage and lower than a voltage obtained by subtracting 0.7 V from the lowest substrate bias voltage. More preferably, the second voltage is higher than a voltage obtained by subtracting 1.0 V from the minimum substrate bias voltage.
  • a semiconductor device in still another aspect of the present invention, includes a semiconductor substrate, a deep P well formed in the semiconductor substrate, an N well formed in the deep P well, a P well formed in the deep P well, A semiconductor layer formed on a surface portion of the semiconductor substrate; and a buried insulating layer formed between the semiconductor layer and the deep P well and electrically separating the semiconductor layer from the deep P well.
  • a pn junction is formed between the N well and the P well.
  • a PMOS transistor is formed at a position facing the N well of the semiconductor layer, and an NMOS transistor is formed at a position facing the P well of the semiconductor layer.
  • the substrate bias voltage of the NMOS transistor is set to a second voltage lower than the first voltage.
  • the voltage obtained by adding the built-in potential of the pn junction to the highest substrate bias voltage that is the highest substrate bias voltage at which the PMOS transistor is turned on when the second voltage is a negative voltage and the source-gate voltage is 0 V Higher than.
  • the second voltage is preferably higher than a voltage obtained by adding 0.7 V to the highest substrate bias voltage and lower than a voltage obtained by adding 1.2 V to the highest substrate bias voltage. More preferably, the second voltage is lower than a voltage obtained by adding 1.0 V to the maximum substrate bias voltage.
  • FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view conceptually showing the layout of the semiconductor device in the present embodiment.
  • FIG. 3 shows the energy band structure of the N well and the P well when the substrate bias voltage V Bp (> 0) is supplied to the N well and the substrate bias voltage V Bn ( ⁇ 0) is supplied to the P well. It is an energy band figure.
  • FIG. 4 is an energy band diagram showing the energy band structure of the N well and the P well when radiation is incident on the P well.
  • FIG. 5 is a graph showing an example of drain current-substrate bias voltage characteristics of an NMOS transistor.
  • FIG. 6 is a graph showing an example of drain current-gate voltage characteristics of an NMOS transistor.
  • FIG. 7 is a cross-sectional view showing a configuration of a modification of the semiconductor device according to the present embodiment.
  • FIG. 8 is a block diagram showing an example of the configuration of an integrated circuit device to
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 10 according to an embodiment of the present invention.
  • the semiconductor device 10 of this embodiment is configured as an SOI device. More specifically, a deep N well 12 is formed in the semiconductor substrate 11, and an N well 13 and a P well 14 are formed in the deep N well 12.
  • a p-type substrate is used as the semiconductor substrate 11.
  • an n-type substrate can also be used as the semiconductor substrate 11.
  • the deep N well 12 and the N well 13 are n-type semiconductor regions doped with n-type impurities, and the P well 14 is a p-type semiconductor region doped with p-type impurities.
  • the N well 13 and the P well 14 are adjacent to each other, and a pn junction is formed at the boundary between the N well 13 and the P well 14.
  • a semiconductor layer 15 is provided on the surface portion of the semiconductor substrate 11, and a buried oxide film 16 is formed below the semiconductor layer 15.
  • the semiconductor substrate 11 is made of silicon
  • the semiconductor layer 15 is also made of silicon.
  • the buried oxide film 16 is made of silicon oxide.
  • the buried oxide film 16 is formed from the deep N well 12 (and the N well 13 and the P well 14 formed in the deep N well 12) formed below the buried oxide film 16 of the semiconductor substrate 11. Separate electrically.
  • a PMOS transistor 17 and an NMOS transistor 18 are formed in the semiconductor layer 15. Although only one PMOS transistor 17 and one NMOS transistor 18 are shown in FIG. 1, in practice, many PMOS transistors 17 and NMOS transistors 18 can be formed.
  • the PMOS transistor 17 is formed at a position facing the N well 13 with the buried oxide film 16 in between, and the NMOS transistor 18 is formed at a position facing the P well 14 with the buried oxide film 16 in between.
  • the PMOS transistor 17 includes p + regions 21 and 22, an n ⁇ body region 23, a gate insulating film 24, and a gate electrode 25.
  • the p + regions 21 and 22 are semiconductor regions used as the source and drain of the PMOS transistor 17 and are heavily doped with p-type impurities.
  • the n ⁇ body region 23 is a semiconductor region in which the channel of the PMOS transistor 17 is formed, and is doped with n-type impurities. Instead of n ⁇ body region 23, a semiconductor region that is not doped with impurities may be used as the body region.
  • the gate insulating film 24 is formed on the upper surface of the n ⁇ body region 23, and the gate electrode 25 is formed on the upper surface of the gate insulating film 24.
  • the NMOS transistor 18 includes n + regions 26 and 27, a p ⁇ body region 28, a gate insulating film 29, and a gate electrode 30.
  • the n + regions 26 and 27 are semiconductor regions used as the source and drain of the NMOS transistor 18 and are doped with n-type impurities at a high concentration.
  • the p ⁇ body region 28 is a semiconductor region in which the channel of the NMOS transistor 18 is formed, and is doped with a p-type impurity. Instead of the p ⁇ body region 28, a semiconductor region not doped with impurities may be used as the body region.
  • Gate insulating film 29 is formed on the upper surface of p ⁇ body region 28, and gate electrode 30 is formed on the upper surface of gate insulating film 29.
  • Adjacent MOS transistors (17, 18) are separated by an isolation insulating film 19.
  • the isolation insulating film 19 may be formed by, for example, STI (shallow trench isolation) technology.
  • the semiconductor device 10 further includes tap contacts 31 and 32 penetrating the buried oxide film 16 and the isolation insulating film 19.
  • the tap contact 31 is formed to reach the N well 13 and is used to supply the substrate bias voltage V Bp of the PMOS transistor 17 to the N well 13.
  • the tap contact 32 is formed so as to reach the P well 14 and is used to supply the substrate bias voltage V Bn of the NMOS transistor 18 to the P well 14.
  • FIG. 2 is a plan view showing an example of the layout of the semiconductor device 10 of the present embodiment.
  • the N well 13 and the P well 14 are formed to extend in a specific direction (Y axis direction in FIG. 2), and the PMOS transistor 17 and the NMOS transistor 18 are arranged in the Y axis direction.
  • the tap contacts 31 and 32 are provided at both ends of the N well 13 and the P well 14, respectively.
  • PMOS transistors 17 are arranged in two rows in the Y-axis direction above the N well 13, and NMOS transistors 18 are arranged in two rows in the Y-axis direction above the P well 14. Is arranged in. In such an arrangement, the PMOS transistor 17 provided near the center of the N well 13 is separated from the tap contact 31 and the NMOS transistor 18 provided near the center of the P well 14 is separated. The distance from the tap contact 32 is large.
  • the deep N well 12 is not shown in FIG. 2, it should be understood that the N well 13 and the P well 14 are formed in the same deep N well 12.
  • the threshold voltage V Tp of the PMOS transistor 17 is controlled by the substrate bias voltage V Bp
  • the threshold voltage V Tn of the NMOS transistor 18 is controlled by the substrate bias voltage V Bn .
  • the substrate bias voltage V Bp of the PMOS transistor 17 is set to 0 V or a negative voltage
  • the substrate bias voltage V Bn of the NMOS transistor 18 is set to 0 V or a positive voltage.
  • the absolute values of the threshold voltage V Tp of the PMOS transistor 17 and the threshold voltage V Tn of the NMOS transistor 18 can be reduced, and the semiconductor device 10 can be operated at high speed.
  • the substrate bias voltage V Bp of the PMOS transistor 17 is set to a positive voltage
  • the substrate of the NMOS transistor 18 is set.
  • the bias voltage V Bn is set to a negative voltage.
  • Control of the threshold voltages of the PMOS transistor 17 and the NMOS transistor 18 by the substrate bias voltages V Bp and V Bn is particularly effective when the buried oxide film 16 is thin.
  • the thickness of the buried oxide film 16 may be in the range of 10-25 nm.
  • the threshold values of the PMOS transistor 17 and the NMOS transistor 18 by the substrate bias voltages V Bp and V Bn are used. The effect of voltage control is great. It should be noted that from the recent trend of SOI device technology, it is assumed that the thickness of the buried oxide film 16 is further reduced (below 10 nm).
  • the substrate bias voltage V Bp (> 0) of the PMOS transistor 17 is increased and the substrate bias voltage V Bn ( It is effective to lower ⁇ 0).
  • the NMOS transistor 18 when radiation (for example, neutrons) enters the semiconductor device 10. It has been found that malfunctions may occur.
  • FIG. 3 shows the energy of the N well 13 and the P well 14 when the substrate bias voltage V Bp (> 0) is supplied to the N well 13 and the substrate bias voltage V Bn ( ⁇ 0) is supplied to the P well 14.
  • V Bp the substrate bias voltage
  • V Bn the substrate bias voltage
  • the potential of the P well 14 rises and may affect the NMOS transistor 18 formed above the P well 14. It should be noted that when electron-hole pairs are generated by the incidence of radiation, the behavior differs between electrons and holes. Electrons generated by radiation flow out to the deep N well 12 through the N well 13, and thus do not affect the potentials of the N well 13 and the P well 14. On the other hand, holes generated by the incidence of radiation can contribute to an increase in the potential of the P well 14. This is because the path through which the holes collected in the P well 14 can flow out is limited only to the tap contact 31 connected to the P well 14. When holes are collected in the P well 14, the potential of the P well 14 may increase. In particular, at a position away from the tap contact 32 of the P well 14, the potential of the P well 14 can be significantly increased.
  • the inventors have confirmed that a malfunction of the semiconductor device can occur by such a mechanism by verifying a soft error rate of a static random access memory (SRAM).
  • SRAM static random access memory
  • FIG. 2 the inventors have described an SRAM in which a PMOS transistor and an NMOS transistor that constitute an SRAM memory cell are formed in an N well and a P well formed by extending in a specific direction.
  • the relationship between the substrate bias voltages V Bp and V Bn of the PMOS transistor and the NMOS transistor and the error occurrence rate was examined. When the substrate bias voltages V Bp and V Bn were 0 V, SBU (single bit upset) and small island-like MBU (multi bit upset) were observed.
  • the maximum value of the potential of the P well 14 when the specific substrate bias voltage V Bp is given to the N well 13 is approximately the substrate bias voltage V Bp of the PMOS transistor 17 and the P well 14.
  • a forward bias is applied to the pn junction formed between the N well 13 and the P well 14.
  • the potential of the P well 14 is at most the sum of the potential of the N well 13 and the built-in potential ⁇ bi of the pn junction.
  • the built-in potential ⁇ bi is determined by the material forming the N well 13 and the P well 14, and when the N well 13 and the P well 14 are formed of silicon. 0.7V.
  • the inventor has found that the upper limit value of the substrate bias voltage V Bp of the PMOS transistor 17 capable of maintaining radiation resistance can be determined by utilizing this phenomenon. If the substrate bias voltage V Bp of the PMOS transistor 17 is determined so that the NMOS transistor 18 is not turned on even when the potential of the P well 14 reaches the maximum value V Bp + ⁇ bi, malfunction of the NMOS transistor 18 is suppressed and radiation resistance is maintained. it can.
  • the lowest substrate bias voltage V Bn (ON) at which the NMOS transistor 18 is turned on is determined from the drain current-substrate bias voltage characteristics of the NMOS transistor 18; V Bp + ⁇ bi ⁇ V Bn (ON) (1a) That is, V Bp ⁇ V Bn (ON) ⁇ bi (1b) If the substrate bias voltage V Bp of the PMOS transistor 17 is determined so as to satisfy the above, radiation resistance can be maintained.
  • Expression (1b) means that the upper limit value of the substrate bias voltage V Bp of the PMOS transistor 17 that can maintain radiation resistance is V Bn (ON) ⁇ bi. Therefore, in order to reduce the power consumption of the semiconductor device 10 and maintain the radiation resistance, it is effective to set the substrate bias voltage V Bp of the PMOS transistor 17 to a positive voltage lower than V Bn (ON) ⁇ bi. It is.
  • V Bp of the PMOS transistor 17 is in a range represented by the following formula (2): 0 ⁇ V Bn (ON) ⁇ bi ⁇ V CONST1 ⁇ V Bp ⁇ V Bn (ON) ⁇ bi (2)
  • V CONST1 is a predetermined positive voltage determined in consideration of power consumption, and the power consumption can be reduced as V CONST1 is reduced.
  • the built-in potential ⁇ bi is 0.7V.
  • the following (3) is obtained that defines the range (unit: V) of the substrate bias voltage V Bp of the PMOS transistor 17 that realizes both the reduction in radiation resistance and the maintenance of radiation resistance.
  • V Bn (ON) ⁇ 0.7 ⁇ V CONST1 ⁇ V Bp ⁇ V Bn (ON) ⁇ 0.7 (3)
  • V CONST1 0.5 (V) is set from the viewpoint of power consumption
  • equation (4a) is obtained from equation (3): V Bn (ON) -1.2 ⁇ V Bp ⁇ V Bn (ON) -0.7 (4a)
  • V CONST1 0.3 (V) is set from the viewpoint of power consumption
  • formula (4b) is obtained from the formula (3): V Bn (ON) ⁇ 1.0 ⁇ V Bp ⁇ V Bn (ON) ⁇ 0.7 (4b)
  • V CONST1 0.2 (V) is set from the viewpoint of power consumption
  • formula (4c) is obtained from the formula (3): V Bn (ON) ⁇ 0.9 ⁇ V Bp ⁇ V Bn (ON) ⁇ 0.7 (4c)
  • the PMOS transistor when a silicon substrate is used as the semiconductor substrate 11, the PMOS transistor so as to satisfy the formula (4a), more preferably the formula (4b), and even more preferably the formula (4c).
  • V Bp substrate bias voltage
  • the lowest substrate bias voltage V Bn (ON) at which the NMOS transistor 18 is turned on may not be known.
  • a PMOS transistor that can determine the substrate bias voltage V Bn (ON) by executing the procedure of the operation adjustment method described below, and further realize both reduction of power consumption and maintenance of radiation resistance. Seventeen substrate bias voltages V Bp can be determined.
  • Step S01 First, when the source-gate voltage Vgs is 0 V, the drain current-substrate bias voltage characteristic of the NMOS transistor 18 is acquired.
  • FIG. 5 shows an example of the obtained drain current-substrate bias voltage characteristics.
  • the drain current-substrate bias voltage characteristics can be obtained by an appropriate method. For example, the drain current-substrate bias voltage characteristic may be read from the drain current-gate voltage characteristic of the NMOS transistor 18.
  • FIG. 6 shows an example of drain current-gate voltage characteristics that can be used to obtain drain current-substrate bias voltage characteristics.
  • FIG. 6 shows the drain current-gate voltage characteristics of the NMOS transistor 18 obtained when the substrate bias voltage V Bn of the NMOS transistor 18 is changed in increments of 0.2V in the range of ⁇ 1.2V to 1.2V. Has been.
  • the read value is obtained by reading the drain current Id of each substrate bias voltage V Bn when the source-gate voltage Vgs is 0V. Based on the above, the drain current-substrate bias voltage characteristics of the NMOS transistor 18 can be obtained.
  • Step S02 The lowest substrate bias voltage V Bn (ON) at which the NMOS transistor 18 is turned on is determined from the drain current-substrate bias voltage characteristics obtained in step S01. Generally, when the drain current Id of the NMOS transistor 18 becomes 1 ⁇ 10 ⁇ 6 A / ⁇ m, it is determined that the NMOS transistor 18 is turned on. The substrate bias voltage V Bn at which the drain current Id of 18 becomes 1 ⁇ 10 ⁇ 6 A / ⁇ m is determined as the substrate bias voltage V Bn (ON) .
  • the substrate bias voltage V Bn (ON) may be determined by extrapolation. It should be noted that the substrate bias voltage V Bn (ON) is obtained when the source-gate voltage Vgs is 0 V (that is, when the NMOS transistor 18 should be turned off originally).
  • Step S03 From the lowest substrate bias voltage V Bn (ON) at which the NMOS transistor 18 is turned on determined in step S02, the upper limit value of the substrate bias voltage V Bp of the PMOS transistor 17 capable of maintaining radiation resistance is determined.
  • the upper limit value of the substrate bias voltage V Bp of the PMOS transistor 17 is V Bn (ON) ⁇ bi, and in particular, when the semiconductor substrate 11 is a silicon substrate, V Bn (ON) ⁇ 0. 7 (V).
  • Step S04 And the upper limit value of the substrate bias voltage V Bp of PMOS transistor 17 determined in step S03, the power consumption required specifications, the substrate bias voltage V Bp of the PMOS transistor 17 is determined.
  • the substrate bias voltage V Bp of the PMOS transistor 17 is set to a positive voltage lower than V Bn (ON) ⁇ bi, the power consumption of the semiconductor device 10 can be reduced and the radiation resistance can be maintained. Further, when a silicon substrate is used as the semiconductor substrate 11, the substrate bias voltage V Bp of the PMOS transistor 17 is set so as to satisfy any one of the expressions (4a) to (4c), whereby the semiconductor device 10 Power consumption can be further reduced.
  • FIG. 7 shows a structure in which an n-type substrate is used as the semiconductor substrate 41.
  • a p-type substrate may be used as the semiconductor substrate 41.
  • the malfunction of the PMOS transistor 17 becomes a problem when electrons generated by the incidence of radiation are collected in the N well 13.
  • the N well The potential of 13 can be lowered. This is because only the tap contact 31 exists as a path for electrons to flow out from the N well 13.
  • the PMOS transistor 17 is turned on even when the PMOS transistor 17 should be turned off essentially (for example, when the source-gate voltage of the PMOS transistor 17 is set to 0V). End up. This means that the semiconductor device 20 can malfunction.
  • the potential of the N well 13 Is at least a potential obtained by subtracting the built-in potential ⁇ bi from the potential of the P-well 14.
  • the substrate bias voltage V Bn of the NMOS transistor 18 determines the lower limit value of the substrate bias voltage V Bn of the NMOS transistor 18 that can maintain radiation resistance. If the substrate bias voltage V Bn of the NMOS transistor 18 is determined so that the PMOS transistor 17 does not turn on even when the potential of the N well 13 reaches the minimum value V Bn ⁇ bi, radiation resistance can be maintained. That is, the highest substrate bias voltage V Bp (ON) at which the PMOS transistor 17 is turned on is determined from the drain current-substrate bias voltage characteristics of the PMOS transistor 17 (note that the substrate bias voltage V Bp (ON) is a negative voltage ).
  • V Bp (ON) ⁇ V Bn ⁇ bi (a) That is, V Bn > V Bp (ON) + ⁇ bi (5b) If the substrate bias voltage V Bn of the NMOS transistor 18 is determined so as to satisfy the above, radiation resistance can be maintained.
  • Expression (5b) means that the lower limit value of the substrate bias voltage V Bn of the NMOS transistor 18 that can maintain radiation resistance is V Bp (ON) + ⁇ bi. Therefore, in order to reduce the power consumption of the semiconductor device 20 and maintain the radiation resistance, it is effective to set the substrate bias voltage V Bn of the NMOS transistor 18 to a negative voltage higher than V Bp (ON) + ⁇ bi. is there.
  • the substrate bias voltage V Bn of the NMOS transistor 18 be close to V Bp (ON) + ⁇ bi in a range higher than V Bp (ON) + ⁇ bi.
  • the range of the substrate bias voltage V Bn of the NMOS transistor 18 represented by the following formula (6): V Bp (ON) + ⁇ bi ⁇ V Bn ⁇ V Bp (ON) + ⁇ bi + V CONST2 ⁇ 0 ⁇ (6)
  • V CONST2 is a predetermined positive voltage determined in consideration of power consumption, and the power consumption can be reduced as V CONST2 is reduced.
  • the built-in potential ⁇ bi is 0.7V.
  • the following (7) is obtained that defines the range (unit: V) of the substrate bias voltage V Bn of the NMOS transistor 18 that realizes both the reduction in radiation resistance and the maintenance of radiation resistance.
  • V CONST2 0.5 (V) is set from the viewpoint of power consumption
  • equation (8a) is obtained from equation (7): V Bp (ON) +0.7 ⁇ V Bn ⁇ V Bp (ON) +1.2 (8a)
  • V CONST2 0.2 (V) is set from the viewpoint of power consumption
  • 8c the following formula (8c) is obtained from the formula (7): V Bp (ON) +0.7 ⁇ V Bn ⁇ V Bp (ON) +0.9 (8c)
  • the formula (8a), more preferably the formula (8b), and even more preferably the formula (8c) is satisfied.
  • V Bn of the NMOS transistor 18 it is possible to realize both reduction of power consumption and maintenance of radiation resistance.
  • the substrate of the NMOS transistor 18 for realizing both reduction of power consumption and maintenance of radiation resistance by the same method as the operation setting method of the semiconductor device 10 described above.
  • the bias voltage V Bn can be determined.
  • the substrate bias voltage V Bn of the NMOS transistor 18 is determined by the following procedure. First, the drain current-substrate bias voltage characteristic of the PMOS transistor 17 when the source-gate voltage Vgs is 0 V is acquired (step S01). From the acquired drain current-substrate bias voltage characteristics, the highest substrate bias voltage V Bp (ON) that turns on the PMOS transistor 17 when the source-gate voltage Vgs is 0 V is determined (step S02).
  • the lower limit value of the substrate bias voltage V Bn of the NMOS transistor 18 capable of maintaining radiation resistance is determined (step S03).
  • the lower limit value of the substrate bias voltage V Bp of the NMOS transistor 18 is V Bp (ON) + ⁇ bi, and in particular, when the semiconductor substrate 11 is a silicon substrate, V Bp (ON) +0.7 ( V).
  • the substrate bias voltage V Bn of the NMOS transistor 18 is determined (step S04).
  • FIG. 8 is a block diagram schematically showing the configuration of the integrated circuit device 50 having such a configuration.
  • the integrated circuit device 50 of FIG. 8 has at least two operation modes: a normal operation mode (first mode) and a power consumption reduction mode (second mode).
  • first mode a normal operation mode
  • second mode a power consumption reduction mode
  • the power consumption is reduced by controlling the substrate bias voltage V Bp of the PMOS transistor 17 and the substrate bias voltage V Bn of the NMOS transistor 18.
  • the integrated circuit device 50 includes a main circuit 51, a substrate bias voltage generation circuit 52, a register 53, a nonvolatile memory 54, an interface 55, and a control circuit 56.
  • the main circuit 51 includes a circuit group for realizing a function desired by the user.
  • an SRAM core may be used as the main circuit 51.
  • the semiconductor substrate on which the integrated circuit device 50 is integrated is a p-type substrate
  • the semiconductor device 10 shown in FIG. 1 is integrated in the main circuit 51.
  • the semiconductor substrate on which the integrated circuit device 50 is integrated is an n-type substrate
  • the substrate bias voltage generation circuit 52 supplies the substrate bias voltage V Bp of the PMOS transistor 17 and the substrate bias voltage V Bn of the NMOS transistor 18 to the main circuit 51.
  • Substrate bias voltage V Bp of the PMOS transistor 17 is supplied to the N well 13 of the main circuit 51, the substrate bias voltage V Bp of the NMOS transistor 18 is supplied to the P-well 14 of the main circuit 51.
  • the register 53 holds a register value that controls the operation of the integrated circuit device 50.
  • the register values held in the register 53 include the following register values.
  • d Register value designating substrate bias voltage V Bn of NMOS transistor 18 in the power consumption reduction mode
  • the register 53 is accessible from an external device through the interface 55, and the substrate bias voltage V Bp of the PMOS transistor 17 and the substrate bias voltage V Bn of the NMOS transistor 18 can be adjusted by rewriting the register value.
  • the nonvolatile memory 54 holds a register value to be set in the register 53 in a nonvolatile manner when the integrated circuit device 50 is activated. Immediately after the integrated circuit device 50 is activated, the register values (a) to (d) are set to the register values stored in the nonvolatile memory 54.
  • the nonvolatile memory 54 can be accessed from an external device through the interface 55, and a register value to be set in the register 53 can be set when the integrated circuit device 50 is started by writing a register value in the nonvolatile memory 54. .
  • the register values (a) to (d) to be set in the register 53 when the integrated circuit device 50 is started up in other words, the substrate bias voltages V Bp , V of the PMOS transistor 17 and the NMOS transistor 18 in the normal operation mode.
  • Bn and the substrate bias voltages V Bp and V Bn of the PMOS transistor 17 and the NMOS transistor 18 in the power consumption reduction mode can be set from an external device.
  • the interface 55 is used for data communication with an external device.
  • the interface 55 has a function of receiving a register value to be set in the register 53 from the outside and rewriting the register value of the register 53 to the register value received from the outside.
  • the interface 55 has a function of receiving a register value to be set in the nonvolatile memory 54 from the outside and rewriting the register value of the nonvolatile memory 54 to a register value received from the outside.
  • the control circuit 56 controls the operation of various circuit groups included in the integrated circuit device 50.
  • the control circuit 56 supplies control signals to the main circuit 51 and the substrate bias voltage generation circuit 52 to control operations of the main circuit 51 and the substrate bias voltage generation circuit 52.
  • the control signal supplied to the substrate bias voltage generation circuit 52 includes an operation mode setting signal indicating the operation mode of the integrated circuit device 50, and the substrate bias voltage generation circuit 52 responds to the operation mode setting signal with the PMOS transistor 17.
  • the substrate bias voltage V Bp and the substrate bias voltage V Bn of the NMOS transistor 18 are set.
  • the integrated circuit device 50 configured as described above operates as follows.
  • the register value stored in the nonvolatile memory 54 is written into the register 53. Thereby, the substrate bias voltage V Bp of the PMOS transistor 17 and the substrate bias voltage V Bn of the NMOS transistor 18 in the normal operation mode and the power consumption reduction mode are set.
  • the substrate bias voltage generation circuit 52 generates the substrate bias voltage V Bp of the PMOS transistor 17 and the substrate bias voltage V Bn of the NMOS transistor 18 according to the operation mode specified in the operation mode setting signal received from the control circuit 56.
  • the generated substrate bias voltages V Bp and V Bn are supplied to the N well 13 and the P well 14 of the main circuit 51.
  • the substrate bias voltage V Bp of the PMOS transistor 17 when set to the power consumption reduction mode is a positive voltage and higher than the substrate bias voltage V Bp when set to the normal operation mode.
  • the substrate bias voltage V Bn of the NMOS transistor 18 when set in the power consumption reduction mode is a negative voltage and is lower than the substrate bias voltage V Bn when set in the normal operation mode.
  • the substrate bias voltage V Bp of the PMOS transistor 17 in the power consumption reduction mode is set to a positive voltage lower than V Bn (ON) ⁇ bi. It is desirable that the substrate bias voltage V Bp of the PMOS transistor 17 in the power consumption reduction mode is set so as to satisfy Expression (4a), more preferably Expression (4b), and further preferably Expression (4c).
  • the integrated circuit device 50 adopts the configuration of the semiconductor device 20 shown in FIG. 7 (that is, adopts a configuration in which the deep P well 42 is formed in the semiconductor substrate 41 which is an n-type substrate).
  • the substrate bias voltage V Bn of the NMOS transistor 18 in the power consumption reduction mode is set to a negative voltage higher than V Bp (ON) + ⁇ bi. It is desirable that the substrate bias voltage V Bn of the NMOS transistor 18 in the power consumption reduction mode is set so as to satisfy Expression (8a), more preferably Expression (8b), and further preferably Expression (8c).

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Abstract

ＳＯＩデバイスの動作調整方法が、（ａ）ソース－ゲート間電圧が０Ｖである場合のＮＭＯＳトランジスタのドレイン電流－基板バイアス電圧特性を得るステップと、（ｂ）ドレイン電流－基板バイアス電圧特性から、ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、（ｃ）ＰＭＯＳトランジスタの基板バイアス電圧の上限値を、該最低基板バイアス電圧からｐｎ接合のビルトインポテンシャルを減じた電圧として決定するステップと、（ｄ）ＰＭＯＳトランジスタの基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップとを具備する。ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現する。

Description

半導体装置
　本発明は、半導体装置の動作調整方法、及び、半導体装置に関し、特に、ＳＯＩ（silicon on insulator）技術を採用する半導体装置の基板バイアス電圧の制御に関する。
　ＳＯＩ（silicon on insulator）技術は、半導体装置の動作速度を向上し、更に、消費電力を低減する技術として広く採用されている。ＳＯＩ技術が採用された半導体装置（以下、単に、「ＳＯＩデバイス」ということがある。）では、ＭＯＳトランジスタのチャネルの下に絶縁層（埋め込み絶縁層）が形成されており、これにより、ＭＯＳトランジスタの浮遊容量を低減することができる。このため、ＳＯＩ技術によれば、早い動作速度と少ない消費電力を実現することができる。
　更なる消費電力の低減のために、ＳＯＩデバイスにおいて基板バイアス電圧を制御する技術が検討されている。特に、埋め込み絶縁層が薄いＳＯＩデバイスにおいては、比較的低い基板バイアス電圧でＭＯＳトランジスタの閾値電圧が制御可能であり、基板バイアス電圧の制御によって消費電力を低減する手法が一層に有効である。
　その一方で、発明者は、ＳＯＩデバイスについて検討した結果、基板バイアス電圧が放射線耐性に影響を及ぼし得ることを見出した。発明者の検討によれば、基板バイアス電圧が不適切に設定されていると、放射線耐性に悪影響を及ぼす。したがって、ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現することには技術的なニーズが存在する。
　なお、本発明に関連する技術として、特開２０１１－９５６７号公報は、ソフトエラーを低減するための技術を開示している。この公報は、トリプルウェル構造を採用する半導体装置におけるソフトエラーを低減するために、Ｐウェルに接続するｐ型の導通部を設け、これにより、中性子が入射したときのＰウェルの電位上昇を抑制する技術を開示している。
特開２０１１－９５６７号公報
　したがって、本発明の目的の一つは、ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現するための技術を提供することにある。
　本発明の他の目的は、以下の開示から当業者には理解されるであろう。
　本発明の一の観点では、半導体基板と、半導体基板に形成されたディープＮウェルと、ディープＮウェルに形成されたＮウェル及びＰウェルと、半導体基板の表面部に形成された半導体層と、半導体層とディープＮウェルとの間に形成され、半導体層とディープＮウェルとを電気的に分離する埋め込み絶縁層とを含み、ＮウェルとＰウェルとの間にｐｎ接合が形成され、半導体層のＮウェルに対向する位置にＰＭＯＳトランジスタが形成され、半導体層のＰウェルに対向する位置にＮＭＯＳトランジスタが形成された半導体装置の動作調整方法が提供される。当該動作調整方法は、
（ａ）ソース－ゲート間電圧が０Ｖである場合のＮＭＯＳトランジスタのドレイン電流－基板バイアス電圧特性を得るステップと、
（ｂ）ドレイン電流－基板バイアス電圧特性から、ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、
（ｃ）ＰＭＯＳトランジスタの基板バイアス電圧の上限値を、最低基板バイアス電圧からｐｎ接合のビルトインポテンシャルを減じた電圧として決定するステップと、
（ｄ）ＰＭＯＳトランジスタの基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップとを具備する。
　半導体基板がシリコン基板である場合、（ｄ）ステップにおいて、ＰＭＯＳトランジスタの基板バイアス電圧が、最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、最低基板バイアス電圧から０．７Ｖを減じた電圧より低くなるように決定されることが好ましい。より好ましくは、ＰＭＯＳトランジスタの基板バイアス電圧は、最低基板バイアス電圧から１．０Ｖを減じた電圧より高いように決定される。
　本発明の他の観点では、半導体基板と、半導体基板に形成されたディープＰウェルと、ディープＰウェルに形成されたＮウェル及びＰウェルと、半導体基板の表面部に形成された半導体層と、半導体層とディープＰウェルとの間に形成され、半導体層とディープＰウェルとを電気的に分離する埋め込み絶縁層とを含み、ＮウェルとＰウェルとの間にｐｎ接合が形成され、半導体層のＮウェルに対向する位置にＰＭＯＳトランジスタが形成され、半導体層のＰウェルに対向する位置にＮＭＯＳトランジスタが形成された半導体装置の動作調整方法が提供される。当該動作調整方法は、
（ａ）ソース－ゲート間電圧が０Ｖである場合のＰＭＯＳトランジスタのドレイン電流－基板バイアス電圧特性を得るステップと、
（ｂ）ドレイン電流－基板バイアス電圧特性から、ＰＭＯＳトランジスタがオンになる最高の基板バイアス電圧である最高基板バイアス電圧を得るステップと、
（ｃ）ＮＭＯＳトランジスタの基板バイアス電圧の下限値を、最高基板バイアス電圧にｐｎ接合のビルトインポテンシャルを加えた電圧として決定するステップと、
（ｄ）ＰＭＯＳトランジスタの基板バイアス電圧を、負電圧であり、且つ、下限値よりも高い電圧に決定するステップとを具備する。
　半導体基板がシリコン基板である場合、（ｄ）ステップにおいて、ＮＭＯＳトランジスタの基板バイアス電圧が、最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、最高基板バイアス電圧に１．２Ｖを加えた電圧より低くなるように決定されることが好ましく、最高基板バイアス電圧に１．０Ｖを加えた電圧より低くなるように決定されることがより好ましい。
　本発明の更に他の観点では、半導体装置が、半導体基板と、半導体基板に形成されたディープＮウェルと、ディープＮウェルに形成されたＮウェルと、ディープＮウェルに形成されたＰウェルと、半導体基板の表面部に形成された半導体層と、半導体層とディープＮウェルとの間に形成され、半導体層をディープＮウェルから電気的に分離する埋め込み絶縁層とを備えている。ＮウェルとＰウェルとの間にはｐｎ接合が形成されている。また、半導体層のＮウェルに対向する位置にＰＭＯＳトランジスタが形成され、半導体層のＰウェルに対向する位置にＮＭＯＳトランジスタが形成されている。半導体装置が第１モードに設定されると、ＰＭＯＳトランジスタの基板バイアス電圧が第１電圧に設定される。半導体装置が第２モードに設定されると、ＰＭＯＳトランジスタの基板バイアス電圧が第１電圧より高い第２電圧に設定される。この第２電圧は、正電圧であり、且つ、ソース－ゲート間電圧が０Ｖである場合にＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧からｐｎ接合のビルトインポテンシャルを減じた電圧よりも低い。
　半導体基板がシリコン基板である場合、第２電圧が、最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、最低基板バイアス電圧から０．７Ｖを減じた電圧より低いことが好ましい。より好ましくは、第２電圧が、最低基板バイアス電圧から１．０Ｖを減じた電圧より高い。
　本発明の更に他の観点では、半導体装置が、半導体基板と、半導体基板に形成されたディープＰウェルと、ディープＰウェルに形成されたＮウェルと、ディープＰウェルに形成されたＰウェルと、半導体基板の表面部に形成された半導体層と、半導体層とディープＰウェルとの間に形成され、半導体層をディープＰウェルから電気的に分離する埋め込み絶縁層とを備える。ＮウェルとＰウェルとの間にはｐｎ接合が形成されている。半導体層のＮウェルに対向する位置にＰＭＯＳトランジスタが形成され、半導体層のＰウェルに対向する位置にＮＭＯＳトランジスタが形成されている。半導体装置が第１モードに設定されるとＮＭＯＳトランジスタの基板バイアス電圧が第１電圧に設定される。半導体装置が第２モードに設定されるとＮＭＯＳトランジスタの基板バイアス電圧が第１電圧より低い第２電圧に設定される。第２電圧が、負電圧であり、且つ、ソース－ゲート間電圧が０Ｖである場合にＰＭＯＳトランジスタがオンになる最高の基板バイアス電圧である最高基板バイアス電圧にｐｎ接合のビルトインポテンシャルを加えた電圧よりも高い。
　半導体基板がシリコン基板である場合、第２電圧は、最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、最高基板バイアス電圧に１．２Ｖを加えた電圧より低いことが好ましい。より好ましくは、第２電圧は、最高基板バイアス電圧に１．０Ｖを加えた電圧より低い。
　本発明によれば、ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現するための技術を提供することができる。
図１は、一実施形態における半導体装置の構成を示す断面図である。 図２は、本実施形態における半導体装置のレイアウトを概念的に示す平面図である。 図３は、基板バイアス電圧ＶＢｐ（＞０）がＮウェルに供給され、基板バイアス電圧ＶＢｎ（＜０）がＰウェルに供給されている場合のＮウェル及びＰウェルのエネルギーバンド構造を示すエネルギーバンド図である。 図４は、Ｐウェルに放射線が入射した場合のＮウェル及びＰウェルのエネルギーバンド構造を示すエネルギーバンド図である。 図５は、ＮＭＯＳトランジスタのドレイン電流－基板バイアス電圧特性の一例を示すグラフである。 図６は、ＮＭＯＳトランジスタのドレイン電流－ゲート電圧特性の一例を示すグラフである。 図７は、本実施形態における半導体装置の変形例の構成を示す断面図である。 図８は、本実施形態における半導体装置の構成が適用された集積回路装置の構成の一例を示すブロック図である。
　図１は、本発明の一実施形態における半導体装置１０の構成を示す断面図である。本実施形態の半導体装置１０は、ＳＯＩデバイスとして構成されている。より具体的には、半導体基板１１にディープＮウェル１２が形成され、そのディープＮウェル１２にＮウェル１３と、Ｐウェル１４とが形成されている。本実施形態では、半導体基板１１としてｐ型基板が使用される。ただし、半導体基板１１としてはｎ型基板を用いることもできる。また、ディープＮウェル１２、及び、Ｎウェル１３は、ｎ型不純物がドープされたｎ型半導体領域であり、Ｐウェル１４はｐ型不純物がドープされたｐ型半導体領域である。Ｎウェル１３とＰウェル１４とは互いに隣接しており、Ｎウェル１３とＰウェル１４の境界にはｐｎ接合が形成されている。
　半導体基板１１の表面部には半導体層１５が設けられており、半導体層１５の下方に埋め込み酸化膜１６が形成されている。本実施形態では、半導体基板１１がシリコンで形成されており、半導体層１５もシリコンで形成されている。埋め込み酸化膜１６は、酸化シリコンで形成されている。埋め込み酸化膜１６は、半導体層１５を、半導体基板１１の埋め込み酸化膜１６の下方に形成されているディープＮウェル１２（及びディープＮウェル１２に形成されているＮウェル１３及びＰウェル１４）から電気的に分離する。
　半導体層１５にはＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８とが形成される。図１には、一つのＰＭＯＳトランジスタ１７と、一つのＮＭＯＳトランジスタ１８のみが図示されているが、実際には、多くのＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８が形成され得る。ＰＭＯＳトランジスタ１７は、埋め込み酸化膜１６を挟んでＮウェル１３に対向する位置に形成されており、ＮＭＯＳトランジスタ１８は、埋め込み酸化膜１６を挟んでＰウェル１４に対向する位置に形成されている。
　ＰＭＯＳトランジスタ１７は、ｐ＋領域２１、２２と、ｎ－ボディ領域２３と、ゲート絶縁膜２４とゲート電極２５とを備えている。ｐ＋領域２１、２２は、ＰＭＯＳトランジスタ１７のソース及びドレインとして用いられる半導体領域であり、ｐ型不純物が高濃度にドープされている（heavily doped）。また、ｎ－ボディ領域２３は、ＰＭＯＳトランジスタ１７のチャネルが形成される半導体領域であり、ｎ型不純物がドープされている。なお、ｎ－ボディ領域２３の代わりに、不純物がドープされない半導体領域がボディ領域として用いられてもよい。ゲート絶縁膜２４は、ｎ－ボディ領域２３の上面に形成され、ゲート電極２５は、ゲート絶縁膜２４の上面に形成されている。
　ＮＭＯＳトランジスタ１８は、ｎ＋領域２６、２７と、ｐ－ボディ領域２８と、ゲート絶縁膜２９とゲート電極３０とを備えている。ｎ＋領域２６、２７は、ＮＭＯＳトランジスタ１８のソース及びドレインとして用いられる半導体領域であり、ｎ型不純物が高濃度にドープされている。また、ｐ－ボディ領域２８は、ＮＭＯＳトランジスタ１８のチャネルが形成される半導体領域であり、ｐ型不純物がドープされている。なお、ｐ－ボディ領域２８の代わりに、不純物がドープされない半導体領域がボディ領域として用いられてもよい。ゲート絶縁膜２９は、ｐ－ボディ領域２８の上面に形成され、ゲート電極３０は、ゲート絶縁膜２９の上面に形成されている。
　隣接するＭＯＳトランジスタ（１７、１８）は、分離絶縁膜１９によって分離されている。分離絶縁膜１９は、例えば、ＳＴＩ（shallow trench isolation）技術によって形成されてもよい。
　半導体装置１０は、更に、埋め込み酸化膜１６と分離絶縁膜１９とを貫通するタップコンタクト３１、３２を備えている。タップコンタクト３１は、Ｎウェル１３に到達するように形成されており、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐをＮウェル１３に供給するために用いられる。一方、タップコンタクト３２は、Ｐウェル１４に到達するように形成されており、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎをＰウェル１４に供給するために用いられる。
　なお、図１では、タップコンタクト３１、３２が、それぞれ、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８に近接して設けられているように図示されているが、実際には、タップコンタクト３１、３２は、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８から離れて位置し得ることに留意されたい。図２は、本実施形態の半導体装置１０のレイアウトの例を示す平面図である。例えば、図２に図示されているように、特定方向（図２では、Ｙ軸方向）に延伸するようにＮウェル１３及びＰウェル１４が形成され、ＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８がＹ軸方向に並んで配置され、タップコンタクト３１、３２が、それぞれ、Ｎウェル１３及びＰウェル１４の両端部に設けられている場合を考えよう。図２に図示されているレイアウトでは、Ｎウェル１３の上方にＰＭＯＳトランジスタ１７がＹ軸方向に２列に並んで配置され、Ｐウェル１４の上方にＮＭＯＳトランジスタ１８がＹ軸方向に２列に並んで配置されている。このような配置では、Ｎウェル１３の中央付近に設けられているＰＭＯＳトランジスタ１７については、タップコンタクト３１からの距離が離れており、Ｐウェル１４の中央付近に設けられているＮＭＯＳトランジスタ１８については、タップコンタクト３２からの距離が離れている。なお、図２にはディープＮウェル１２が図示されていないが、Ｎウェル１３及びＰウェル１４は、同一のディープＮウェル１２に形成されているものとして理解されたい。
　図１、図２に図示されている構成の半導体装置１０は、ＰＭＯＳトランジスタ１７の閾値電圧ＶＴｐを基板バイアス電圧ＶＢｐによって制御し、ＮＭＯＳトランジスタ１８の閾値電圧ＶＴｎを基板バイアス電圧ＶＢｎによって制御することで、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の性能の向上と、消費される電力の低減を両立させることができる。例えば、半導体装置１０を高速に動作させることが必要な場合（例えば、半導体装置１０を通常動作モードで動作させる場合）には、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐが０Ｖ又は負電圧に設定され、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが０Ｖ又は正電圧に設定される。これにより、ＰＭＯＳトランジスタ１７の閾値電圧ＶＴｐ及びＮＭＯＳトランジスタ１８の閾値電圧ＶＴｎの絶対値を小さくし、半導体装置１０を高速に動作させることが可能になる。その一方で、消費電力を低減させる場合（例えば、半導体装置１０を消費電力低減モードで動作させる場合）には、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐが正電圧に設定され、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが負電圧に設定される。これにより、ＰＭＯＳトランジスタ１７の閾値電圧ＶＴｐ及びＮＭＯＳトランジスタ１８の閾値電圧ＶＴｎの絶対値を大きくし、消費電力を低減させることができる。
　基板バイアス電圧ＶＢｐ、ＶＢｎによるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の閾値電圧の制御は、埋め込み酸化膜１６の膜厚が薄い場合に特に有効である。近年のＳＯＩデバイスでは、埋め込み酸化膜１６の膜厚が、１０－２５ｎｍの範囲にあることもあり、このような場合には基板バイアス電圧ＶＢｐ、ＶＢｎによるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の閾値電圧の制御の効果が大きい。なお、最近のＳＯＩデバイスの技術動向からは、埋め込み酸化膜１６の膜厚が更に薄くなる（１０ｎｍ未満になる）ことも想定されることに留意されたい。
　消費電力を低減するためには、半導体装置１０を消費電力低減モードで動作させる場合に、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ（＞０）を高くし、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎ（＜０）を低くすることが有効である。しかしながら、発明者は、消費電力を低減するためにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ（＞０）を過剰に高くすると、放射線（例えば、中性子）が半導体装置１０に入射したときにＮＭＯＳトランジスタ１８の誤動作が発生することがあるということを見出した。
　図３は、基板バイアス電圧ＶＢｐ（＞０）がＮウェル１３に供給され、基板バイアス電圧ＶＢｎ（＜０）がＰウェル１４に供給されている場合のＮウェル１３及びＰウェル１４のエネルギーバンド構造を示すエネルギーバンド図である。Ｎウェル１３のフェルミ準位は、接地レベル（０Ｖ）よりも｜ＶＢｐ｜だけ低い位置にあり、Ｐウェル１４のフェルミ準位は、接地レベル（０Ｖ）よりも｜ＶＢｎ｜だけ高い位置にある。なお、図１の断面構造から理解されるように、ディープＮウェル１２とＮウェル１３とは低抵抗で電気的に接続されていると考えてよいから、ディープＮウェル１２とＮウェル１３の電位は、同一である。
　半導体装置１０のＮウェル１３又はＰウェル１４に放射線が入射すると、当該Ｎウェル１３又はＰウェル１４において電子正孔対が発生する。電子正孔対が発生しても、Ｎウェル１３の上方に形成されているＰＭＯＳトランジスタ１７は影響を受けにくい。これは、発生した電子がＮウェル１３に集められても、Ｎウェル１３の電位は変動しにくいからである。ディープＮウェル１２とＮウェル１３とは低抵抗で電気的に接続されているので、Ｎウェル１３に集められた電子は、ディープＮウェル１２に流出する。よって、Ｎウェル１３に電子が集められても、Ｎウェル１３の上方に形成されているＰＭＯＳトランジスタ１７の動作には影響を及ぼしにくい。
　一方、Ｐウェル１４については、図４に図示されているように、Ｐウェル１４の電位が上昇し、Ｐウェル１４の上方に形成されているＮＭＯＳトランジスタ１８に影響を及ぼし得る。留意すべきことは、放射線の入射により電子正孔対が発生した場合に、電子と正孔とで挙動が異なることである。放射線により発生した電子はＮウェル１３を介してディープＮウェル１２に流出するので、Ｎウェル１３及びＰウェル１４の電位に影響を及ぼさない。一方で、放射線の入射により発生した正孔は、Ｐウェル１４の電位の上昇に寄与し得る。これは、Ｐウェル１４に集められた正孔が流出可能な経路は、Ｐウェル１４に接続されているタップコンタクト３１のみに限定されるからである。Ｐウェル１４に正孔が集められると、Ｐウェル１４の電位が上昇する事態が発生し得る。特に、Ｐウェル１４のタップコンタクト３２から離れた位置においては、Ｐウェル１４の電位の上昇が顕著になり得る。
　Ｐウェル１４の電位の上昇の結果、Ｎウェル１３とＰウェル１４との間に形成されるｐｎ接合に順方向バイアスＶｆが印加される事態が発生し得る。図４においては、順方向バイアスが記号“＋Ｖｆ”として図示されている。シングルイベント効果の議論では、ｐｎ接合に順方向バイアスになり得ることが知られているので、このような事態が発生するという前提は妥当である。そして、Ｐウェル１４の電位が更に上昇すると、ＮＭＯＳトランジスタ１８が本来的にはオフすべきとき（例えば、ＮＭＯＳトランジスタ１８のソース－ゲート間電圧が０Ｖに設定されるとき）でも、ＮＭＯＳトランジスタ１８がオンしてしまう。これは、半導体装置１０が誤動作し得ることを意味している。
　発明者らは、このようなメカニズムによって半導体装置の誤動作が発生し得ることを、ＳＲＡＭ（static random access memory）のソフトエラー率の検証によって確認した。発明者らは、図２に図示されているような、特定方向に延伸して形成されているＮウェル及びＰウェルにＳＲＡＭのメモリセルを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されたＳＲＡＭについて、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの基板バイアス電圧ＶＢｐ、ＶＢｎとエラー発生率との関係を調べた。基板バイアス電圧ＶＢｐ、ＶＢｎが０Ｖである場合には、ＳＢＵ（single bit upset）や、小規模な島状のＭＢＵ（multi bit upset）が見られた。一方、基板バイアス電圧ＶＢｐ、ＶＢｎが、それぞれ、２Ｖ、－２Ｖである場合には、Ｎウェル、Ｐウェルに接続されたタップコンタクトから離れた位置において、Ｎウェル、Ｐウェルが延伸する方向に連続するビットエラーが発生した。この結果は、上記のメカニズムと整合するものであった。
　発明者が着目したことは、Ｎウェル１３に特定の基板バイアス電圧ＶＢｐが与えられた場合にＰウェル１４の電位の最高値は、概ね、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐとＰウェル１４との間に形成されているｐｎ接合のビルトインポテンシャルφｂｉの和ＶＢｐ＋φｂｉと考えてよいということである。Ｐウェル１４の電位が上昇して正電位になると、Ｎウェル１３とＰウェル１４との間に形成されるｐｎ接合に順方向バイアスが印加されることになる。このような場合、Ｐウェル１４の電位は、最高でも、Ｎウェル１３の電位とｐｎ接合のビルトインポテンシャルφｂｉの和にしかならないと考えてよい。なお、当業者には理解されるように、ビルトインポテンシャルφｂｉは、Ｎウェル１３とＰウェル１４とを形成する材料で決定され、Ｎウェル１３とＰウェル１４とがシリコンで形成される場合には０．７Ｖである。
　発明者は、この現象を利用することで、放射線耐性を維持できるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値を決定可能であることを見出した。Ｐウェル１４の電位が最高値ＶＢｐ＋φｂｉになってもＮＭＯＳトランジスタ１８がオンしないようにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを決定すれば、ＮＭＯＳトランジスタ１８の誤動作を抑制し、放射線耐性を維持できる。つまり、ＮＭＯＳトランジスタ１８のドレイン電流－基板バイアス電圧特性から、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）を決定し、
　ＶＢｐ＋φｂｉ＜ＶＢｎ（ＯＮ）　　　　　・・・（１ａ）
を満たすように、即ち、
　ＶＢｐ＜ＶＢｎ（ＯＮ）－φｂｉ　　　　　・・・（１ｂ）
を満たすように、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを決定すれば、放射線耐性を維持できる。式（１ｂ）は、放射線耐性を維持できるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値がＶＢｎ（ＯＮ）－φｂｉであることを意味している。したがって、半導体装置１０の消費電力を低減させ、且つ、放射線耐性を維持するためには、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐをＶＢｎ（ＯＮ）－φｂｉより低い正電圧に設定することが有効である。
　放射線耐性を維持しながら消費電力をなるべく低減するためには、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐをＶＢｎ（ＯＮ）－φｂｉより低い範囲でＶＢｎ（ＯＮ）－φｂｉに近づけることが望ましい。例えば、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを下記式（２）で表される範囲：
　０＜ＶＢｎ（ＯＮ）－φｂｉ－ＶＣＯＮＳＴ１＜ＶＢｐ＜ＶＢｎ（ＯＮ）－φｂｉ　　　　・・・（２）
に設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。ここで、ＶＣＯＮＳＴ１は、消費電力を考慮して決定される所定の正電圧であり、ＶＣＯＮＳＴ１を小さくするほど消費電力を低減することができる。
　Ｎウェル１３とＰウェル１４とがシリコンで形成される場合（即ち、半導体基板１１としてシリコン基板が用いられる場合）にはビルトインポテンシャルφｂｉが０．７Ｖであるから、式（２）から、消費電力の低減と放射線耐性の維持の両方を実現するＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの範囲（単位：Ｖ）を規定する下記（３）が得られる。
　　ＶＢｎ（ＯＮ）－０．７－ＶＣＯＮＳＴ１＜ＶＢｐ＜ＶＢｎ（ＯＮ）－０．７　　　・・・（３）
　消費電力の観点からＶＣＯＮＳＴ１＝０．５（Ｖ）と設定されるのであれば、式（３）から下記式（４ａ）が得られる：
　　ＶＢｎ（ＯＮ）－１．２＜ＶＢｐ＜ＶＢｎ（ＯＮ）－０．７　　　・・・（４ａ）
　また、消費電力の観点からＶＣＯＮＳＴ１＝０．３（Ｖ）と設定されるのであれば、式（３）から下記式（４ｂ）が得られる：
　　ＶＢｎ（ＯＮ）－１．０＜ＶＢｐ＜ＶＢｎ（ＯＮ）－０．７　　　・・・（４ｂ）
　更に、消費電力の観点からＶＣＯＮＳＴ１＝０．２（Ｖ）と設定されるのであれば、式（３）から下記式（４ｃ）が得られる：
　　ＶＢｎ（ＯＮ）－０．９＜ＶＢｐ＜ＶＢｎ（ＯＮ）－０．７　　　・・・（４ｃ）
　以上の議論から理解されるように、半導体基板１１としてシリコン基板が用いられる場合には、式（４ａ）、より好ましくは式（４ｂ）、更に好ましくは式（４ｃ）を満足するようにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。
　半導体装置１０の実際の設計や運用においては、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）が既知ではないことがある。このような場合には、下記の動作調整方法の手順を実行することにより、基板バイアス電圧ＶＢｎ（ＯＮ）を決定し、更に、消費電力の低減と放射線耐性の維持の両方を実現できるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを決定することができる。
ステップＳ０１：
　まず、ソース－ゲート間電圧Ｖｇｓが０Ｖである場合について、ＮＭＯＳトランジスタ１８のドレイン電流－基板バイアス電圧特性が取得される。図５は、得られたドレイン電流－基板バイアス電圧特性の一例を示している。ドレイン電流－基板バイアス電圧特性は、適宜の方法によって取得可能である。例えば、ドレイン電流－基板バイアス電圧特性は、ＮＭＯＳトランジスタ１８のドレイン電流－ゲート電圧特性から読み取ってもよい。図６は、ドレイン電流－基板バイアス電圧特性の取得に用いることができるドレイン電流－ゲート電圧特性の一例を示している。図６には、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを－１．２Ｖから１．２Ｖの範囲で０．２Ｖ刻みで変化させた場合に得られるＮＭＯＳトランジスタ１８のドレイン電流－ゲート電圧特性が図示されている。図６に図示されているドレイン電流－ゲート電圧特性が与えられた場合には、ソース－ゲート間電圧Ｖｇｓが０Ｖである場合について各基板バイアス電圧ＶＢｎのドレイン電流Ｉｄを読み取れば、読み取った値に基づいて、ＮＭＯＳトランジスタ１８のドレイン電流－基板バイアス電圧特性を得ることができる。
ステップＳ０２：
　ステップＳ０１で得られたドレイン電流－基板バイアス電圧特性から、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）を決定する。一般的には、ＮＭＯＳトランジスタ１８のドレイン電流Ｉｄが１×１０－６Ａ／μｍになったときにＮＭＯＳトランジスタ１８はオン状態になったものと判断されるので、本実施形態においても、ＮＭＯＳトランジスタ１８のドレイン電流Ｉｄが１×１０－６Ａ／μｍになる基板バイアス電圧ＶＢｎが、基板バイアス電圧ＶＢｎ（ＯＮ）として決定される。ステップＳ０２で得られているドレイン電流－基板バイアス電圧特性における基板バイアス電圧の範囲が、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）を含んでいない場合には、基板バイアス電圧ＶＢｎ（ＯＮ）は、外挿によって決定してもよい。なお、基板バイアス電圧ＶＢｎ（ＯＮ）は、ソース－ゲート間電圧Ｖｇｓが０Ｖである場合（即ち、ＮＭＯＳトランジスタ１８が本来はオフされるべき場合）について得られていることに留意されたい。
ステップＳ０３：
　ステップＳ０２で決定された、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）から、放射線耐性を維持可能なＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値を決定する。上述のように、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値は、ＶＢｎ（ＯＮ）－φｂｉであり、特に、半導体基板１１がシリコン基板である場合にはＶＢｎ（ＯＮ）－０．７（Ｖ）である。
ステップＳ０４：
　ステップＳ０３で決定されたＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値と、消費電力の要求仕様とから、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐが決定される。ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを、ＶＢｎ（ＯＮ）－φｂｉより低い正電圧に設定すれば、半導体装置１０の消費電力を低減させ、且つ、放射線耐性を維持することができる。また、半導体基板１１としてシリコン基板が用いられる場合には、式（４ａ）～（４ｃ）のいずれかの条件を満たすようにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを設定することで、半導体装置１０の消費電力を一層に低減させることができる。
　上記の議論と同様の議論は、図７に図示されているような、半導体基板４１にディープＰウェル４２が形成された半導体装置２０についても成立する。なお、ディープＰウェル４２は、ｐ型不純物がドープされたｐ型半導体領域である。図７には、半導体基板４１としてｎ型基板が用いられている構造が図示されている。ただし、半導体基板４１としてｐ型基板を用いてもよい。
　ただし、図７の構成では、放射線の入射により発生した電子がＮウェル１３に集められた場合におけるＰＭＯＳトランジスタ１７の誤動作が問題になる。図３、図４の議論との対比により理解されるように、図７に図示されている半導体装置２０の構成では、放射線の入射により発生した電子がＮウェル１３に集められた場合にＮウェル１３の電位が低下し得る。これは、Ｎウェル１３から電子が流出する経路がタップコンタクト３１しか存在しないからである。Ｎウェル１３の電位が低下すると、ＰＭＯＳトランジスタ１７が本来的にはターンオフすべきとき（例えば、ＰＭＯＳトランジスタ１７のソース－ゲート間電圧が０Ｖに設定されるとき）でも、ＰＭＯＳトランジスタ１７がオンしてしまう。これは、半導体装置２０が誤動作し得ることを意味している。
　ただし、Ｎウェル１３の電位が低下した場合には、Ｎウェル１３とＰウェル１４との間に形成されるｐｎ接合に順方向バイアスが印加されるので、このような場合、Ｎウェル１３の電位は、最低でも、Ｐウェル１４の電位からビルトインポテンシャルφｂｉを減じた電位にしかならない。
　この現象を利用することで、放射線耐性を維持できるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値を決定可能である。Ｎウェル１３の電位が最低値ＶＢｎ－φｂｉになってもＰＭＯＳトランジスタ１７がオンしないようにＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを決定すれば、放射線耐性を維持できる。つまり、ＰＭＯＳトランジスタ１７のドレイン電流－基板バイアス電圧特性から、ＰＭＯＳトランジスタ１７がオンになる最高の基板バイアス電圧ＶＢｐ（ＯＮ）を決定し（なお、基板バイアス電圧ＶＢｐ（ＯＮ）は負電圧である）、
　ＶＢｐ（ＯＮ）＜ＶＢｎ－φｂｉ　　　　　・・・（５ａ）
を満たすように、即ち、
　ＶＢｎ＞ＶＢｐ（ＯＮ）＋φｂｉ　　　　　・・・（５ｂ）
を満たすように、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを決定すれば、放射線耐性を維持できる。式（５ｂ）は、放射線耐性を維持できるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値がＶＢｐ（ＯＮ）＋φｂｉであることを意味している。したがって、半導体装置２０の消費電力を低減させ、且つ、放射線耐性を維持するためには、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎをＶＢｐ（ＯＮ）＋φｂｉより高い負電圧に設定することが有効である。
　放射線耐性を維持しながら消費電力をなるべく低減するためには、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎをＶＢｐ（ＯＮ）＋φｂｉより高い範囲でＶＢｐ（ＯＮ）＋φｂｉに近づけることが望ましい。例えば、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを下記式（６）で表される範囲：
　ＶＢｐ（ＯＮ）＋φｂｉ＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋φｂｉ＋ＶＣＯＮＳＴ２＜０　　　・・・（６）
に設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。ここで、ＶＣＯＮＳＴ２は、消費電力を考慮して決定される所定の正電圧であり、ＶＣＯＮＳＴ２を小さくするほど消費電力を低減することができる。
　Ｎウェル１３とＰウェル１４とがシリコンで形成される場合（即ち、半導体基板４１としてシリコン基板が用いられる場合）にはビルトインポテンシャルφｂｉが０．７Ｖであるから、式（６）から、消費電力の低減と放射線耐性の維持の両方を実現するＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの範囲（単位：Ｖ）を規定する下記（７）が得られる。
　　ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋０．７＋ＶＣＯＮＳＴ２　　　・・・（７）
　消費電力の観点からＶＣＯＮＳＴ２＝０．５（Ｖ）と設定されるのであれば、式（７）から下記式（８ａ）が得られる：
　　ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋１．２　　　・・・（８ａ）
　また、消費電力の観点からＶＣＯＮＳＴ２＝０．３（Ｖ）と設定されるのであれば、式（７）から下記式（８ｂ）が得られる：
　　ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋１．０　　　・・・（８ｂ）
　更に、消費電力の観点からＶＣＯＮＳＴ２＝０．２（Ｖ）と設定されるのであれば、式（７）から下記式（８ｃ）が得られる：
　　ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋０．９　　　・・・（８ｃ）
　図７に図示されている構成の半導体装置２０について、半導体基板４１としてシリコン基板が用いられる場合には、式（８ａ）、より好ましくは式（８ｂ）、更に好ましくは式（８ｃ）を満足するようにＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。
　図７に図示されている半導体装置２０についても、上述された半導体装置１０の動作設定方法と同様の方法により、消費電力の低減と放射線耐性の維持の両方を実現するためのＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを決定することができる。具体的には、以下の手順によってＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが決定される。まず、ソース－ゲート間電圧Ｖｇｓが０Ｖである場合についてのＰＭＯＳトランジスタ１７のドレイン電流－基板バイアス電圧特性を取得する（ステップＳ０１）。取得されたドレイン電流－基板バイアス電圧特性から、ソース－ゲート間電圧Ｖｇｓが０Ｖである場合にＰＭＯＳトランジスタ１７がオンになる最高の基板バイアス電圧ＶＢｐ（ＯＮ）を決定する（ステップＳ０２）。決定された、ＰＭＯＳトランジスタ１７がオンになる最高の基板バイアス電圧ＶＢｐ（ＯＮ）から、放射線耐性を維持可能なＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値を決定する（ステップＳ０３）。上述のように、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐの下限値は、ＶＢｐ（ＯＮ）＋φｂｉであり、特に、半導体基板１１がシリコン基板である場合にはＶＢｐ（ＯＮ）＋０．７（Ｖ）である。更に、決定されたＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値と、消費電力の要求仕様とから、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが決定される（ステップＳ０４）。
　本実施形態の半導体装置１０、２０の構成及び動作調整方法は、特に、基板バイアス電圧を調節可能に構成された集積回路装置に適用することが好適である。図８は、このような構成の集積回路装置５０の構成を概略的に示すブロック図である。
　図８の集積回路装置５０は、少なくとも、２つの動作モード：通常動作モード（第１モード）と消費電力低減モード（第２モード）とを有している。消費電力低減モードにおいては、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを制御することにより、消費電力が低減される。
　集積回路装置５０は、主回路５１と、基板バイアス電圧生成回路５２と、レジスタ５３と、不揮発性メモリ５４と、インターフェース５５と、制御回路５６とを備えている。
　主回路５１は、ユーザが希望する機能を実現するための回路群を含んでいる。例えば、ＳＲＡＭコアが主回路５１として用いられてもよい。集積回路装置５０が集積化される半導体基板が、ｐ型基板である場合、主回路５１には、図１に図示されている半導体装置１０が集積化される。また、集積回路装置５０が集積化される半導体基板が、ｎ型基板である場合、主回路５１には、図７に図示されている半導体装置２０が集積化される。
　基板バイアス電圧生成回路５２は、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐと、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎとを主回路５１に供給する。ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、主回路５１のＮウェル１３に供給され、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐは、主回路５１のＰウェル１４に供給される。
　レジスタ５３は、集積回路装置５０の動作を制御するレジスタ値を保持する。レジスタ５３に保持されるレジスタ値は、下記のレジスタ値を含んでいる。
（ａ）通常動作モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを指定するレジスタ値
（ｂ）通常動作モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを指定するレジスタ値
（ｃ）消費電力低減モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを指定するレジスタ値
（ｄ）消費電力低減モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを指定するレジスタ値
　レジスタ５３は、インターフェース５５を通じて外部装置からアクセス可能であり、レジスタ値を書き換えることで、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを調節することができる。
　不揮発性メモリ５４は、集積回路装置５０の起動時にレジスタ５３に設定すべきレジスタ値を不揮発的に保持する。集積回路装置５０を起動した直後においては、上記（ａ）～（ｄ）のレジスタ値は、不揮発性メモリ５４に格納されているレジスタ値に設定されることになる。不揮発性メモリ５４は、インターフェース５５を通じて外部装置からアクセス可能であり、不揮発性メモリ５４にレジスタ値を書き込むことで、集積回路装置５０の起動時にレジスタ５３に設定すべきレジスタ値を設定することができる。これは、集積回路装置５０を起動時にレジスタ５３に設定すべき上記（ａ）～（ｄ）のレジスタ値、言い換えれば、通常動作モードにおけるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐ、ＶＢｎ、及び、消費電力低減モードにおけるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐ、ＶＢｎが、外部装置から設定可能であることを意味している。
　インターフェース５５は、外部装置との間でデータ通信を行うために用いられる。インターフェース５５は、レジスタ５３に設定すべきレジスタ値を外部から受け取り、レジスタ５３のレジスタ値を外部から受け取ったレジスタ値に書き換える機能を有している。また、インターフェース５５は、不揮発性メモリ５４に設定すべきレジスタ値を外部から受け取り、不揮発性メモリ５４のレジスタ値を外部から受け取ったレジスタ値に書き換える機能を有している。
　制御回路５６は、集積回路装置５０に含まれる様々な回路群の動作を制御する。制御回路５６は、主回路５１及び基板バイアス電圧生成回路５２に制御信号を供給して主回路５１及び基板バイアス電圧生成回路５２の動作を制御する。基板バイアス電圧生成回路５２に供給される制御信号は、集積回路装置５０の動作モードを示す動作モード設定信号を含んでおり、基板バイアス電圧生成回路５２は、動作モード設定信号に応じてＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを設定する。
　このように構成された集積回路装置５０は、下記のように動作する。
　集積回路装置５０が起動されると、不揮発性メモリ５４に記憶されているレジスタ値がレジスタ５３に書き込まれる。これにより、通常動作モード及び消費電力低減モードのそれぞれにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが設定される。
　基板バイアス電圧生成回路５２は、制御回路５６から受け取った動作モード設定信号に指定されている動作モードに応じてＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを生成し、生成した基板バイアス電圧ＶＢｐ、ＶＢｎを、主回路５１のＮウェル１３、Ｐウェル１４に供給する。消費電力低減モードに設定された場合のＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、正電圧であり、且つ、通常動作モードに設定された場合の基板バイアス電圧ＶＢｐよりも高い。また、消費電力低減モードに設定された場合のＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎは、負電圧であり、且つ、通常動作モードに設定された場合の基板バイアス電圧ＶＢｎよりも低い。
　集積回路装置５０が、図１に図示されている半導体装置１０の構成を採用している場合（即ち、ｐ型基板である半導体基板１１にディープＮウェル１２を形成する構成を採用している場合）、消費電力低減モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、ＶＢｎ（ＯＮ）－φｂｉより低い正電圧に設定される。消費電力低減モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、式（４ａ）を満たすように、より好ましくは式（４ｂ）、更に好ましくは式（４ｃ）を満たすように設定することが望ましい。
　一方、集積回路装置５０が、図７に図示されている半導体装置２０の構成を採用している場合（即ち、ｎ型基板である半導体基板４１にディープＰウェル４２を形成する構成を採用している場合）、消費電力低減モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎは、ＶＢｐ（ＯＮ）＋φｂｉより高い負電圧に設定される。消費電力低減モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎは、式（８ａ）を満たすように、より好ましくは式（８ｂ）、更に好ましくは式（８ｃ）を満たすように設定することが望ましい。
　以上に述べられた動作によれば、集積回路装置５０について、消費電力の低減と放射線耐性の維持との両方を実現することができる。
　以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されない。本発明が種々の変更と共に実施され得ることは、当業者には理解されよう。
　本出願は、２０１７年３月１０日に出願された日本国特許出願番号２０１７－０４６５１４に基づいており、優先権の利益を主張する。その特許出願の開示は、引用によりここに組み込まれる。

Claims (13)

  1. 　半導体基板と、前記半導体基板に形成されたディープＮウェルと、前記ディープＮウェルに形成されたＮウェル及びＰウェルと、前記半導体基板の表面部に形成された半導体層と、前記半導体層と前記ディープＮウェルとの間に形成され、前記半導体層と前記ディープＮウェルとを電気的に分離する埋め込み絶縁層とを含み、前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成された半導体装置の動作調整方法であって、
    （ａ）ソース－ゲート間電圧が０Ｖである場合の前記ＮＭＯＳトランジスタのドレイン電流－基板バイアス電圧特性を得るステップと、
    （ｂ）前記ドレイン電流－基板バイアス電圧特性から、前記ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、
    （ｃ）前記ＰＭＯＳトランジスタの基板バイアス電圧の上限値を、前記最低基板バイアス電圧から前記ｐｎ接合のビルトインポテンシャルを減じた電圧として決定するステップと、
    （ｄ）前記ＰＭＯＳトランジスタの基板バイアス電圧を、正電圧であり、且つ、前記上限値よりも低い電圧に決定するステップと
    を具備する
    　半導体装置の動作調整方法。
  2. 　請求項１に記載の動作調整方法であって、
    　前記半導体基板がシリコン基板であり、
    　前記（ｄ）ステップにおいて、前記ＰＭＯＳトランジスタの前記基板バイアス電圧が、前記最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低くなるように決定される
    　半導体装置の動作調整方法。
  3. 　請求項１に記載の動作調整方法であって、
    　前記半導体基板がシリコン基板であり、
    　前記（ｄ）ステップにおいて、前記ＰＭＯＳトランジスタの前記基板バイアス電圧が、前記最低基板バイアス電圧から１．０Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低くなるように決定される
    　半導体装置の動作調整方法。
  4. 　請求項１に記載の動作調整方法であって、
    　前記（ａ）ステップは、
    　　複数の基板バイアス電圧について前記ＮＭＯＳトランジスタのドレイン電流－ゲート電圧特性を得るステップと、
    　　前記複数の基板バイアス電圧のそれぞれについて、ソース－ゲート間電圧が０Ｖである場合の前記ＮＭＯＳトランジスタのドレイン電流を読み取ることにより前記ドレイン電流－基板バイアス電圧特性を得るステップと
    を含む
    　半導体装置の動作調整方法。
  5. 　半導体基板と、前記半導体基板に形成されたディープＰウェルと、前記ディープＰウェルに形成されたＮウェル及びＰウェルと、前記半導体基板の表面部に形成された半導体層と、前記半導体層と前記ディープＰウェルとの間に形成され、前記半導体層と前記ディープＰウェルとを電気的に分離する埋め込み絶縁層とを含み、前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成された半導体装置の動作調整方法であって、
    （ａ）ソース－ゲート間電圧が０Ｖである場合の前記ＰＭＯＳトランジスタのドレイン電流－基板バイアス電圧特性を得るステップと、
    （ｂ）前記ドレイン電流－基板バイアス電圧特性から、前記ＰＭＯＳトランジスタがオンになる最高の基板バイアス電圧である最高基板バイアス電圧を得るステップと、
    （ｃ）前記ＮＭＯＳトランジスタの基板バイアス電圧の下限値を、前記最高基板バイアス電圧に前記ｐｎ接合のビルトインポテンシャルを加えた電圧として決定するステップと、
    （ｄ）前記ＰＭＯＳトランジスタの基板バイアス電圧を、負電圧であり、且つ、前記下限値よりも高い電圧に決定するステップと
    を具備する
    　半導体装置の動作調整方法。
  6. 　請求項５に記載の動作調整方法であって、
    　前記半導体基板がシリコン基板であり、
    　前記（ｄ）ステップにおいて、前記ＮＭＯＳトランジスタの前記基板バイアス電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．２Ｖを加えた電圧より低くなるように決定される
    　半導体装置の動作調整方法。
  7. 　請求項５に記載の動作調整方法であって、
    　前記半導体基板がシリコン基板であり、
    　前記（ｄ）ステップにおいて、前記ＮＭＯＳトランジスタの前記基板バイアス電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．０Ｖを加えた電圧より低くなるように決定される
    　半導体装置の動作調整方法。
  8. 　半導体基板と、
    　前記半導体基板に形成されたディープＮウェルと、
    　前記ディープＮウェルに形成されたＮウェルと、
    　前記ディープＮウェルに形成されたＰウェルと、
    　前記半導体基板の表面部に形成された半導体層と、
    　前記半導体層と前記ディープＮウェルとの間に形成され、前記半導体層を前記ディープＮウェルから電気的に分離する埋め込み絶縁層と
    を備える半導体装置であって、
    　前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、
    　前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、
    　前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成され、
    　前記半導体装置が第１モードに設定されると前記ＰＭＯＳトランジスタの基板バイアス電圧が第１電圧に設定され、
    　前記半導体装置が第２モードに設定されると前記ＰＭＯＳトランジスタの基板バイアス電圧が前記第１電圧より高い第２電圧に設定され、
    　前記第２電圧が、正電圧であり、且つ、ソース－ゲート間電圧が０Ｖである場合に前記ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧から前記ｐｎ接合のビルトインポテンシャルを減じた電圧よりも低い
    　半導体装置。
  9. 　請求項８に記載の半導体装置であって、
    　前記半導体基板がシリコン基板であり、
    　前記第２電圧が、前記最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低い
    　半導体装置。
  10. 　請求項８に記載の半導体装置であって、
    　前記半導体基板がシリコン基板であり、
    　前記第２電圧が、前記最低基板バイアス電圧から１．０Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低い
    　半導体装置。
  11. 　半導体基板と、
    　前記半導体基板に形成されたディープＰウェルと、
    　前記ディープＰウェルに形成されたＮウェルと、
    　前記ディープＰウェルに形成されたＰウェルと、
    　前記半導体基板の表面部に形成された半導体層と、
    　前記半導体層と前記ディープＰウェルとの間に形成され、前記半導体層を前記ディープＰウェルから電気的に分離する埋め込み絶縁層と
    を備える半導体装置であって、
    　前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、
    　前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、
    　前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成され、
    　前記半導体装置が第１モードに設定されると前記ＮＭＯＳトランジスタの基板バイアス電圧が第１電圧に設定され、
    　前記半導体装置が第２モードに設定されると前記ＮＭＯＳトランジスタの基板バイアス電圧が前記第１電圧より低い第２電圧に設定され、
    　前記第２電圧が、負電圧であり、且つ、ソース－ゲート間電圧が０Ｖである場合に前記ＰＭＯＳトランジスタがオンになる最高の基板バイアス電圧である最高基板バイアス電圧に前記ｐｎ接合のビルトインポテンシャルを加えた電圧よりも高い
    　半導体装置。
  12. 　請求項１１に記載の半導体装置であって、
    　前記半導体基板がシリコン基板であり、
    　前記第２電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．２Ｖを加えた電圧より低い
    　半導体装置。
  13. 　請求項１１に記載の半導体装置であって、
    　前記半導体基板がシリコン基板であり、
    　前記第２電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．０Ｖを加えた電圧より低い
    　半導体装置。
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