JP7138861B2 - 半導体メモリの放射線耐性補償装置及びその方法並びに電子回路 - Google Patents
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Description
このため、例えば、放射線耐性検査において抜き打ち検査された代表の半導体メモリが放射線耐性の基準を満たしていたとしても、その製品一群の中には放射線耐性の基準を満たさない半導体メモリが含まれるおそれがある。
SRAM2は、ラッチ回路によってメモリセル7(図2参照)を構成したRAMである。図2は、メモリセル7の一構成例を示した図である。SRAM2の内部には、例えば、図2に示すように、4~6個のトランジスタ(例えば、MOS型FET)によって構成される1ビットのメモリセル7が複数配列されている。なお、SRAM2の内部構成については公知であるので詳細な説明は省略する。
続いて、電源電圧VDDに通常の動作電圧(例えば、1.2V)を印加し、SRAM2の全てのメモリセル7に初期値(例えば、全て「1」または全て「0」)を書き込む(S2)。
次に、電源電圧VDDを今回値Vset(i)まで低下させ、この状態を所定時間維持し(S3)、その後、電源電圧VDDを通常の動作電圧に戻す(S4)。
続いて、前回値Vset(i-1)に今回値Vset(i)を設定し、今回値Vset(i)に、前回値から所定電圧値低い電圧値(Vset(i-1)-ΔVu)を設定する(S7)。これにより、例えば、前回値Vset(i-1)には「1.19V」が設定され、今回値Vset(i)には「1.18V」が設定されることとなる。
続いて、前回値Vset(i-1)が最終電圧値(例えば、0V)であるか否かを判定する(S8)。
そして、上記ステップS3~S7を繰り返し行い、ステップS8において、前回値Vset(i-1)が最終電圧値であると判定されると(S8:YES)、処理を終了する。なお、最終電圧値は、データ保持電圧値VDRの最小値を定めたものであり、任意に設定可能な値である。
なお、上記例では、ステップS8において否定判定の場合には、ステップS3に戻ることとしたが、これに代えて、例えば、ステップS2に戻ることとし、毎回、電源電圧に通常の動作電圧を印加し、全セルに対して初期値を書き込むこととしてもよい。
なお、電源電圧VDDに印加する電圧を変化させる構成については、例えば、可変電圧レギュレータを使う方法等が一例として挙げられる。
M:SRAMのメモリセルのうち、あるデータ保持電圧値VDRを有するメモリセルの数
f:単位面積あたり入射した放射線量(cm-2)
N:fで規定される放射線量を照射したときに、Mのメモリセルの中でビット反転が生じたセルの数
さらに、上記例に代えて、電圧調整部は、SRAM2の電源電圧VDD及びバイアス基板電圧の両方を補正することとしてもよい。
7 :メモリセル
10 :放射線耐性補償装置
11 :電圧値取得部
12 :補正値決定部
13 :電圧調整部
Claims (7)
- ラッチ回路を有する半導体メモリの電源電圧を下げたときにデータが反転する最大の電圧値に相当するデータ保持電圧値を取得する電圧値取得部と、
前記データ保持電圧値と基準電圧値との差分に基づいて電圧補正値を決定する補正値決定部と、
前記電圧補正値を用いて、電源電圧及び基板バイアス電圧の少なくともいずれか一方を調整する電圧調整部と
を備え、
前記基準電圧値は、要求される放射線耐性を満足する半導体メモリのデータ保持電圧値以下に設定されている半導体メモリの放射線耐性補償装置。 - 前記電圧値取得部は、複数の前記半導体メモリの各々について前記データ保持電圧値を取得し、
前記補正値決定部は、前記半導体メモリ毎に取得された前記データ保持電圧値と、前記半導体メモリ間で共通の値とされた前記基準電圧値との差分に基づいて、前記半導体メモリ毎に前記電圧補正値を決定し、
前記電圧調整部は、前記半導体メモリ毎に決定された前記電圧補正値を用いて各前記半導体メモリの電源電圧及び基準バイアス電圧の少なくともいずれか一方を調整する請求項1に記載の半導体メモリの放射線耐性補償装置。 - 前記半導体メモリは複数の前記ラッチ回路を搭載しており、
前記電圧値取得部は、複数の前記ラッチ回路の一部または全部のデータ保持電圧値を取得し、
前記補正値決定部は、前記電圧値取得部によって取得された複数の前記データ保持電圧値を統計的に処理することによりデータ保持電圧値の特徴量を算出し、算出したデータ保持電圧値の特徴量と前記基準電圧値との差分に基づいて前記電圧補正値を決定する請求項1または2に記載の半導体メモリの放射線耐性補償装置。 - 半導体メモリと、
請求項1から3のいずれかに記載の半導体メモリの放射線耐性補償装置と
を備える電子回路。 - ラッチ回路を有する半導体メモリの電源電圧を下げたときにデータが反転する最大の電圧値に相当するデータ保持電圧値を取得する電圧値取得工程と、
前記データ保持電圧値と基準電圧値との差分に基づいて電圧補正値を決定する補正値決定工程と、
前記電圧補正値を用いて、電源電圧及び基板バイアス電圧の少なくともいずれか一方を調整する電圧調整工程と
を有し、
前記基準電圧値は、要求される放射線耐性を満足する半導体メモリのデータ保持電圧値以下に設定されている半導体メモリの放射線耐性補償方法。 - 前記電圧値取得工程では、複数の前記半導体メモリの各々について前記データ保持電圧値を取得し、
前記補正値決定工程では、前記半導体メモリ毎に取得された前記データ保持電圧値と、前記半導体メモリ間で共通の値とされた前記基準電圧値との差分に基づいて、前記半導体メモリ毎に前記電圧補正値を決定し、
前記電圧調整工程では、前記半導体メモリ毎に決定された前記電圧補正値を用いて各前記半導体メモリの電源電圧及び基準バイアス電圧の少なくともいずれか一方を調整する請求項5に記載の半導体メモリの放射線耐性補償方法。 - 前記半導体メモリは複数の前記ラッチ回路を搭載しており、
前記電圧値取得工程では、複数の前記ラッチ回路の一部または全部のデータ保持電圧値を取得し、
前記補正値決定工程では、前記電圧値取得工程において取得された複数の前記データ保持電圧値を統計的に処理することによりデータ保持電圧値の特徴量を算出し、算出したデータ保持電圧値の特徴量と前記基準電圧値との差分に基づいて前記電圧補正値を決定する請求項5または6に記載の半導体メモリの放射線耐性補償方法。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070211527A1 (en) | 2006-03-13 | 2007-09-13 | International Business Machines Corporation | A real-time adaptive sram array for high seu immunity |
JP6223581B2 (ja) | 2014-08-06 | 2017-11-01 | 三菱電機株式会社 | 警告通知システム、警告通知方法及びプログラム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5303190A (en) * | 1992-10-27 | 1994-04-12 | Motorola, Inc. | Static random access memory resistant to soft error |
JP3486079B2 (ja) * | 1997-09-18 | 2004-01-13 | 株式会社東芝 | 半導体記憶装置 |
US6219273B1 (en) * | 1998-03-02 | 2001-04-17 | California Institute Of Technology | Integrated semiconductor-magnetic random access memory system |
CA2342508A1 (en) * | 2001-03-30 | 2002-09-30 | Atmos Corporation | Reference cells with integration capacitor |
US7781862B2 (en) * | 2005-05-09 | 2010-08-24 | Nantero, Inc. | Two-terminal nanotube devices and systems and methods of making same |
US7613031B2 (en) | 2007-09-17 | 2009-11-03 | Micron Technology, Inc. | System, apparatus, and method to increase read and write stability of scaled SRAM memory cells |
US7715260B1 (en) * | 2008-12-01 | 2010-05-11 | United Microelectronics Corp. | Operating voltage tuning method for static random access memory |
US8232819B2 (en) | 2009-12-02 | 2012-07-31 | Lsi Corporation | Closed-loop soft error rate sensitivity control |
CN104637530B (zh) | 2014-04-17 | 2017-10-24 | 清华大学 | 一种冗余结构随机访问存储器 |
JP2017027637A (ja) * | 2015-07-15 | 2017-02-02 | 富士通株式会社 | 動作電圧探索プログラム、動作電圧探索装置、及び動作電圧探索方法 |
JP6889441B2 (ja) | 2017-03-10 | 2021-06-18 | 三菱重工業株式会社 | 半導体装置 |
-
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-
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070211527A1 (en) | 2006-03-13 | 2007-09-13 | International Business Machines Corporation | A real-time adaptive sram array for high seu immunity |
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