JP2002314041A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 しきい値電圧制御の容易な半導体素子の提
供。 【解決手段】 支持基板１に絶縁膜２を介して設けられ
た半導体膜上にポリゲート電極８を形成し、前記ポリゲ
ート電極をマスクとして高濃度イオン注入によりソース
およびドレイン７を形成し、前記ポリゲート電極８およ
び前記ソースおよび前記ドレイン７の下の絶縁膜２と支
持基板１との界面に支持基板１とは異なるタイプの不純
物にて支持基板側ウェル５を形成し、半導体膜、支持基
板１上の絶縁膜２を貫通して支持基板側ウェル５まで達
する開口部３より支持基板側ウェル電極を形成した。こ
れにより、支持基板側ウェルの電位を変化させることに
より半導体膜上のＮｃｈトランジスタ・Ｐｃｈトランジ
スタのしきい値電圧を変化させることができる。
供。 【解決手段】 支持基板１に絶縁膜２を介して設けられ
た半導体膜上にポリゲート電極８を形成し、前記ポリゲ
ート電極をマスクとして高濃度イオン注入によりソース
およびドレイン７を形成し、前記ポリゲート電極８およ
び前記ソースおよび前記ドレイン７の下の絶縁膜２と支
持基板１との界面に支持基板１とは異なるタイプの不純
物にて支持基板側ウェル５を形成し、半導体膜、支持基
板１上の絶縁膜２を貫通して支持基板側ウェル５まで達
する開口部３より支持基板側ウェル電極を形成した。こ
れにより、支持基板側ウェルの電位を変化させることに
より半導体膜上のＮｃｈトランジスタ・Ｐｃｈトランジ
スタのしきい値電圧を変化させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、支持基板に絶縁膜
を介して設けられた半導体膜上にＣＭＯＳトランジスタ
を形成する半導体集積回路で、回路内に複数の基準電圧
を必要とする集積回路に関するものである。
を介して設けられた半導体膜上にＣＭＯＳトランジスタ
を形成する半導体集積回路で、回路内に複数の基準電圧
を必要とする集積回路に関するものである。
【０００２】
【従来の技術】図２に、支持基板に絶縁膜を介して設け
られた半導体膜上にＣＭＯＳトランジスタを形成する半
導体集積回路の従来の電圧基準発生回路の構成を示す。
支持基板１上に絶縁膜２を介して半導体膜があり、半導
体膜上に正のしきい値電圧を有するＮｃｈトランジスタ
と負のしきい値電圧を有するＮｃｈデプレッション・ト
ランジスタを形成する。半導体膜上にはゲート酸化膜を
介してポリゲート電極を有し、半導体膜内にはポリゲー
ト電極をマスクとして濃度の濃いＮ型不純物をイオン注
入することにより得られるソースおよびドレインを有
し、Ｎｃｈデプレッション・トランジスタのポリゲート
電極下の半導体膜内には濃度のうすいＮ型不純物をイオ
ン注入することにより得られたデプレッション・チャネ
ル領域１０を有する。Ｎｃｈデプレッション・トランジ
スタのドレイン１０１は電源に接続し、ソース１０３お
よびゲート１０２はＮｃｈトランジスタのドレイン１０
４およびゲート１０５に接続し、ソース１０６および支
持基板電極１０７は接地している。この場合、Ｎｃｈデ
プレッション・トランジスタとＮｃｈトランジスタのチ
ャネル長およびチャネル幅の調整により電流能力を一致
させたとすると、基準電圧発生回路の出力電圧である基
準電圧は２つのトランジスタのしきい値電圧により決定
する。よって、集積回路内に複数の基準電圧を必要とす
る回路を構成するには、しきい値電圧を変化させるべく
ＮｃｈトランジスタもしくはＮｃｈデプレッション・ト
ランジスタのチャネルイオン注入の濃度を変えて、所望
の基準電圧を得る。
られた半導体膜上にＣＭＯＳトランジスタを形成する半
導体集積回路の従来の電圧基準発生回路の構成を示す。
支持基板１上に絶縁膜２を介して半導体膜があり、半導
体膜上に正のしきい値電圧を有するＮｃｈトランジスタ
と負のしきい値電圧を有するＮｃｈデプレッション・ト
ランジスタを形成する。半導体膜上にはゲート酸化膜を
介してポリゲート電極を有し、半導体膜内にはポリゲー
ト電極をマスクとして濃度の濃いＮ型不純物をイオン注
入することにより得られるソースおよびドレインを有
し、Ｎｃｈデプレッション・トランジスタのポリゲート
電極下の半導体膜内には濃度のうすいＮ型不純物をイオ
ン注入することにより得られたデプレッション・チャネ
ル領域１０を有する。Ｎｃｈデプレッション・トランジ
スタのドレイン１０１は電源に接続し、ソース１０３お
よびゲート１０２はＮｃｈトランジスタのドレイン１０
４およびゲート１０５に接続し、ソース１０６および支
持基板電極１０７は接地している。この場合、Ｎｃｈデ
プレッション・トランジスタとＮｃｈトランジスタのチ
ャネル長およびチャネル幅の調整により電流能力を一致
させたとすると、基準電圧発生回路の出力電圧である基
準電圧は２つのトランジスタのしきい値電圧により決定
する。よって、集積回路内に複数の基準電圧を必要とす
る回路を構成するには、しきい値電圧を変化させるべく
ＮｃｈトランジスタもしくはＮｃｈデプレッション・ト
ランジスタのチャネルイオン注入の濃度を変えて、所望
の基準電圧を得る。
【０００３】
【発明が解決しようとする課題】集積回路内に複数の基
準電圧を必要とする回路を構成する場合は、チャネルイ
オン注入濃度を変えてトランジスタのしきい値電圧を変
えなければ成らないため、それだけチャネルイオン注入
の回数が増え、工程増・コスト高となっていた。
準電圧を必要とする回路を構成する場合は、チャネルイ
オン注入濃度を変えてトランジスタのしきい値電圧を変
えなければ成らないため、それだけチャネルイオン注入
の回数が増え、工程増・コスト高となっていた。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するために以下の手段を用いた。 支持基板に絶縁膜を介して設けられた半導体膜上にポ
リゲート電極を形成し、ポリゲート電極をマスクとして
高濃度イオン注入によりソースおよびドレインを形成
し、ポリゲート電極およびソースおよびドレインの下の
絶縁膜と支持基板との界面に支持基板とは異なるタイプ
の不純物にて支持基板側ウェルを形成し、半導体膜、支
持基板上の絶縁膜を貫通して支持基板側ウェルまで達す
る開口部より支持基板側ウェル電極を形成した。これに
より、支持基板側ウェルの電位を変化させることにより
半導体膜上のトランジスタのしきい値電圧を変化させる
ことができる。さらに、支持基板側ウェルはすべて支持
基板とは異なるタイプの不純物をイオン注入しているた
め、Ｎｃｈトランジスタ・Ｐｃｈトランジスタともしき
い値電圧の制御が可能である。
決するために以下の手段を用いた。 支持基板に絶縁膜を介して設けられた半導体膜上にポ
リゲート電極を形成し、ポリゲート電極をマスクとして
高濃度イオン注入によりソースおよびドレインを形成
し、ポリゲート電極およびソースおよびドレインの下の
絶縁膜と支持基板との界面に支持基板とは異なるタイプ
の不純物にて支持基板側ウェルを形成し、半導体膜、支
持基板上の絶縁膜を貫通して支持基板側ウェルまで達す
る開口部より支持基板側ウェル電極を形成した。これに
より、支持基板側ウェルの電位を変化させることにより
半導体膜上のトランジスタのしきい値電圧を変化させる
ことができる。さらに、支持基板側ウェルはすべて支持
基板とは異なるタイプの不純物をイオン注入しているた
め、Ｎｃｈトランジスタ・Ｐｃｈトランジスタともしき
い値電圧の制御が可能である。
【０００５】で述べた断面構造を有する２つのＮｃ
ｈトランジスタを形成し、第一のＮｃｈトランジスタの
ドレインを電源に接続し、ゲートとソースを第二Ｎｃｈ
トランジスタのゲートとドレインに接続し、第二のＮｃ
ｈトランジスタのソースをＧＮＤ端子に接続し、第一の
Ｎｃｈトランジスタの下の支持基板側ウェルを、電源電
圧が変化してもＧＮＤに対して一定の正の電圧となる第
一の外部入力端子に接続し、第二のＮｃｈトランジスタ
の下の支持基板側ウェルを、電源電圧が変化してもＧＮ
Ｄに対して一定の負の電圧となる第二の外部入力端子に
接続して基準電圧発生回路を構成した。これにより、Ｎ
ｃｈデプレッション・トランジスタに必要であったチャ
ネルイオン注入工程を削減することができる。さらに、
第一の外部入力端子電圧および第二の外部入力端子電圧
を変化させることにより、基準電圧となる出力電圧を変
化させることができるため、集積回路内に複数の基準電
圧を必要とする回路であってもチャネルイオン注入工程
を行わなくてよい。
ｈトランジスタを形成し、第一のＮｃｈトランジスタの
ドレインを電源に接続し、ゲートとソースを第二Ｎｃｈ
トランジスタのゲートとドレインに接続し、第二のＮｃ
ｈトランジスタのソースをＧＮＤ端子に接続し、第一の
Ｎｃｈトランジスタの下の支持基板側ウェルを、電源電
圧が変化してもＧＮＤに対して一定の正の電圧となる第
一の外部入力端子に接続し、第二のＮｃｈトランジスタ
の下の支持基板側ウェルを、電源電圧が変化してもＧＮ
Ｄに対して一定の負の電圧となる第二の外部入力端子に
接続して基準電圧発生回路を構成した。これにより、Ｎ
ｃｈデプレッション・トランジスタに必要であったチャ
ネルイオン注入工程を削減することができる。さらに、
第一の外部入力端子電圧および第二の外部入力端子電圧
を変化させることにより、基準電圧となる出力電圧を変
化させることができるため、集積回路内に複数の基準電
圧を必要とする回路であってもチャネルイオン注入工程
を行わなくてよい。
【０００６】また、本願発明では半導体からなる支持基
板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導
体膜上にＣＭＯＳトランジスタを有し、前記支持基板の
前記絶縁膜を有する側の前記ＣＭＯＳトランジスタの各
トランジスタの下部にそれぞれ前記支持基板と異なる導
電型のウエルを有し、前記ウエル内の前記ＣＭＯＳトラ
ンジスタのそれぞれのソースおよびドレインと離間した
領域から前記絶縁膜を貫通するウエル電極を有する半導
体集積回路とした。
板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導
体膜上にＣＭＯＳトランジスタを有し、前記支持基板の
前記絶縁膜を有する側の前記ＣＭＯＳトランジスタの各
トランジスタの下部にそれぞれ前記支持基板と異なる導
電型のウエルを有し、前記ウエル内の前記ＣＭＯＳトラ
ンジスタのそれぞれのソースおよびドレインと離間した
領域から前記絶縁膜を貫通するウエル電極を有する半導
体集積回路とした。
【０００７】さらに、半導体からなる支持基板と、前記
支持基板上の絶縁膜と、前記絶縁膜上の半導体膜上に複
数のＮＭＯＳトランジスタを有し、前記支持基板の前記
絶縁膜を有する側の前記複数のＮＭＯＳトランジスタの
各トランジスタの下部にそれぞれ前記支持基板と異なる
導電型のウエルを有し、前記ウエル内の前記複数のＮＭ
ＯＳトランジスタのそれぞれのソースおよびドレインと
離間した領域から前記絶縁膜を貫通するウエル電極を有
する半導体集積回路とした。
支持基板上の絶縁膜と、前記絶縁膜上の半導体膜上に複
数のＮＭＯＳトランジスタを有し、前記支持基板の前記
絶縁膜を有する側の前記複数のＮＭＯＳトランジスタの
各トランジスタの下部にそれぞれ前記支持基板と異なる
導電型のウエルを有し、前記ウエル内の前記複数のＮＭ
ＯＳトランジスタのそれぞれのソースおよびドレインと
離間した領域から前記絶縁膜を貫通するウエル電極を有
する半導体集積回路とした。
【０００８】ここで前記半導体膜の厚みが２００から１
５００Ａであることが好ましい。
５００Ａであることが好ましい。
【０００９】また、半導体からなる支持基板と、前記支
持基板上の絶縁膜と、前記絶縁膜上の半導体膜上にＣＭ
ＯＳトランジスタを配置し、前記支持基板の前記絶縁膜
を有する側の前記ＣＭＯＳトランジスタの各トランジス
タの下部にそれぞれ前記支持基板と異なる導電型のウエ
ルを配置し、前記ウエル内の前記ＣＭＯＳトランジスタ
のそれぞれのソースおよびドレインと離間した領域から
前記絶縁膜を貫通するウエル電極を配置し、前記ウエル
電極に印加する電位により前記ＣＭＯＳトランジスタの
しきい値電圧を制御するトランジスタのしきい値電圧制
御方法を用いた。
持基板上の絶縁膜と、前記絶縁膜上の半導体膜上にＣＭ
ＯＳトランジスタを配置し、前記支持基板の前記絶縁膜
を有する側の前記ＣＭＯＳトランジスタの各トランジス
タの下部にそれぞれ前記支持基板と異なる導電型のウエ
ルを配置し、前記ウエル内の前記ＣＭＯＳトランジスタ
のそれぞれのソースおよびドレインと離間した領域から
前記絶縁膜を貫通するウエル電極を配置し、前記ウエル
電極に印加する電位により前記ＣＭＯＳトランジスタの
しきい値電圧を制御するトランジスタのしきい値電圧制
御方法を用いた。
【００１０】さらに、半導体からなる支持基板と、前記
支持基板上の絶縁膜と、前記絶縁膜上の半導体膜上に複
数のＮＭＯＳトランジスタを配置し、前記支持基板の前
記絶縁膜を有する側の前記複数のＮＭＯＳトランジスタ
の各トランジスタの下部にそれぞれ前記支持基板と異な
る導電型のウエルを配置し、前記ウエル内の前記複数の
ＮＭＯＳトランジスタのそれぞれのソースおよびドレイ
ンと離間した領域から前記絶縁膜を貫通するウエル電極
を配置し、前記ウエル電極に印加する電位により前記複
数のＮＭＯＳトランジスタのしきい値電圧を制御するト
ランジスタのしきい値制御方法を用いた。
支持基板上の絶縁膜と、前記絶縁膜上の半導体膜上に複
数のＮＭＯＳトランジスタを配置し、前記支持基板の前
記絶縁膜を有する側の前記複数のＮＭＯＳトランジスタ
の各トランジスタの下部にそれぞれ前記支持基板と異な
る導電型のウエルを配置し、前記ウエル内の前記複数の
ＮＭＯＳトランジスタのそれぞれのソースおよびドレイ
ンと離間した領域から前記絶縁膜を貫通するウエル電極
を配置し、前記ウエル電極に印加する電位により前記複
数のＮＭＯＳトランジスタのしきい値電圧を制御するト
ランジスタのしきい値制御方法を用いた。
【００１１】
【発明の実施の形態】本発明の第一の形態を図１を元に
説明する。図１は本発明の第一の実施例である。支持基
板１に絶縁膜２を介して設けられた半導体膜上にポリゲ
ート電極８を形成し、ポリゲート電極をマスクとして高
濃度イオン注入によりソースおよびドレイン７を形成
し、ポリゲート電極８およびソースおよびドレイン７の
下の絶縁膜２と支持基板１との界面に支持基板１とは異
なるタイプの不純物にて支持基板側ウェル５を形成し、
半導体膜、支持基板１上の絶縁膜２を貫通して支持基板
側ウェル５まで達する開口部３より支持基板側ウェル電
極を形成した。これにより、支持基板側ウェルの電位を
変化させることにより半導体膜上のトランジスタのしき
い値電圧を変化させることができる。さらに、支持基板
側ウェル３はすべて支持基板とは異なるタイプの不純物
をイオン注入しているため、Ｎｃｈトランジスタ・Ｐｃ
ｈトランジスタともしきい値電圧の制御が可能である。
説明する。図１は本発明の第一の実施例である。支持基
板１に絶縁膜２を介して設けられた半導体膜上にポリゲ
ート電極８を形成し、ポリゲート電極をマスクとして高
濃度イオン注入によりソースおよびドレイン７を形成
し、ポリゲート電極８およびソースおよびドレイン７の
下の絶縁膜２と支持基板１との界面に支持基板１とは異
なるタイプの不純物にて支持基板側ウェル５を形成し、
半導体膜、支持基板１上の絶縁膜２を貫通して支持基板
側ウェル５まで達する開口部３より支持基板側ウェル電
極を形成した。これにより、支持基板側ウェルの電位を
変化させることにより半導体膜上のトランジスタのしき
い値電圧を変化させることができる。さらに、支持基板
側ウェル３はすべて支持基板とは異なるタイプの不純物
をイオン注入しているため、Ｎｃｈトランジスタ・Ｐｃ
ｈトランジスタともしきい値電圧の制御が可能である。
【００１２】本発明の第二の形態を図３を元に説明す
る。図３は基準電圧発生回路における本発明の第二の実
施例である。第一のＮｃｈトランジスタのドレイン１０
１を電源に接続し、ゲート１０２とソース１０３を第二
Ｎｃｈトランジスタのゲート１０５とドレイン１０４に
接続し、第二のＮｃｈトランジスタのソース１０６をＧ
ＮＤ端子に接続し、第一のＮｃｈトランジスタの下の支
持基板側ウェルを、電源電圧が変化してもＧＮＤに対し
て一定の正の電圧となる第一の外部入力端子１０７に接
続し、第二のＮｃｈトランジスタの下の支持基板側ウェ
ルを、ＧＮＤもしくは電源電圧が変化してもＧＮＤに対
して一定の負の電圧となる第二の外部入力端子１０８に
接続する。支持基板上に絶縁膜を介して設けられた半導
体膜上にトランジスタを作成し、支持基板の電位を正に
高くしていくとトランジスタのしきい値電圧は低くな
り、逆に負の方向に高くしていくとトランジスタのしき
い値電圧は高くなることはすでに知られている。支持基
板の電位をＧＮＤに設定したときのトランジスタのしき
い値電圧を基準しきい値電圧とすると、この場合、第一
のＮｃｈトランジスタのしきい値電圧は基準しきい値電
圧よりも低くなり、デプレッション・トランジスタとし
て動作する。さらに第二のＮｃｈトランジスタのしきい
値電圧は基準しきい値電圧かそれよりも高くなる。これ
を利用して第一の外部入力端子電圧もしくは第二の外部
端子電圧を変化させることにより、所望の基準電圧を得
ることができる。
る。図３は基準電圧発生回路における本発明の第二の実
施例である。第一のＮｃｈトランジスタのドレイン１０
１を電源に接続し、ゲート１０２とソース１０３を第二
Ｎｃｈトランジスタのゲート１０５とドレイン１０４に
接続し、第二のＮｃｈトランジスタのソース１０６をＧ
ＮＤ端子に接続し、第一のＮｃｈトランジスタの下の支
持基板側ウェルを、電源電圧が変化してもＧＮＤに対し
て一定の正の電圧となる第一の外部入力端子１０７に接
続し、第二のＮｃｈトランジスタの下の支持基板側ウェ
ルを、ＧＮＤもしくは電源電圧が変化してもＧＮＤに対
して一定の負の電圧となる第二の外部入力端子１０８に
接続する。支持基板上に絶縁膜を介して設けられた半導
体膜上にトランジスタを作成し、支持基板の電位を正に
高くしていくとトランジスタのしきい値電圧は低くな
り、逆に負の方向に高くしていくとトランジスタのしき
い値電圧は高くなることはすでに知られている。支持基
板の電位をＧＮＤに設定したときのトランジスタのしき
い値電圧を基準しきい値電圧とすると、この場合、第一
のＮｃｈトランジスタのしきい値電圧は基準しきい値電
圧よりも低くなり、デプレッション・トランジスタとし
て動作する。さらに第二のＮｃｈトランジスタのしきい
値電圧は基準しきい値電圧かそれよりも高くなる。これ
を利用して第一の外部入力端子電圧もしくは第二の外部
端子電圧を変化させることにより、所望の基準電圧を得
ることができる。
【００１３】図４は本発明の第三の形態を示している。
図４は基準電圧発生回路における本発明の第三の実施例
である。第一のＮｃｈトランジスタのドレイン１０１を
電源に接続し、ゲート１０２とソース１０３を第二Ｎｃ
ｈトランジスタのゲート１０５とドレイン１０４に接続
し、第二のＮｃｈトランジスタのソース１０６を抵抗成
分を持つ素子１１の一方に接続し、抵抗成分をもつ素子
１１の他方は接地する。さらに第一のＮｃｈトランジス
タの下の支持基板側ウェルを、電源電圧が変化してもＧ
ＮＤに対して一定の正の電圧となる第一の外部入力端子
１０７に接続し、第二のＮｃｈトランジスタの下の支持
基板側ウェルを接地する。この場合、第二のＮｃｈトラ
ンジスタの下の支持基板側ウェルの電位を接地している
ものの、抵抗成分をもつ素子があることにより第二のＮ
ｃｈトランジスタのソースの電位はＧＮＤに対し高くな
っているため、第二のＮｃｈトランジスタのしきい値電
圧は基準しきい値電圧よりも高くなる。よって、第一の
外部入力端子電圧と抵抗成分をもつ素子の抵抗値を制御
することにより所望の基準電圧を得ることができる。
図４は基準電圧発生回路における本発明の第三の実施例
である。第一のＮｃｈトランジスタのドレイン１０１を
電源に接続し、ゲート１０２とソース１０３を第二Ｎｃ
ｈトランジスタのゲート１０５とドレイン１０４に接続
し、第二のＮｃｈトランジスタのソース１０６を抵抗成
分を持つ素子１１の一方に接続し、抵抗成分をもつ素子
１１の他方は接地する。さらに第一のＮｃｈトランジス
タの下の支持基板側ウェルを、電源電圧が変化してもＧ
ＮＤに対して一定の正の電圧となる第一の外部入力端子
１０７に接続し、第二のＮｃｈトランジスタの下の支持
基板側ウェルを接地する。この場合、第二のＮｃｈトラ
ンジスタの下の支持基板側ウェルの電位を接地している
ものの、抵抗成分をもつ素子があることにより第二のＮ
ｃｈトランジスタのソースの電位はＧＮＤに対し高くな
っているため、第二のＮｃｈトランジスタのしきい値電
圧は基準しきい値電圧よりも高くなる。よって、第一の
外部入力端子電圧と抵抗成分をもつ素子の抵抗値を制御
することにより所望の基準電圧を得ることができる。
【００１４】本発明では、絶縁膜上の半導体膜の厚みを
２００〜１５００Ａとしている。これは、少なくとも半
導体膜の厚みが２００Ａ以上ないと上記工程における２
回の熱酸化工程で完全に半導体膜が消失してしまう。ま
た、半導体膜の厚みを１５００Ａ以上にすると半導体膜
に支持基板側ウェルを形成するイオン注入の際のイン
プラエネルギーが高くなり、半導体膜 に残るダメージ
が大きくなってしまう。よって、本発明に適用される半
導体膜の厚みは２００〜１５００Ａとなる。
２００〜１５００Ａとしている。これは、少なくとも半
導体膜の厚みが２００Ａ以上ないと上記工程における２
回の熱酸化工程で完全に半導体膜が消失してしまう。ま
た、半導体膜の厚みを１５００Ａ以上にすると半導体膜
に支持基板側ウェルを形成するイオン注入の際のイン
プラエネルギーが高くなり、半導体膜 に残るダメージ
が大きくなってしまう。よって、本発明に適用される半
導体膜の厚みは２００〜１５００Ａとなる。
【００１５】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を有する。 支持基板側のウェルの電位制御を行うことにより、各
トランジスタを個別にしきい値制御することができる。 支持基板側のウェルの電位制御によりトランジスタの
しきい値電圧を制御することが可能であるため、チャネ
ルイオン注入工程を削減することができ、コスト面から
みても効果的である。 支持基板がＰ型基板であっても支持基板側のウェルを
形成することができるので、Ｎｃｈトランジスタのしき
い値電圧を個別に制御可能であるため、２つのＮｃｈト
ランジスタを組み合わせて基準電圧発生回路を構成し、
支持基板側ウェルの電位制御を行うことにより、所望の
基準電圧を得ることができる。 集積回路内に複数の基準電圧を必要とする回路であっ
ても、チャネルイオン注入工程を行わずに複数の基準電
圧をつくることができる。
施され、以下に記載されるような効果を有する。 支持基板側のウェルの電位制御を行うことにより、各
トランジスタを個別にしきい値制御することができる。 支持基板側のウェルの電位制御によりトランジスタの
しきい値電圧を制御することが可能であるため、チャネ
ルイオン注入工程を削減することができ、コスト面から
みても効果的である。 支持基板がＰ型基板であっても支持基板側のウェルを
形成することができるので、Ｎｃｈトランジスタのしき
い値電圧を個別に制御可能であるため、２つのＮｃｈト
ランジスタを組み合わせて基準電圧発生回路を構成し、
支持基板側ウェルの電位制御を行うことにより、所望の
基準電圧を得ることができる。 集積回路内に複数の基準電圧を必要とする回路であっ
ても、チャネルイオン注入工程を行わずに複数の基準電
圧をつくることができる。
【図１】本発明の第一の実施の形態を示す図である。
【図２】従来の基準電圧発生回路の構成を示す図であ
る。
る。
【図３】本発明の第二の実施の形態を示す図である。
【図４】本発明の第三の実施の形態を示す図である。
１ 支持基板 ２ 支持基板上の絶縁膜 ３ 支持基板側第一のウェル用コンタクト開口部 ４ 半導体膜内第一のウェル ５ 支持基板側第一のウェル ６ 半導体膜内第二のウェル ７ ソースまたはドレイン ８ ポリゲート電極 ９ ＬＯＣＯＳ １０ デプレッション・チャネル領域 １１ 抵抗成分をもつ素子 １０１ Ｎｃｈデプレッション・トランジスタもしくは
第一のＮｃｈトランジスタのドレイン電極 １０２ Ｎｃｈデプレッション・トランジスタもしくは
第一のＮｃｈトランジスタのゲート電極 １０３ Ｎｃｈデプレッション・トランジスタもしくは
第一のＮｃｈトランジスタのソース電極 １０４ Ｎｃｈトランジスタもしくは第二のＮｃｈトラ
ンジスタのドレイン電極 １０５ Ｎｃｈトランジスタもしくは第二のＮｃｈトラ
ンジスタのゲート電極 １０６ Ｎｃｈトランジスタもしくは第二のＮｃｈトラ
ンジスタのソース電極 １０７ 支持基板電極 １０８ 第一の外部入力端子 １０９ 第二の外部入力端子
第一のＮｃｈトランジスタのドレイン電極 １０２ Ｎｃｈデプレッション・トランジスタもしくは
第一のＮｃｈトランジスタのゲート電極 １０３ Ｎｃｈデプレッション・トランジスタもしくは
第一のＮｃｈトランジスタのソース電極 １０４ Ｎｃｈトランジスタもしくは第二のＮｃｈトラ
ンジスタのドレイン電極 １０５ Ｎｃｈトランジスタもしくは第二のＮｃｈトラ
ンジスタのゲート電極 １０６ Ｎｃｈトランジスタもしくは第二のＮｃｈトラ
ンジスタのソース電極 １０７ 支持基板電極 １０８ 第一の外部入力端子 １０９ 第二の外部入力端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA09 AB08 AC04 BA16 BB05 BB14 BE09 BG07 5F110 AA08 AA15 AA16 BB04 CC02 DD01 DD11 DD22 EE09 EE30 GG01 GG25 HJ13
Claims (7)
- 【請求項１】 半導体からなる支持基板と、前記支持基
板上の絶縁膜と、前記絶縁膜上の半導体膜上にＣＭＯＳ
トランジスタを有し、前記支持基板の前記絶縁膜を有す
る側の前記ＣＭＯＳトランジスタの各トランジスタの下
部にそれぞれ前記支持基板と異なる導電型のウエルを有
し、前記ウエル内の前記ＣＭＯＳトランジスタのそれぞ
れのソースおよびドレインと離間した領域から前記絶縁
膜を貫通するウエル電極を有する半導体集積回路。 - 【請求項２】 半導体からなる支持基板と、前記支持基
板上の絶縁膜と、前記絶縁膜上の半導体膜上に複数のＮ
ＭＯＳトランジスタを有し、前記支持基板の前記絶縁膜
を有する側の前記複数のＮＭＯＳトランジスタの各トラ
ンジスタの下部にそれぞれ前記支持基板と異なる導電型
のウエルを有し、前記ウエル内の前記複数のＮＭＯＳト
ランジスタのそれぞれのソースおよびドレインと離間し
た領域から前記絶縁膜を貫通するウエル電極を有する半
導体集積回路。 - 【請求項３】 前記半導体膜の厚みが２００から１５０
０Ａである請求項１または２記載の半導体装置。 - 【請求項４】半導体からなる支持基板と、前記支持基板
上の絶縁膜と、前記絶縁膜上の半導体膜上にＣＭＯＳト
ランジスタを配置し、前記支持基板の前記絶縁膜を有す
る側の前記ＣＭＯＳトランジスタの各トランジスタの下
部にそれぞれ前記支持基板と異なる導電型のウエルを配
置し、前記ウエル内の前記ＣＭＯＳトランジスタのそれ
ぞれのソースおよびドレインと離間した領域から前記絶
縁膜を貫通するウエル電極を配置し、前記ウエル電極に
印加する電位により前記ＣＭＯＳトランジスタのしきい
値電圧を制御するトランジスタのしきい値電圧制御方
法。 - 【請求項５】半導体からなる支持基板と、前記支持基板
上の絶縁膜と、前記絶縁膜上の半導体膜上に複数のＮＭ
ＯＳトランジスタを配置し、前記支持基板の前記絶縁膜
を有する側の前記複数のＮＭＯＳトランジスタの各トラ
ンジスタの下部にそれぞれ前記支持基板と異なる導電型
のウエルを配置し、前記ウエル内の前記複数のＮＭＯＳ
トランジスタのそれぞれのソースおよびドレインと離間
した領域から前記絶縁膜を貫通するウエル電極を配置
し、前記ウエル電極に印加する電位により前記複数のＮ
ＭＯＳトランジスタのしきい値電圧を制御するトランジ
スタのしきい値制御方法。 - 【請求項６】 支持基板上に絶縁膜を介して設けられた
２００〜１５００Ａの半導体膜上にＣＭＯＳトランジス
タを形成する半導体集積回路において、 前記半導体膜上にポリゲート電極を形成し、 前記ポリゲート電極をマスクとして高濃度イオン注入に
よりソースおよびドレインを形成し、 前記ポリゲート電極および前記ソースおよび前記ドレイ
ンの下の絶縁膜と支持基板との界面に支持基板とは異な
るタイプの不純物にて支持基板側ウェルを形成し、 前記半導体膜、前記支持基板上の絶縁膜を貫通して前記
支持基板側ウェルまで達する開口部より支持基板側ウェ
ル電極を形成し、 前記支持基板側ウェルの電位を変化させることによりト
ランジスタのしきい値電圧を変化させることができるこ
とを特徴とする半導体集積回路。 - 【請求項７】 支持基板上に絶縁膜を介して設けられた
２００〜１５００Ａの半導体膜上に第一のＮｃｈトラン
ジスタと第二のＮｃｈトランジスタを形成し、第一のＮ
ｃｈトランジスタと第二のＮｃｈトランジスタの下の支
持基板内の絶縁膜との界面付近に支持基板と異なる型の
不純物でそれぞれ支持基板側ウェルを形成した半導体集
積回路において、前記第一のＮｃｈトランジスタのドレ
インを電源に接続し、ゲートとソースを第二Ｎｃｈトラ
ンジスタのゲートとドレインに接続し、 前記第二のＮｃｈトランジスタのソースをＧＮＤ端子に
接続し、 前記第一のＮｃｈトランジスタの下の支持基板側ウェル
を、電源電圧が変化してもＧＮＤに対して一定の正の電
圧となる第一の外部入力端子に接続し、 前記第二のＮｃｈトランジスタの下の支持基板側ウェル
を、電源電圧が変化してもＧＮＤに対して一定の負の電
圧となる第二の外部入力端子に接続し、 前記第一の外部入力端子の電圧および第二の外部入力端
子の電圧を変化させることにより所望の一定基準電圧を
得ることを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121334A JP2002314041A (ja) | 2001-04-19 | 2001-04-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121334A JP2002314041A (ja) | 2001-04-19 | 2001-04-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314041A true JP2002314041A (ja) | 2002-10-25 |
Family
ID=18971230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001121334A Pending JP2002314041A (ja) | 2001-04-19 | 2001-04-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018163696A1 (ja) * | 2017-03-10 | 2018-09-13 | 三菱重工業株式会社 | 半導体装置 |
-
2001
- 2001-04-19 JP JP2001121334A patent/JP2002314041A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018163696A1 (ja) * | 2017-03-10 | 2018-09-13 | 三菱重工業株式会社 | 半導体装置 |
| JP2018152429A (ja) * | 2017-03-10 | 2018-09-27 | 三菱重工業株式会社 | 半導体装置 |
| US10833673B2 (en) | 2017-03-10 | 2020-11-10 | Mitsubishi Heavy Industries, Ltd. | Semiconductor device |
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