KR100264212B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 듀얼 게이트(dual gate)를 형성시 도핑된 제 1 폴리실리콘층 위에 결정 그레인(grain)이 큰 폴리실리콘층을 비정질 실리콘으로 부터 형성하므로서 도핑이온의 측면 확산을 방지하고 문턱전압 변화 문제를 해결한 반도체장치의 듀알게이트를 갖는 CMOS 트랜지스터 제조방법에 관한 것이다.
이를 위하여 본 발명은 접합을 이루는 제 1 및 제 2 도전형의 웰과 접합 위에 형성된 격리막과 격리막을 제외한 상기 웰의 표면에 형성된 게이트절연막을 갖는 반도체기판 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 상에 결정화가 가능한 제 2 도전층을 형성하는 단계와, 제 1 및 제 2 도전형 웰에 각각 대응하는 제 2 도전층에 제 2 도전형 불순물이온과 제 1 도전형 불순물이온으로 도핑시키는 단계와, 도핑된 제 2 도전층을 결정화하는 단계와, 결정화된 제 2 도전층 위에 금속-실리사이드층을 형성하는 단계와, 실리사이드층과 제 2 도전층 그리고 제 1 도전층의 소정 부위를 제거하여 게이트를 패터닝하는 단계와, 게이트측면에 위치한 제 1 및 제 2 도전형 웰에 각각 제 2 도전형과 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 듀얼 게이트(dual gate)를 형성시 도핑된 제 1 폴리실리콘층 위에 결정 그레인(grain)이 큰 폴리실리콘층을 비정질 실리콘으로 부터 형성하므로서 도핑이온의 측면 확산을 방지하고 문턱전압 변화 문제를 해결한 반도체장치의 듀알게이트를 갖는 CMOS 트랜지스터 제조방법에 관한 것이다.
반도체 집적회로에 있어서 동작 특성 및 집적도를 향상시키기 위해 선폭을 서브 미크론(submicron)으로 축소하였다. 따라서, 반도체 집적회로의 구성 요소인 모스트랜지스터(MOS transister)에 있어서 인접하는 게이트 선들(gate line) 사이의 간격(space)도 감소된다. 그러므로, 게이트 선들 사이의 기생 커패시턴스(capacitance)도 크게 증가하여 회로의 신호전달속도가 크게 저하되게 되었다. 반도체 집적회로에 있어서 신호전달속도는 지연 시간(delay time)에 의해 영향을 받는 데, 이 지연 시간은 게이트 선의 선저항(R)과 게이트 선들 사이의 기생 커패시턴스(C)에 의해 결정된다.
그러므로, 회로의 신호전달속도를 향상시키기 위하여 게이트의 선저항을 낮추거나, 또는, 게이트 선들 사이의 간격을 크게하여 기생 커패시턴스를 감소시켜야 한다. 그러나, 게이트 선들 사이의 간격을 크게하면 집적도를 증가시키기 어려우므로 게이트의 선저항을 감소시켜 신호의 지연 시간을 감소시켜야 한다. 일반적으로, 게이트의 선저항을 감소시키기 위해 게이트를 불순물이 고농도로 도핑(doping)된 다결정실리콘 상에 실리사이드(silicide)를 적층한 폴리사이드(polycide) 구조로 형성한다.
한편, CMOS 트랜지스터가 고집적화되면서 N 및 P모스트랜지스터 각각의 크기가 작아짐에 따라 단채널 효과(short channel effect) 및 핫 캐리어(hot carrier)에 의해 소자의 특성이 저하된다. N 및 P모스트랜지스터 각각을 LDD (Lightly Doped Drain) 구조로 형성하여 소자의 특성이 저하되는 것을 방지하였다.
또한, CMOS 트랜지스터는 P모스트랜지스터의 게이트에 N모스트랜지스터의 게이트와 동일하게 N형의 불순물이 고농도로 도핑된다. 그러므로, P모스트랜지스터는 채널(channel)이 기판의 표면에 형성되지 않고 벌크(bulk) 내에 형성되어 펀치드루우(punch through)에 의해 항복전압(breakdown voltage)이 저하된다.
따라서, P모스트랜지스터는 P형의 불순물이 고농도로 도핑된 게이트를 갖고 N모스트랜지스터는 N형의 불순물이 고농도로 도핑된 게이트를 갖는 듀얼 게이트(dual gate) CMOS 트랜지스터가 개발되었다. 듀얼 게이트 CMOS 트랜지스터에서 P모스트랜지스터는 채널이 기판의 표면에 형성되므로 펀치드루우에 의해 항복전압이 저하되는 것이 방지된다.
듀얼 게이트 CMOS 트랜지스터도 게이트를 불순물이 고농도로 도핑된 다결정실리콘과 실리사이드로 이루어진 폴리사이드 구조로 형성하여 집적도의 향상에 따른 신호전달 속도가 저하되는 것을 해결하였다. 그러나, 게이트가 폴리사이드 구조로 형성된 듀얼 게이트 CMOS 트랜지스터는 고온 공정시 다결정실리콘에 고농도로 도핑된 불순물이 실리사이드로 확산된다. 그리고, 실리사이드는 다결정실리콘보다 확산되는 속도가 매우 크므로 확산된 불순물이 측방으로 확산된다. 그러므로, N+ 다결정실리콘과 P+ 다결정실리콘의 N형 불순물과 P형 불순물은 실리사이드를 통해 상호 확산되어 MOS 트랜지스터의 문턱전압(threshold voltage : Vt)이 변하게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, 기판(11)에 P형 및 N형의 불순물을 순차적으로 도핑하여 P웰(12) 및 N웰(13)을 형성한다. 그리고, P웰(12) 및 N웰(13)이 접합을 이루는 부분 상에 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 단일 소자들 사이를 전기적으로 격리하기 위한 필드산화막(14)을 형성한다.
도 1b를 참조하면, P웰(12) 및 N웰(13) 표면에 열산화하여 게이트산화막(15)을 형성한다. 그리고, 필드산화막(14) 및 게이트산화막(15) 상에 도핑되지 않은 다결정실리콘 또는 비정질실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 실리콘층을 형성한다.
도 1c를 참조하면, 실리콘층의 P웰(12)과 대응하는 부분에 아세닉(As) 또는 인(P) 등의 N형의 불순물을, N웰(13)과 대응하는 부분에 보론(B) 또는 BF2 등의 P형의 불순물을 고농도로 각각 이온 주입하여 N형 다결정실리콘층(17)과 P형 다결정실리콘층(18)을 형성한다. 그리고, N형 및 P형 다결정실리콘층(17)(18) 상에 텅스턴 실리사이드(WSix) 등과 같은 고융점 금속의 실리사이드층(19)을 CVD 방법으로 증착한다.
그다음, N형 및 P형 다결정실리콘층(17)(18)과 실리사이드층(19)의 소정 부위를 포토리쏘그래피 방법으로 제거하여 게이트를 패터닝한다.
그리고, 게이트를 마스크로 사용하여 P웰(12)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을, N웰(13)에 보론(B) 또는 BF2 등의 P형의 불순물을 고농도로 각각 이온주입하여 불순물영역을 형성한다.
그러나, 상술한 종래의 반도체장치의 제조방법에 의하여 형성된 듀얼-폴리사이드 게이트 구조는 n+형 게이트와 p+형 게이트가 폴리실리콘층과 실리사이드층이 이후의 열공정에 의해 측면확산(latteral diffusion)이 발생하여 NMOS 소자와 PMOS 소자간의 간격이 좁아지게 되어 문턱전압 쉬프트를 일으키고, 또한 p+형 게이트로 부터 게이트산화막으로 붕소이온의 침투가 발생하여 문턱전압을 변화시키므로서 소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명의 목적은 듀얼 게이트(dual gate)를 형성시 도핑된 제 1 폴리실리콘층 위에 결정 그레인(grain)이 큰 폴리실리콘층을 비정질 실리콘으로 부터 형성하므로서 도핑이온의 측면 확산을 방지하고 문턱전압 변화 문제를 해결한 반도체장치의 듀알게이트를 갖는 CMOS 트랜지스터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 제조방법은 접합을 이루는 제 1 및 제 2 도전형의 웰과 접합 위에 형성된 격리막과 격리막을 제외한 상기 웰의 표면에 형성된 게이트절연막을 갖는 반도체기판 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 상에 결정화가 가능한 제 2 도전층을 형성하는 단계와, 제 1 및 제 2 도전형 웰에 각각 대응하는 제 2 도전층에 제 2 도전형 불순물이온과 제 1 도전형 불순물이온으로 도핑시키는 단계와, 도핑된 제 2 도전층을 결정화하는 단계와, 결정화된 제 2 도전층 위에 금속-실리사이드층을 형성하는 단계와, 실리사이드층과 제 2 도전층 그리고 제 1 도전층의 소정 부위를 제거하여 게이트를 패터닝하는 단계와, 게이트측면에 위치한 제 1 및 제 2 도전형 웰에 각각 제 2 도전형과 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
다결정실리콘에 있어서, 그레인의 크기가 작아지면 이온주입된 이온들이 이러한 그레인들의 계면 사이로 확산이 증가할 확률이 높아지게 된다. 그러나, 그레인의 크기가 크면 동일 체적에서 이온들이 그레인의 경계면을 타고 확산할 수 있는 확률이 현저하게 저하된다. 즉, 그레인의 크기가 작아지면 작은 경계면을 따라 확산이 용이한 반면, 그레인 경계면이 크면 이온들의 확산경로가 되는 경계면 자체의 면적이 줄어들게 되어 확산작용이 곤란하게 된다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 제조 공정단면도로서 형성될 소자의 채널 폭 방향에서 바라본 도면이다.
도 2a를 참조하면, 기판(21)에 P형 및 N형의 불순물을 순차적으로 도핑하여 P웰(22) 및 N웰(23)을 형성한다. 그리고, P웰(22) 및 N웰(23)이 접합을 이루는 부분 상에 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 단일 소자들 사이를 전기적으로 격리하기 위한 필드산화막(24)을 형성한다.
그리고, P웰(22) 및 N웰(23) 표면에 열산화하여 게이트산화막(25)을 형성한다음, 필드산화막(24) 및 게이트산화막(25) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 제 1 실리콘층(26)을 형성한다.
그 다음, 제 1 실리콘층(26) 위에 도핑되지 아니한 비정질 실리콘층을 저압CVD방법으로 증착하여 제 2 실리콘층(27)을 형성한다. 이때에는 제 1 실리콘층(26)이 도전성을 갖고 있으나 제 2 실리콘층(27)은 도핑되지 않아 도전성을 갖고 있지 아니하다.
도 2b를 참조하면, 제 2 실리콘층에 이온주입 마스크를 각각 형성한 다음 이를 이용하여 제 2 실리콘층의 P웰(22)과 대응하는 부분에 아세닉(As) 또는 인(P) 등의 N형의 불순물을, N웰(23)과 대응하는 부분에 보론(B) 또는 BF2 등의 P형의 불순물을 고농도로 각각 이온 주입하여 N형 비정질 실리콘층(28)과 P형 비정질 실리콘층(29)을 형성한다.
도 2c를 참조하면, 도핑된 비정질실리콘층(28, 29)의 그레인 크기를 크게하기 위하여 열처리를 실시하여 재생성된 비정질실리콘층(280, 290)을 형성시킨다.
그리고, 각각 N형 및 P형인 재생성된 다결정실리콘층(280, 290) 상에 텅스턴 실리사이드(WSix) 등과 같은 고융점 금속의 실리사이드층(30)을 CVD 방법으로 증착한다.
그다음, 제 1 실리콘층(26), N형 및 P형 재생성된 다결정실리콘층(280)(290)과 실리사이드층(30)의 소정 부위를 포토리쏘그래피 방법으로 제거하여 게이트를 패터닝한다.
그리고, 게이트를 마스크로 사용하여 P웰(22)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을, N웰(23)에 보론(B) 또는 BF2 등의 P형의 불순물을 고농도로 각각 이온주입하여 불순물영역을 형성하므로서 CMOS 트랜지스터를 형성한다.
상기에서, N 및 P형의 불순물영역은 N 및 P모스트랜지스터의 소오스 및 드레인영역으로 이용된다.
따라서, 본 발명에 따른 반도체장치의 제조방법은 듀얼 게이트(dual gate)를 형성시 도핑된 제 1 폴리실리콘층 위에 결정 그레인(grain)이 큰 폴리실리콘층을 비정질 실리콘으로 부터 형성하므로서 도핑이온의 측면 확산을 방지하고 붕소이온의 게이트산화막으로의 침투를 방지하므로서 안정된 문턱전압을 제공하는 장점이 있다.

Claims (5)

  1. 접합을 이루는 제 1 및 제 2 도전형의 웰과 상기 접합 위에 형성된 격리막과 상기 격리막을 제외한 상기 웰의 표면에 형성된 게이트절연막을 갖는 반도체기판 위에 제 1 도전층을 형성하는 단계와,
    상기 제 1 도전층 상에 결정화가 가능한 제 2 도전층을 형성하는 단계와,
    상기 제 1 및 제 2 도전형 웰에 각각 대응하는 상기 제 2 도전층에 제 2 도전형 불순물이온과 제 1 도전형 불순물이온으로 도핑시키는 단계와,
    도핑된 제 2 도전층을 결정화하는 단계와,
    결정화된 상기 제 2 도전층 위에 금속-실리사이드층을 형성하는 단계와,
    상기 실리사이드층과 상기 제 2 도전층 그리고 상기 제 1 도전층의 소정 부위를 제거하여 게이트를 패터닝하는 단계와,
    상기 게이트측면에 위치한 상기 제 1 및 상기 제 2 도전형 웰에 각각 제 2 도전형과 제 1 도전형 불순물 영역을 형성하는 단계로 이루어진 반도체장치의 제조방법.
  2. 청구항 1에 있어서, 상기 제 1 도전층은 불순물 이온이 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 청구항 1에 있어서, 상기 제 2 도전층은 불순물이 도핑되지 아니한 비정질 실리콘으로 형성하는 것이 특징인 반도체장치의 제조방법.
  4. 청구항 1에 있어서, 상기 제 2 도전층을 결정화하는 단계는 상기 제 2 도전층에 열처리를 실시하여 형성하는 것이 특징인 반도체장치의 제조방법.
  5. 청구항 1에 있어서, 상기 금속-실리사이드층은 텅스텐-실리사이드를 이용한 스퍼터링방법으로 형성하는 것이 특징인 반도체장치의 제조방법.
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