JP2008198854A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】確実にオン電流を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１の表面に、凹み部３が形成されている。シリコン基板１の表面は（００１）面である。また、凹み部３の底面は（００１）面であり、傾斜面の一方は（１１１）面であり、他方は（−１−１１）面である。凹み部３の底面及び傾斜面上にゲート絶縁膜としてシリコン酸化膜４が形成されている。シリコン絶縁膜４上にゲート電極１１が形成されている。ゲート電極１１は、凹み部３の底面の上方に位置するニッケルシリサイド膜８、及び傾斜面の上方に位置する不純物導入部１０から構成されている。不純物導入部１０は、ニッケルシリサイド膜にｎ型不純物が導入されて構成されている。従って、不純物導入部１０の仕事関数は、ニッケルシリサイド膜８の仕事関数よりも小さくなっている。
【選択図】図１

Description

本発明は、オン電流の向上を図った半導体装置及びその製造方法に関する。

近年、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）について、オン電流を高く維持したまま微細化することが要請されている。そして、電界効果トランジスタに関し、ソース端におけるキャリアの注入初速度を向上させることによりオン電流が向上することが報告されている（非特許文献１）。また、ｐチャネルＭＯＳ型電界効果トランジスタに関し、移動方向を｛１１０｝面内の＜１１０＞方向にした場合に、正孔の移動度が最も高くなることが報告されている（非特許文献２）。

これらの報告を考慮すると、ｐチャネルＭＯＳ型電界効果トランジスタでは、ソース端における正孔の移動方向を｛１１０｝面内の＜１１０＞方向にすることにより、オン電流を向上させることができると考えられる。

しかしながら、現在の半導体装置の製造技術では、ソース端における正孔の移動方向を｛１１１｝面内の＜１１０＞方向にすることは非常に困難である。

特開２０００−８２８１３号公報 特開平５−３１５６０５号公報 特開平６−９７４３１号公報 L. Kucci et al., IEDM Tech. Dig., p.617 (2005) H. Irie et al., IEDM Tech. Dig., p.225 (2004)

本発明は、確実にオン電流を向上させることができる半導体装置及びその製造方法を提供することを目的とする。

本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明に想到した。

本願発明に係る半導体装置には、平坦面、及びこれを挟みそのミラー指数が｛１１１｝である傾斜面を備えた凹み部が表面に形成されたシリコン基板と、前記平坦面及び傾斜面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、が設けられている。そして、前記シリコン基板の表面に、前記傾斜面まで延在するソース領域及びドレイン領域が形成されている。

本願発明に係る半導体装置の製造方法では、シリコン基板の表面に、平坦面、及びこれを挟みそのミラー指数が｛１１１｝である傾斜面を備えた凹み部を形成し、その後、前記平坦面及び傾斜面上にゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。そして、前記シリコン基板の表面に、前記傾斜面まで延在するソース領域及びドレイン領域を形成する。

本発明によれば、ミラー指数が｛１１１｝の傾斜面がチャネルとして機能する凹み部に設けられているため、ソース端における注入初速度を向上させ、オン電流を向上させることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る半導体装置の構造を示す断面図である。

本実施形態では、図１に示すように、シリコン基板１の表面に、凹み部３が形成されている。シリコン基板１の表面のミラー指数は（００１）面である。また、凹み部３の底面（平坦面）のミラー指数は（００１）面であり、傾斜面の一方のミラー指数は（１１１）面であり、他方のミラー指数は（−１−１１）面である。そして、凹み部３の底面及び傾斜面上にゲート絶縁膜としてシリコン酸化膜４が形成されている。また、シリコン絶縁膜４上にはゲート電極１１が形成されている。ゲート電極１１は、凹み部３の底面の上方に位置するニッケルシリサイド膜８、及び傾斜面の上方に位置する不純物導入部１０から構成されている。不純物導入部１０は、ニッケルシリサイド膜にｎ型不純物が導入されて構成されている。ｎ型不純物としては、Ｓｂ（アンチモン）、Ａｓ（砒素）及びＰ（リン）等が挙げられる。従って、不純物導入部１０の仕事関数は、ニッケルシリサイド膜８の仕事関数よりも小さくなっている。また、不純物導入部１０の側方には、シリコン酸化物等から構成されたサイドウォール１３が形成されている。

また、シリコン基板１のサイドウォール１３直下の表面には、低濃度不純物拡散層１２が形成されている。低濃度不純物拡散層１２にはｐ型不純物が導入されている。また、低濃度不純物拡散層１２は、凹み部３の傾斜面まで延在しており、その一部は平面視で不純物導入部１０と重なり合っている。更に、平面視で、ゲート電極１１との間で低濃度不純物拡散層１２を挟むようにして、高濃度不純物拡散層１４がシリコン基板１の表面に形成されている。高濃度不純物拡散層１４にもｐ型不純物が導入されている。一対の低濃度不純物拡散層１２及び高濃度不純物拡散層１４の対からソース領域が構成され、もう一対の低濃度不純物拡散層１２及び高濃度不純物拡散層１４の対からドレイン領域が構成されている。

このようにして、ｐチャネル電界効果トランジスタが構成されている。更に、このｐチャネル電界効果トランジスタを覆う層間絶縁膜１５が形成されている。層間絶縁膜１５には、高濃度不純物拡散層１４まで達するコンタクトホールが形成されており、その内部にコンタクトプラグ１６が埋め込まれている。なお、高濃度不純物拡散層１４とコンタクトプラグ１６との間に、シリサイド層が形成されていてもよい。また、層間絶縁膜１５には、ゲート電極１１まで達するコンタクトホールも形成されており、その内部にもコンタクトプラグ（図示せず）が形成されている。そして、層間絶縁膜１５上に、コンタクトプラグ１６等に接続される配線１７が形成されている。更に、他の層間絶縁膜及び配線等が形成されている。

前述のように、電界効果トランジスタでは、ソース端におけるキャリアの注入初速度を向上させることにより、高いオン電流を得ることができる。但し、従来、キャリアの注入初速度が理論的には向上するであろうという技術はあるものの、実際に電界効果トランジスタを製造することができる技術は確立されていない。例えば、シリコン基板の｛１１０｝面を露出させ、その上にトランジスタを形成する技術は確立されていない。

これに対し、本実施形態では、凹み部３の傾斜面が｛１１１｝面となっている。｛１１１｝面における正孔の移動度は、｛１１０｝面内の＜１１０＞方向ほどではないが、｛００１｝面における移動度よりも高い。このことは、非特許文献２のＦｉｇ．３等から理解できる。そして、本実施形態では、凹み部３の傾斜面まで低濃度不純物拡散層１２が延在している。つまり、本実施形態では、ソース端におけるシリコン基板１の面方位が｛１１１｝面となっているのである。このため、従来のｐチャネル電界効果トランジスタよりも、ソース端における正孔の注入初速度が向上し、高いオン電流を得ることができる。更に、｛１１１｝面は、｛００１｝面に対してアルカリ性溶液を用いた異方性エッチングを行うことにより、露出させることが可能であることが知られており、本実施形態に係る半導体装置を製造する工程に困難なものは含まれていない。

更に、本実施形態では、低濃度不純物拡散層１２がエクステンション領域として作用するが、この上方に、チャネルの中心部の上方に位置するニッケルシリサイド膜８よりも仕事関数が小さい不純物導入部１０が存在しているため、ゲート電極１１がニッケルシリサイド膜８のみから構成されている場合よりも、ソース端における正孔濃度が高い。従って、｛１１１｝面における正孔の移動度と｛００１｝面における移動度との差が顕著である。

また、本実施形態では、エクステンション領域として作用する低濃度不純物拡散層１２が凹み部３を挟むようにして形成されているため、そのチャネル側の端部における接合が浅い。つまり、ソース領域及びドレイン領域における浅い接合の実現が容易である。更に、エクステンション領域のシート抵抗も低い。

次に、本実施形態に係る半導体装置を製造する方法について説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。

先ず、図２Ａに示すように、表面のミラー指数が（００１）で、表面の導電型がｎ型のリコン基板１上にシリコン酸化膜２を堆積法等により形成する。シリコン酸化膜２の厚さは、例えば２ｎｍ程度とする。

次に、図２Ｂに示すように、シリコン酸化膜２のうちで凹み部３を形成する予定の部分をエッチングにより除去する。

次いで、図２Ｃに示すように、シリコン酸化膜２をマスクとし、アルカリ性溶液を用いてシリコン基板１の表面の異方性エッチングを行うことにより、凹み部３を形成する。この結果、凹み部３の底面のミラー指数は（００１）となり、傾斜面のミラー指数は（１１１）及び（−１−１１）となる。凹み部３の深さは、例えば１０〜２０ｎｍ程度とする。

その後、図２Ｄに示すように、シリコン基板１上にゲート絶縁膜としてシリコン酸化膜４を堆積法又は熱酸化法等により形成する。シリコン酸化膜４の厚さは、例えば２ｎｍ程度とする。

続いて、図２Ｅに示すように、凹み部３の内側のシリコン酸化膜４上に多結晶シリコン膜５を形成する。多結晶シリコン膜５の厚さは、例えば２ｎｍ程度とする。多結晶シリコン膜５は、例えば全面に多結晶シリコン膜を形成した後に、これをパターニングすることにより得ることができる。

次に、シリコン酸化膜４上にシリコン窒化膜６を形成し、シリコン窒化膜６のエッチングを行うことにより、図２Ｆに示すように、多結晶シリコン膜５の上面を露出させる。シリコン窒化膜６は、多結晶シリコン膜５よりも厚くする。

次いで、図２Ｇに示すように、多結晶シリコン膜５上にニッケル膜７を形成する。

その後、熱処理を行うことにより、多結晶シリコン膜５とニッケル膜７とを反応させて、図２Ｈに示すように、ニッケルシリサイド膜８を形成する。そして、シリコン窒化膜６及びその下のシリコン酸化膜４を除去する。なお、ニッケルシリサイド膜８の形成の前にシリコン窒化膜６を除去してもよい。また、シリコン酸化膜４は、多結晶シリコン膜５の形成時等に除去しておいてもよい。

続いて、図２Ｉに示すように、ニッケルシリサイド膜８のうちで不純物導入部１０を形成する予定の部分のみを露出するシリコン窒化膜９を形成する。換言すると、シリコン基板１の露出部分及びニッケルシリサイド膜８の中心部を覆うシリコン窒化膜９を形成する。

次に、図２Ｊに示すように、シリコン窒化膜９をマスクとし、Ｓｂ、Ａｓ及びＰ等のｎ型不純物をニッケルシリサイド膜８にイオン注入することにより、不純物導入部１０を形成する。

次いで、図２Ｋに示すように、シリコン窒化膜９を除去する。また、熱処理を行うことにより、不純物導入部１０に導入されているｎ型不純物を偏析させて、不純物導入部１０の仕事関数をニッケルシリサイド膜８の仕事関数よりも小さくする。このような偏析の過程は、雪かき効果とよばれることもある。

その後、ゲート電極１１をマスクとし、Ｂ（ボロン）等のｐ型不純物をシリコン基板１にイオン注入することにより、図２Ｌに示すように、低濃度不純物拡散層１２を形成する。低濃度不純物拡散層１２における不純物濃度は、例えば５×１０¹⁸ｃｍ^-3〜１０¹⁹ｃｍ^-3程度とする。

続いて、図２Ｍに示すように、ゲート電極１１の側方にサイドウォール１３を形成する。更に、ゲート電極１１及びサイドウォール１３をマスクとし、Ｂ（ボロン）等のｐ型不純物をシリコン基板１にイオン注入することにより、高濃度不純物拡散層１４を形成する。一対の低濃度不純物拡散層１２及び高濃度不純物拡散層１４の対からソース領域が構成され、もう一対の低濃度不純物拡散層１２及び高濃度不純物拡散層１４の対からドレイン領域が構成される。このようにして、ｐチャネル電界効果トランジスタが作製される。

次に、図２Ｌに示すように、ｐチャネル電界効果トランジスタを覆う層間絶縁膜１５を形成し、この層間絶縁膜１５に、高濃度不純物拡散層１４まで到達するコンタクトホール及びゲート電極１１まで到達するコンタクトホールを形成する。次いで、高濃度不純物拡散層１４まで到達するコンタクトホール内に、タングステン等からなるコンタクトプラグ１６を埋め込み、高濃度不純物拡散層１４まで到達するコンタクトホール内に、タングステン等からなるコンタクトプラグ１６を埋め込み、ゲート電極１１まで到達するコンタクトホール内にもタングステン等からなるコンタクトプラグ（図示せず）を埋め込む。

その後、更に上層の層間絶縁膜及び配線等を形成する。このようにして、半導体装置が完成する。

次に、本願発明者が行ったオン電流の変化に関するシミュレーションの内容及び結果について説明する。図３は、シミュレーションにおいて基準とした電界効果トランジスタの構造を示す断面図であり、図４Ａ乃至図４Ｄは、夫々シミュレーションの対象とした電界効果トランジスタの構造を示す断面図である。

このシミュレーションでは、図４Ａ乃至図４Ｄに示す４種類の電界効果トランジスタにおけるオン電流を図３に示す電界効果トランジスタのオン電流と比較した。基準構造の電界効果トランジスタでは、図３に示すように、平面視でのソース２１及びドレイン２２とゲート２３との重なり長を５ｎｍとした。また、ソース２１とドレイン２２との間隔（チャネルの長さ）を３０ｎｍとした。また、ソース２１、ドレイン２２及びチャネルにおける正孔の移動度をいずれも３００ｃｍ²Ｖ^-1ｓ^-1とした。

一方、構造Ａの電界効果トランジスタでは、図４Ａに示すように、ソース２１ａの位置及び構造をソース２１と同一としながら、ソース２１ａにおける正孔の移動度を４００ｃｍ²Ｖ^-1ｓ^-1とした。

構造Ｂの電界効果トランジスタでは、図４Ｂに示すように、ソース２１ｂのチャネルから離間する側の端部の位置をソース２１よりもチャネル寄りにしながら、ソース２１ｂにおける正孔の移動度を４００ｃｍ²Ｖ^-1ｓ^-1とした。

構造Ｃの電界効果トランジスタでは、図４Ｃに示すように、ソース２１ｃのチャネルから離間する側の端部の位置をソース２１よりもチャネル寄りにすると共に、チャネル側の端部の位置をゲート電極２３の端部に整合させながら、ソース２１ｃにおける正孔の移動度を４００ｃｍ²Ｖ^-1ｓ^-1とした。

構造Ｃの電界効果トランジスタでは、図４Ｄに示すように、ソース２１ｄのチャネルから離間する側の端部の位置をゲート電極２３の端部に整合させながら、ソース２１ｄにおける正孔の移動度を４００ｃｍ²Ｖ^-1ｓ^-1とした。

そして、構造Ａ、Ｂ、Ｃ及びＤの各電界効果トランジスタにおけるオン電流を算出し、基準構造の電界効果トランジスタにおけるオン電流と比較した。この結果を図５に示す。図５に示すように、構造Ａ及びＢの電界効果トランジスタにおいて、オン電流の向上率が特に顕著なものとなった。上述の実施形態では、構造Ａ又はＢと同様の構造が採用されているため、このシミュレーションの結果からもオン電流が向上するといえる。

なお、上述の実施形態に、所謂歪シリコン技術を組み合わせてもよい。例えば、ソース領域及びドレイン領域にＳｉＧｅ層を埋め込んでもよい。また、窒化膜キャップを形成してもよい。

また、特許文献１には、凹み部の傾斜面と平坦面とのなす角の大きさを４５度とすることが記載されているが、実際にこのような傾斜面を形成することは極めて困難である。

特許文献２には、ゲート電極内の仕事関数を異ならせることが記載されているが、仕事関数を異ならせるだけでは、十分にキャリアの移動度を向上させたり、オン電流を向上させたりすることはできない。

特許文献３には、傾斜面のミラー指数を（１１１）とすることが記載されているが、チャネルがソース領域及びドレイン領域よりも高い位置にあるため、ソース領域及びドレイン領域の形成が困難である。また、浅い接合の形成も困難である。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
平坦面、及びこれを挟みそのミラー指数が｛１１１｝である傾斜面を備えた凹み部が表面に形成されたシリコン基板と、
前記平坦面及び傾斜面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板の表面に形成され、前記傾斜面まで延在するソース領域及びドレイン領域と、
を有することを特徴とする半導体装置。

（付記２）
前記ソース領域及びドレイン領域の導電型がｐ型であることを特徴とする付記１に記載の半導体装置。

（付記３）
前記平坦面のミラー指数が｛００１｝であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記ゲート電極の前記傾斜面の上方の部分の仕事関数が前記平坦面の上方の部分の仕事関数よりも小さいことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記ゲート電極は、ニッケルシリサイド膜を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
シリコン基板の表面に、平坦面、及びこれを挟みそのミラー指数が｛１１１｝である傾斜面を備えた凹み部を形成する工程と、
前記平坦面及び傾斜面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面に、前記傾斜面まで延在するソース領域及びドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記７）
前記ソース領域及びドレイン領域の導電型をｐ型とすることを特徴とする付記６に記載の半導体装置の製造方法。

（付記８）
前記平坦面のミラー指数を｛００１｝とすることを特徴とする付記６又は７に記載の半導体装置の製造方法。

（付記９）
前記ゲート電極の前記傾斜面の上方の部分の仕事関数を前記平坦面の上方の部分の仕事関数よりも小さくする工程を有することを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）
前記ゲート電極を形成する工程は、ニッケルシリサイド膜を形成する工程を有することを特徴とする付記６乃至９のいずれか１項に記載の半導体装置の製造方法。

本発明の実施形態に係る半導体装置の構造を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図２Ａに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｇに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｈに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｉに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｊに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｋに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｌに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｍに引き続き、半導体装置の製造方法を示す断面図である。 シミュレーションにおいて基準とした電界効果トランジスタの構造を示す断面図である。 電界効果トランジスタの構造Ａを示す断面図である。 電界効果トランジスタの構造Ｂを示す断面図である。 電界効果トランジスタの構造Ｃを示す断面図である。 電界効果トランジスタの構造Ｄを示す断面図である。 シミュレーションの結果を示すグラフである。

符号の説明

１：シリコン基板
３：凹み部
４：シリコン酸化膜
８：ニッケルシリサイド膜
１０：不純物導入部
１１：ゲート電極

Claims (6)

1. 平坦面、及びこれを挟みそのミラー指数が｛１１１｝である傾斜面を備えた凹み部が表面に形成されたシリコン基板と、
   前記平坦面及び傾斜面上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記シリコン基板の表面に形成され、前記傾斜面まで延在するソース領域及びドレイン領域と、
   を有することを特徴とする半導体装置。
2. 前記平坦面のミラー指数が｛００１｝であることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電極の前記傾斜面の上方の部分の仕事関数が前記平坦面の上方の部分の仕事関数よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
4. シリコン基板の表面に、平坦面、及びこれを挟みそのミラー指数が｛１１１｝である傾斜面を備えた凹み部を形成する工程と、
   前記平坦面及び傾斜面上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記シリコン基板の表面に、前記傾斜面まで延在するソース領域及びドレイン領域を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記平坦面のミラー指数を｛００１｝とすることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記ゲート電極の前記傾斜面の上方の部分の仕事関数を前記平坦面の上方の部分の仕事関数よりも小さくする工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。

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