JP2014063852A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化を達成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電型のドレイン層１７と、ドレイン層上に設けられた第２導電型のベース層１８とを含む半導体基板１１と、半導体基板内に設けられた第１の部分を含むゲート電極１５と、ゲート電極と半導体基板との間に設けられたゲート絶縁層１４と、ゲート電極上に設けられた上部絶縁層１６と、上部絶縁層の側壁に設けられ、ベース層に向かって幅が増加している第１導電型のソース層１９ａと、ソース層上に設けられたソース電極２１とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
パワーデバイス用のトレンチゲートを有するＭＯＳＦＥＴでは、微細化の要求が高まってきている。しかしながら、微細化を達成するための構造や製造方法は、必ずしも確立されているとは言えない。
したがって、この種のＭＯＳＦＥＴにおいて、微細化を達成するための構造や製造方法が望まれている。
特開２０１１−１３４９８５号公報
微細化を達成することが可能な半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１導電型のドレイン層と、前記ドレイン層上に設けられた第２導電型のベース層とを含む半導体基板と、前記半導体基板内に設けられた第１の部分を含むゲート電極と、前記ゲート電極と前記半導体基板との間に設けられたゲート絶縁層と、前記ゲート電極上に設けられた上部絶縁層と、前記上部絶縁層の側壁に設けられ、前記ベース層に向かって幅が増加している第１導電型のソース層と、前記ソース層上に設けられたソース電極と、を備える。
第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
以下、実施形態を図面を参照して説明する。
（実施形態１）
図１は、本実施形態に係る半導体装置（パワーデバイス用のトレンチゲートを有するＭＯＳＦＥＴ）の構成を模式的に示した断面図である。
半導体基板１１は、シリコンで形成されており、ｎ型（第１導電型）のドレイン層１７と、ドレイン層１７上に設けられたｐ型（第２導電型）のベース層１８とを含んでいる。ドレイン層１７にはドレイン電極２２が接続されている。なお、特に図には表されていないが、ドレイン層１７は、相対的に低いｎ型不純物濃度を有するベース層１８側の層（ｎ層）と、相対的に高いｎ型不純物濃度を有するドレイン電極２２側の層（ｎ+ 層）とを含んでいる。
ゲート電極１５は、ポリシリコンで形成されており、半導体基板１１内に設けられた第１の部分と、半導体基板１１から突出した（ベース層１８から突出した）第２の部分とを含んでいる。ゲート電極１５と半導体基板１１との間には、シリコン酸化膜で形成されたゲート絶縁層１４が設けられている。ゲート電極１５上には、シリコン酸化膜で形成された上部絶縁層１６が設けられている。
上部絶縁層１６の側壁及びゲート電極１５の第２の部分の側壁には、ソース層１９ａが設けられている。このソース層１９ａの底部は、ベース層１８に接している。ソース層１９ａは、ｎ型（第１導電型）の不純物としてリン（Ｐ）がドープされたシリコンで形成されている。このソース層１９ａは、ベース層１８に向かって幅が増加している、すなわち底部に向かって幅が増加している。言い換えると、ソース層１９ａはテーパー形状を有している。また、ソース層１９ａは、ベース層１８に向かってｎ型不純物濃度がしだいに低下している。
ソース層１９ａ上には、バリアメタル層２１ａ及びアルミニウム層２１ｂの積層膜で形成されたソース電極２１が設けられている。このソース電極２１は、隣接するソース層１９ａ間のスペースを埋めている。なお、アルミニウム層２１ｂの代わりにタングステン層を用いてもよい。さらに、アルミニウム層２１ｂの代わりに、タングステン層及びアルミニウム層の積層構造を用いてもよい。
ベース層１８の表面領域には、ゲート電極１５及びゲート絶縁膜１４から離間して、ベース層よりも高いｐ型不純物（第２導電型不純物）濃度を有する高不純物濃度層２０が設けられている。この高不純物濃度層２０は、ソース層１９ａに接合しており、高不純物濃度層２０のエッジは、ソース層１９ａのエッジに実質的に整合している。
上述した本実施形態の半導体装置では、ソース層１９ａは、ベース層１８に向かって幅が増加したテーパー形状を有している、そのため、ソース電極２１が、隣接するソース層１９ａ間のスペースを容易に埋めることができる。その結果、隣接するトランスタ間の距離（隣接するソース層１９ａ間の距離）が短くなっても、ソース電極２１とソース層１９ａとの接続（コンタクト）を広いコンタクト面積で確実に行うことができる。したがって、本実施形態の半導体装置では、ソース電極２１とソース層１９ａとが確実に接続された、微細化された半導体装置を得ることが可能である。
また、上述した実施形態では、上部絶縁層１６の側壁及びゲート電極１５の第２の部分の側壁にソース層１９ａが設けられているため、ソース層１９ａとゲート電極１５との位置合わせを行わなくてもよい。したがって、ソース層１９ａとゲート電極１５とを確実に整合させることができ、微細化された半導体装置を得ることが可能である。
次に、本実施形態に係る半導体装置（パワーデバイス用のトレンチゲートを有するＭＯＳＦＥＴ）の製造方法について説明する。図２〜図１０は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、図２〜図１０では、図１のドレイン層１７の下半分及びドレイン電極２２は省略して描いている。
まず、図２に示すように、ｎ型の半導体基板（シリコン基板）１１上にマスク層１２を形成する。このマスク層１２をマスクとして用いて、ＲＩＥ（reactive ion etching）によって半導体基板１１にトレンチ１３を形成する。
次に、図３に示すように、熱酸化によって、トレンチ１３の内壁にゲート絶縁層１４を形成する。続いて、トレンチ１３内を含む全面に、ゲート電極膜としてポリシリコン膜１５を形成する。このポリシリコン膜１５をエッチバックし、ポリシリコン膜１５の上面が半導体基板１１の上面よりも低くなるようにする。このようにして、ポリシリコン膜で形成されたゲート電極１５が得られる。
次に、図４に示すように、トレンチ１３内を含む全面に、絶縁膜としてシリコン酸化膜１６を形成する。すなわち、ゲート電極１５上及び半導体基板１１上に、シリコン酸化膜１６を形成する。
次に、図５に示すように、エッチバックによって、シリコン酸化膜１６の一部を除去し、シリコン酸化膜１６の厚さを薄くする。その結果、トレンチ１３内には、上部絶縁膜１６としてシリコン酸化膜が残る。
次に、図６に示すように、半導体基板１１の上部分にイオン注入によってｐ型不純物を導入する。これにより、半導体基板１１の上部分はｎ型からｐ型に反転する。
以上のようにして、図６に示すように、ｎ型（第１導電型）の第１の半導体層１７と、第１の半導体層１７上に設けられたｐ型（第２導電型）の第２の半導体層１８とを含む半導体基板と、半導体基板内に設けられたゲート電極１５と、ゲート電極１５と半導体基板との間に設けられたゲート絶縁層１４と、ゲート電極１５上に設けられた上部絶縁層１６と、を備えた構造が得られる。
次に、図７に示すように、第２の半導体層１８の上部分にｎ型（第１導電型）の不純物を導入して、第２の半導体層１８の上部分に、ｐ型からｎ型に反転した反転層１９を形成する。第２の半導体層の下部分は、ｐ型のベース層１８として残る。第２の半導体層の上部分に対してのｎ型の不純物の導入は、リン（Ｐ）の気相拡散によって行われる。ｎ型不純物の導入を気相拡散によって行うため、反転層１９では、ベース層１８に向かってｎ型不純物濃度が低下している。
次に、図８に示すように、反転層１９に対して異方性エッチングを行う。具体的には、ＨＢｒやＮＦ3 等のエッチングガスを用いたＲＩＥによって異方性エッチングを行う。その結果、上部絶縁層１６の側壁及びベース層１８から突出したゲート電極１５の部分の側壁に、ベース層１８に向かって幅が増加しているテーパー形状のｎ型のソース層１９ａが形成される。異方性エッチングの条件を適切に設定することで、テーパー形状のソース層１９ａを形成することが可能である。なお、図８では隣接するソース層１９ａの間にｎ型層が残っているが、異方性エッチングによってソース層１９ａ間のｎ型層が完全に除去されるようにしてもよい。
次に、図９に示すように、ソース層１９ａをマスクとして用いて、ベース層１８の表面領域にｐ型不純物を導入する。具体的には、イオン注入によってベース層１８の表面領域にｐ型不純物を導入する。このとき、ベース層１８に導入されるｐ型不純物の濃度が、ソース層１９ａのｎ型不純物濃度よりも低くなるように、ｐ型不純物のイオン注入条件を調整する。また、図８に示すように、隣接するソース層１９ａの間にｎ型層が残っている場合には、当該ｎ型層のｎ型不純物濃度よりも高くなるように、ｐ型不純物のイオン注入条件を調整する。このようにして、ゲート電極１５及びゲート絶縁膜１４から離間し、ベース層１８よりも高いｐ型不純物濃度を有する高不純物濃度層２０が得られる。
次に、図１０に示すように、ソース層１９ａ、高不純物濃度層２０及び上部絶縁層１６上にソース電極２１を形成する。ソース電極２１には、バリアメタル層２１ａ及びアルミニウム層２１ｂの積層膜を用いる。なお、アルミニウム層２１ｂの代わりにタングステン層を用いてもよい。さらに、アルミニウム層２１ｂの代わりに、タングステン層及びアルミニウム層の積層構造を用いてもよい。
以上のようにして、図１０及び図１に示すような半導体装置が形成される。なお、図１に示したドレイン電極２２は、図２〜図１０の適当な段階で形成される。
以上のように、上述した製造方法では、異方性エッチングを行うことで、上部絶縁層１６及びゲート電極の突出部分（第２の部分）の側壁に、ベース層１８に向かって幅が増加したテーパー形状のソース層１９ａが形成される。そのため、ソース電極２１が、隣接するソース層１９ａ間のスペースを容易に埋めることができる。その結果、隣接するトランスタ間の距離（隣接するソース層１９ａ間の距離）が短くなっても、ソース電極２１とソース層１９ａとの接続（コンタクト）を広いコンタクト面積で確実に行うことができる。したがって、ソース電極２１とソース層１９ａとが確実に接続された、微細化された半導体装置を得ることが可能である。
また、上述した製造方法では、異方性エッチングによって、上部絶縁層１６の側壁及びゲート電極１５の突出部分の側壁にソース層１９ａが形成されるため、ソース層１９ａとゲート電極１５との位置合わせを行わなくてもよい。したがって、ソース層１９ａとゲート電極１５とを確実に整合させることができ、微細化された半導体装置を得ることが可能である。
また、上述した製造方法では、第２の半導体層１８の上部分にｎ型不純物を導入して反転層１９を形成する際に、気相拡散によってｎ型不純物の導入を行う。気相拡散によってｎ型不純物の導入を行うことで、高濃度のｎ型不純物を導入することが可能である。そのため、高濃度のｎ型不純物を有する反転層１９を形成することができる。したがって、高濃度のｎ型不純物を有する高濃度のソース層１９ａを形成することができ、ソース層１９ａとソース電極２１とのコンタクト抵抗を低下させることが可能である。
また、気相拡散によってｎ型不純物の導入を行うため、反転層１９では、ベース層１８に向かってｎ型不純物濃度が低下している。すなわち、ソース層１９ａでは、ベース層に向かってｎ型不純物濃度が低下している。そのため、高不純物濃度層２０を形成する際に、隣接するソース層１９ａの間にｎ型層が残っていたとしても、当該ｎ型層のｎ型不純物濃度は低い。したがって、ｐ型不純物の導入によって、ｐ型の高不純物濃度層２０を確実に形成することが可能である。
また、高不純物濃度層２０を形成する際に、ソース層１９ａをマスクとして用いて、ベース層１８の表面領域にｐ型不純物を導入するため、ソース層１９ａに対して自己整合的に高不純物濃度層２０を形成することができる。そのため、隣接するトランジスタ間の間隔を狭くすることができ、微細化された半導体装置を得ることが可能である。
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な構成は、第１の実施形態の図１の構成と同様である。また、基本的な製造方法も第１の実施形態の製造方法と類似している。したがって、第１の実施形態で説明した事項についての説明は省略する。
図１１〜図１５は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、図１１〜図１５では、図１のドレイン層１７の下半分及びドレイン電極２２は省略して描いている。
まず、第１の実施形態の図２〜図６の工程と同様の工程を行い、図６に示すような構造を形成する。
次に、図１１に示すように、第２の半導体層１８に対して異方性エッチングを行って、上部絶縁層１６の側壁に、上から下に向かって（後述するベース層に向かって）幅が増加している側壁部を形成する。具体的には、ＨＢｒやＮＦ3 等のエッチングガスを用いたＲＩＥによって異方性エッチングを行う。その結果、上部絶縁層１６の側壁に、上から下に向かって（後述するベース層に向かって）幅が増加しているテーパー形状の側壁部が形成される。異方性エッチングの条件を適切に設定することで、テーパー形状の側壁部を形成することが可能である。
次に、図１２に示すように、上述した側壁部を含む第２の半導体層１８の上部分にｎ型（第１導電型）の不純物を導入する。その結果、第２の半導体層の上部分には、ｎ型に反転した反転層３１が形成される。第２の半導体層の下部分は、ｐ型のベース層１８として残る。第２の半導体層の上部分に対してのｎ型の不純物の導入は、リン（Ｐ）の気相拡散によって行われる。ｎ型不純物の導入を気相拡散によって行うため、反転層３１では、ベース層１８に向かってｎ型不純物濃度が低下している。
次に、図１３に示すように、反転層３１をエッチバックする。その結果、反転層３１の厚さが薄くなり、ソース層３１ａが形成される。すなわち、上部絶縁層１６の側壁及びベース層１８から突出したゲート電極１５の部分の側壁に、ベース層１８に向かって幅が増加しているテーパー形状のｎ型のソース層３１ａが形成される。
次に、図１４に示すように、ソース層３１ａをマスクとして用いて、ベース層１８の表面領域にｐ型不純物を導入する。具体的には、イオン注入によってベース層１８の表面領域にｐ型不純物を導入する。このとき、ベース層１８に導入されるｐ型不純物の濃度が、ソース層３１ａのｎ型不純物濃度よりも低くなるように、ｐ型不純物のイオン注入条件を調整する。また、図１３に示すように、隣接するソース層３１ａの間にｎ型層が残っている場合には、当該ｎ型層のｎ型不純物濃度よりも高くなるように、ｐ型不純物のイオン注入条件を調整する。このようにして、ゲート電極１５及びゲート絶縁膜１４から離間し、ベース層１８よりも高いｐ型不純物濃度を有する高不純物濃度層２０が得られる。
次に、図１５に示すように、ソース層３１ａ、高不純物濃度層２０及び上部絶縁層１６上にソース電極２１を形成する。ソース電極２１には、バリアメタル層２１ａ及びアルミニウム層２１ｂの積層膜を用いる。なお、アルミニウム層２１ｂの代わりにタングステン層を用いてもよい。さらに、アルミニウム層２１ｂの代わりに、タングステン層及びアルミニウム層の積層構造を用いてもよい。
以上のようにして、図１５及び図１に示すような半導体装置が形成される。なお、図１に示したドレイン電極２２は、図２〜図６或いは図１１〜図１５の適当な段階で形成される。
上述した製造方法を用いた場合にも、第１の実施形態で述べた効果と同様の効果を得ることが可能である。
以上、第１及び第２の実施形態を説明したが、上述した第１及び第２の実施形態は各種の変更が可能である。
上述した第１の実施形態では、反転層１９を形成するためのｎ型（第１導電型）の不純物の導入を行った後に異方性エッチングを行うようにした。また、上述した第２の実施形態では、異方性エッチングを行った後に反転層３１を形成するためのｎ型（第１導電型）の不純物の導入を行うようにした。このように、ｎ型（第１導電型）不純物の導入及び異方性エッチングの順序は、特に限定されない。一般的に言えば、第２の半導体層１８の上部分に対してｎ型（第１導電型）の不純物の導入及び異方性エッチングを行って、上部絶縁層１６の側壁にベース層に向かって幅が増加しているｎ型（第１導電型）のソース層１９ａ（又は３１ａ）を形成し、第２の半導体層１８の下部分をｐ型（第２導電型）のベース層１８として残す工程が行われればよい。
また、上述した半導体装置（パワーデバイス用のトレンチゲートを有するＭＯＳＦＥＴ）は、いわゆるフィールドプレート型のＦＥＴに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…半導体基板 １２…マスク層
１３…トレンチ １４…ゲート絶縁層
１５…ゲート電極 １６…上部絶縁層
１７…ドレイン層 １８…ベース層
１９…反転層 １９ａ…ソース層
２０…高不純物濃度層 ２１…ソース電極
２２…ドレイン電極
３１…反転層 ３１ａ…ソース層

Claims (15)

  1. 第１導電型のドレイン層と、前記ドレイン層上に設けられた第２導電型のベース層とを含む半導体基板と、
    前記半導体基板内に設けられた第１の部分を含むゲート電極と、
    前記ゲート電極と前記半導体基板との間に設けられたゲート絶縁層と、
    前記ゲート電極上に設けられた上部絶縁層と、
    前記上部絶縁層の側壁に設けられ、前記ベース層に向かって幅が増加している第１導電型のソース層と、
    前記ソース層上に設けられたソース電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記ソース層は、前記ベース層に向かって第１導電型不純物濃度が低下している
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、前記半導体基板から突出した第２の部分をさらに含む
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記ソース層は、前記第２の部分の側壁にさらに設けられている
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記ベース層の表面領域に設けられ、前記ゲート電極及び前記ゲート絶縁膜から離間し、前記ベース層よりも高い第２導電型不純物濃度を有する高不純物濃度層をさらに備えた
    ことを特徴とする請求項１に記載の半導体装置。
  6. 前記高不純物濃度層は、前記ソース層に接合している
    ことを特徴とする請求項５に記載の半導体装置。
  7. 第１導電型の第１の半導体層と、前記第１の半導体層上に設けられた第２導電型の第２の半導体層とを含む半導体基板と、前記半導体基板内に設けられたゲート電極と、前記ゲート電極と前記半導体基板との間に設けられたゲート絶縁層と、前記ゲート電極上に設けられた上部絶縁層と、を備えた構造を形成する工程と、
    前記第２の半導体層の上部分に対して第１導電型の不純物の導入及び異方性エッチングを行って、前記上部絶縁層の側壁に第１導電型のソース層を形成し、前記第２の半導体層の下部分を第２導電型のベース層として残す工程と、
    前記ソース層上にソース電極を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  8. 前記ソース層は、前記ベース層に向かって幅が増加している
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１導電型の不純物の導入を行った後に前記異方性エッチングを行う
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記異方性エッチングを行った後に前記第１導電型の不純物の導入を行う
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記第２の半導体層の上部分に対しての第１導電型の不純物の導入は、気相拡散によって行われる
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記ソース層は、前記ベース層に向かって第１導電型不純物濃度が低下している
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  13. 前記ゲート電極は、前記ベース層から突出した部分を含む
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  14. 前記ソース層は、前記突出した部分の側壁にさらに形成される
    ことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記ソース層をマスクとして用いて前記ベース層の表面領域に第２導電型不純物を導入して、前記ゲート電極及び前記ゲート絶縁膜から離間し、前記ベース層よりも高い第２導電型不純物濃度を有する高不純物濃度層を形成する工程をさらに備えた
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
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