JP2013131632A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【解決手段】フォトリソグラフィ法を用いてトレンチゲート電極上以外の領域にフォトレジストを形成し、そのフォトレジストをマスクとして、トレンチゲート電極上の第3のゲート絶縁膜をエッチングし除去する。その後に第2、第3のゲート絶縁膜上だけでなくトレンチゲート電極上にもノンドープの多結晶シリコン層を成膜し、イオン注入法により低耐圧素子および高耐圧素子のNMOSトランジスタおよびPMOSトランジスタの多結晶シリコン層にそれぞれマスクを用いてN型およびP型の高濃度不純物を導入する。次いで異方性エッチングを行い、第2のゲート電極を形成する。以上のような工程を実施することで、トレンチ内部の第1のゲート電極と横型MOSトランジスタで使用される第2のゲート電極を積層化し、エッチングによるばらつきを抑制する。
【選択図】図1
Description
(1)イオン注入法によりトレンチ形成予想領域に高濃度埋め込み層を形成する。
(2)エピタキシャル法によりP型半導体のベース基板上にP型エピ層を形成する。
(3)イオン注入法により低耐圧素子および高耐圧素子の横型MOSトランジスタおよび縦型トレンチMOSFETの各ウェル層を形成する。
(4)素子分離および高耐圧素子の電界緩和領域をLOCOS法またはシャロートレンチ法により形成する。
(5)イオン注入法により高耐圧素子の電界緩和領域に第1の低濃度領域を形成する。
(a)N型の第1ウェル層302上のN型の縦型MOSトランジスタ101形成予定領域に、P型半導体基板203の内部に向かってN型の埋め込み層301に達しない深さまで異方性エッチングを行い、トレンチ310を形成する。
(b)P型半導体基板203上の表面及びトレンチの壁面に沿って第1のゲート絶縁膜311を熱酸化により形成する。
(c)第1ゲート絶縁膜311上にN型のイオンドープされた第1多結晶シリコン層312を成膜する。
(d)第1多結晶シリコン層312に対してエッチングを行い、トレンチ内にゲート電極312を形成する。
(f)窒化膜313除去後、P型半導体基板203上全面に低耐圧素子用の横型MOSトランジスタ102の第3のゲート絶縁膜315を熱酸化により形成する。
(g)第2および第3のゲート絶縁膜(314および315)上およびトレンチゲート電極上にもノンドープの第2多結晶シリコン層322を成膜しイオン注入法により低耐圧素子および高耐圧素子のNMOSトランジスタおよびPMOSトランジスタの第2多結晶シリコン層322にN型およびP型の高濃度不純物をそれぞれマスクを用いて導入する。
(h)第2多結晶シリコン層322に対してエッチングを行い、低耐圧素子および高耐圧素子の横型MOSトランジスタの第2のN型ゲート電極316および第2のP型ゲート電極317を形成する。
(j)P型第2ウェル層304上のN型の横型MOSトランジスタ形成領域102の、第2ゲート電極316から所望の距離だけ離れた領域および、N型の縦型MOSトランジスタ形成領域のトレンチ310に接した表面領域に、イオン注入法によりN型の高濃度不純物を導入しソース・ドレイン320を形成する。
(k)N型第2ウェル層305上のP型の横型MOSトランジスタ形成領域102のゲート電極から所望の距離だけ離れた領域にイオン注入法によりP型高濃度不純物を導入し高濃度P型ソース・ドレイン321を形成する。
最後に、図示しないが、層間絶縁膜を形成し、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。
まず、同極ゲートを有した低耐圧および高耐圧の横型MOSトランジスタと縦型トレンチMOSFET混載の半導体装置の製造方法において、P型半導体のベース基板の表面のN型の縦型MOSトランジスタ形成予定領域にN型埋め込み層を形成するN型埋め込み層形成工程と、ベース基板上にP型のエピタキシャル成長層を形成するP型エピタキシャル成長層形成工程と、エピタキシャル成長層上の低耐圧素子用の横型MOSトランジスタ及び高耐圧素子用のP型の横型MOSトランジスタ及びN型の縦型MOSトランジスタ形成予定領域にN型の第1ウェル層を形成するN型第1ウェル層形成工程と、高耐圧素子用のN型の横型MOSトランジスタ形成予定領域にP型の第1ウェル層を形成するP型第1ウェル層形成工程と、N型の第1ウェル層上の低耐圧素子用のN型の横型MOSトランジスタにP型の第2ウェル層を形成するP型第2ウェル層形成工程と、N型の第1ウェル層上の低耐圧素子用のP型の横型MOSトランジスタにN型の第2ウェル層を形成するN型第2ウェル層形成工程と、N型の第1ウェル層上のN型の縦型MOSトランジスタ形成領域にP型のボディ領域を形成するボディ領域形成工程と、素子分離および高耐圧素子の電界緩和領域を形成する工程と、高耐圧素子の電界緩和領域に第1の低濃度領域を形成する工程と、N型の第1ウェル層上のN型の縦型MOSトランジスタ形成予定領域に、半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、P型半導体基板上の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、第1ゲート絶縁膜上にN型のイオンドープされた多結晶シリコン層を成膜する第1のN型多結晶シリコン層形成工程と、第1多結晶シリコン層に対してエッチングを行い、トレンチ内にゲート電極を形成する第1ゲート電極形成工程と、高耐圧素子のゲート絶縁膜を形成する予定領域に相対的に厚い第2のゲート絶縁膜を形成する第2ゲート絶縁膜形成工程と、P型半導体基板上全面に低耐圧素子用の横型MOSトランジスタの相対的に薄い第3のゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、トレンチの第1のN型多結晶シリコン層上の第3ゲート絶縁膜を除去するエッチング工程と、第3ゲート絶縁膜上にノンドープの多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、低耐圧素子および高耐圧素子のNMOSトランジスタおよびPMOSトランジスタの第2多結晶シリコン層にN型およびP型の高濃度不純物を導入する工程と、第2多結晶シリコン層に対してエッチングを行い、トレンチ第1ゲート電極上および低耐圧素子および高耐圧素子の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程とP型第2ウェル層上のN型の横型MOSトランジスタ形成領域の第2ゲート電極をマスクに自己整合的にN型不純物を導入し第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、N型第2ウェル層上のP型の横型MOSトランジスタ形成領域の第2ゲート電極をマスクに自己整合的にP型不純物を導入し第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、P型第2ウェル層上のN型の横型MOSトランジスタ形成領域の、第2ゲート電極から所望の距離だけ離れた領域および、N型の縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソース・ドレイン形成工程と、N型第2ウェル層上のP型の横型MOSトランジスタ形成領域のゲート電極から所望の距離だけ離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソース・ドレイン形成工程とを有することを特徴とする半導体集積回路装置の製造方法とする。
102 低耐圧素子の横型MOSトランジスタ領域
103 高耐圧素子の横型MOSトランジスタ領域
201 ベース基板
202 P型エピ層
203 P型半導体基板
301 N型高濃度埋め込み層
302 第1のN型ウェル層
303 第1のP型ウェル層
304 第2のP型ウェル層
305 第2のN型ウェル層
306 P型ボディ領域
307 第1のN型低不純物濃度領域
308 第1のP型低不純物濃度領域
309 絶縁膜(素子分離領域)
310 トレンチ
311 第1のゲート絶縁膜
312 第1のN型ゲート電極
313 窒化膜
314 第2のゲート絶縁膜
315 第3のゲート絶縁膜
316 第2のN型ゲート電極
317 第2のP型ゲート電極
318 第2のN型低不純物濃度領域
319 第2のP型低不純物濃度領域
320 N型高濃度ソース・ドレイン領域
321 P型高濃度ソース・ドレイン領域
322 ノンドープの第2多結晶シリコン層
322N N型の多結晶シリコン層
322P P型の多結晶シリコン層
323 酸化膜スペーサー
Claims (4)
- P型半導体のベース基板にN型埋め込み層を形成するN型埋め込み層形成工程と、
前記ベース基板上にP型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、
低耐圧のN型の第1の横型MOSトランジスタが形成される領域に、第1のP型ウェル層を形成する第1のP型ウェル層形成工程と、
低耐圧のP型の第2の横型MOSトランジスタが形成される領域に、第1のN型ウェル層を形成する第1のN型ウェル層形成工程と、
高耐圧のN型の第3の横型MOSトランジスタが形成される領域に、第2のP型ウェル層を形成する第2のP型ウェル層形成工程と、
高耐圧のP型の第4の横型MOSトランジスタ及びN型の縦型MOSトランジスタが形成される領域に、第2のN型ウェル層をそれぞれ形成する第2のN型ウェル層形成工程と、
前記縦型MOSトランジスタが形成される前記第2のN型ウェル層内の領域に、P型のボディ領域を形成するボディ領域形成工程と、
素子分離領域と前記第3及び前記第4の横型MOSトランジスタの電界緩和領域を絶縁膜によりそれぞれ形成する工程と、
前記電界緩和領域に第1の低濃度領域を形成する工程と、
前記縦型MOSトランジスタが形成される領域に、前記半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板上の表面及び前記トレンチの壁面に沿って第1ゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、
前記第1ゲート絶縁膜上にN型の第1多結晶シリコン層を成膜する第1多結晶シリコン層形成工程と、
前記第1多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第1ゲート電極を形成する第1ゲート電極形成工程と、
前記前記第3及び前記第4の横型MOSトランジスタのゲート絶縁膜を形成する予定領域に、相対的に厚い第2ゲート絶縁膜を形成する第2ゲート絶縁膜形成工程と、
前記半導体基板上に、前記第1及び前記第2の横型MOSトランジスタのための相対的に薄い第3ゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、
前記トレンチの前記第1ゲート電極上の前記第3ゲート絶縁膜を除去するエッチング工程と、
前記半導体基板上にノンドープの第2多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、
前記第1および前記第3の横型MOSトランジスタの前記第2多結晶シリコン層にはN型の高濃度不純物を導入し、前記第2および前記第4の横型MOSトランジスタの前記第2多結晶シリコン層にはP型の高濃度不純物を導入する第2多結晶シリコン層への高濃度不純物導入工程と、
前記第2多結晶シリコン層に対してエッチングを行い、前記第1ゲート電極上の第2のゲート電極と、前記第1乃至第4の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程と、
前記第1の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にN型不純物を導入し、第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、
前記第2の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にP型不純物を導入し、第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、
前記第1の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域および、前記縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソース・ドレイン形成工程と、
前記第2の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソース・ドレイン形成工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - P型半導体のベース基板にN型埋め込み層を形成するN型埋め込み層形成工程と、
前記ベース基板上にP型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、
低耐圧のN型の第1の横型MOSトランジスタが形成される領域に、第1のP型ウェル層を形成する第1のP型ウェル層形成工程と、
低耐圧のP型の第2の横型MOSトランジスタが形成される領域に、第1のN型ウェル層を形成する第1のN型ウェル層形成工程と、
高耐圧のN型の第3の横型MOSトランジスタが形成される領域に、第2のP型ウェル層を形成する第2のP型ウェル層形成工程と、
N型の縦型MOSトランジスタが形成される領域に、第2のN型ウェル層を形成する第2のN型ウェル層形成工程と、
前記縦型MOSトランジスタが形成される前記第2のN型ウェル層内の領域に、P型のボディ領域を形成するボディ領域形成工程と、
素子分離領域と前記第3の横型MOSトランジスタの電界緩和領域を絶縁膜によりそれぞれ形成する工程と、
前記電界緩和領域に第1の低濃度領域を形成する工程と、
前記縦型MOSトランジスタが形成される領域に、前記半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板上の表面及び前記トレンチの壁面に沿って第1ゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、
前記第1ゲート絶縁膜上にN型の第1多結晶シリコン層を成膜する第1多結晶シリコン層形成工程と、
前記第1多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第1ゲート電極を形成する第1ゲート電極形成工程と、
前記前記第3の横型MOSトランジスタのゲート絶縁膜を形成する予定領域に、相対的に厚い第2ゲート絶縁膜を形成する第2ゲート絶縁膜形成工程と、
前記半導体基板上に、前記第1及び前記第2の横型MOSトランジスタのための相対的に薄い第3ゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、
前記トレンチの前記第1ゲート電極上の前記第3ゲート絶縁膜を除去するエッチング工程と、
前記半導体基板上にノンドープの第2多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、
前記第1および前記第3の横型MOSトランジスタの前記第2多結晶シリコン層にはN型の高濃度不純物を導入し、前記第2の横型MOSトランジスタの前記第2多結晶シリコン層にはP型の高濃度不純物を導入する第2多結晶シリコン層への高濃度不純物導入工程と、
前記第2多結晶シリコン層に対してエッチングを行い、前記第1ゲート電極上の第2のゲート電極と、前記第1乃至第3の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程と、
前記第1の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にN型不純物を導入し、第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、
前記第2の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にP型不純物を導入し、第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、
前記第1の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域および、前記縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソース・ドレイン形成工程と、
前記第2の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソース・ドレイン形成工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - P型半導体のベース基板にN型埋め込み層を形成するN型埋め込み層形成工程と、
前記ベース基板上にP型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、
低耐圧のN型の第1の横型MOSトランジスタが形成される領域に、第1のP型ウェル層を形成する第1のP型ウェル層形成工程と、
低耐圧のP型の第2の横型MOSトランジスタが形成される領域に、第1のN型ウェル層を形成する第1のN型ウェル層形成工程と、
N型の縦型MOSトランジスタが形成される領域に、第2のN型ウェル層を形成する第2のN型ウェル層形成工程と、
前記縦型MOSトランジスタが形成される前記第2のN型ウェル層内の領域に、P型のボディ領域を形成するボディ領域形成工程と、
素子分離領域を絶縁膜により形成する工程と、
前記縦型MOSトランジスタが形成される領域に、前記半導体基板の内部に向かってN型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板上の表面及び前記トレンチの壁面に沿って第1ゲート絶縁膜を形成する第1ゲート絶縁膜形成工程と、
前記第1ゲート絶縁膜上にN型の第1多結晶シリコン層を成膜する第1多結晶シリコン層形成工程と、
前記第1多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第1ゲート電極を形成する第1ゲート電極形成工程と、
前記半導体基板上に、前記第1及び前記第2の横型MOSトランジスタのための第3ゲート絶縁膜を形成する第3ゲート絶縁膜形成工程と、
前記トレンチの前記第1ゲート電極上の前記第3ゲート絶縁膜を除去するエッチング工程と、
前記半導体基板上にノンドープの第2多結晶シリコン層を成膜する第2多結晶シリコン層形成工程と、
前記第1の横型MOSトランジスタの前記第2多結晶シリコン層にはN型の高濃度不純物を導入し、前記第2の横型MOSトランジスタの前記第2多結晶シリコン層にはP型の高濃度不純物を導入する第2多結晶シリコン層への高濃度不純物導入工程と、
前記第2多結晶シリコン層に対してエッチングを行い、前記第1ゲート電極上の第2のゲート電極と、前記第1および前記第2の横型MOSトランジスタのゲート電極を形成する第2ゲート電極形成工程と、
前記第1の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にN型不純物を導入し、第2低濃度N型不純物領域を形成する低濃度N型領域形成工程と、
前記第2の横型MOSトランジスタ形成領域の前記第2ゲート電極をマスクに自己整合的にP型不純物を導入し、第2低濃度P型不純物領域を形成する低濃度P型領域形成工程と、
前記第1の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域および、前記縦型MOSトランジスタ形成領域の、トレンチに接した領域に、N型不純物を導入し高濃度N型不純物領域を形成するN型ソース・ドレイン形成工程と、
前記第2の横型MOSトランジスタ形成領域の、前記第2ゲート電極から離れた領域にP型不純物を導入し高濃度P型不純物領域を形成するP型ソース・ドレイン形成工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記第2多結晶シリコン層への高濃度不純物導入工程における前記N型の高濃度不純物の導入と前記N型ソース・ドレイン形成工程とを同時に行い、前記第2多結晶シリコン層への高濃度不純物導入工程における前記P型の高濃度不純物の導入と前記P型ソース・ドレイン形成工程とを同時に行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路装置の製造方法。
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