KR20130072159A - 반도체 장치의 제조 방법 - Google Patents

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유키마사 미나미
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세이코 인스트루 가부시키가이샤
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Abstract

(과제) 동극 게이트를 가진 저내압 소자 및 고내압 소자의 횡형 M0S 트랜지스터와 종형 트렌치 MOSFET 혼재의 반도체 장치의 전기 특성의 안정화를 도모한다.
(해결 수단) 트렌치 게이트 전극 상을 제외한 영역에 마스크가 되는 포토레지스트를 형성하고, 트렌치 게이트 전극 상의 제 3 게이트 절연막을 에칭하여 제거한다. 그 후 제 2, 제 3 게이트 절연막 상 뿐만 아니라 트렌치 게이트 전극 상에도 논도프의 다결정 실리콘층을 성막하고, 이온 주입법에 의해 저내압 및 고내압의 NMOS 트랜지스터 및 PMOS 트랜지스터의 다결정 실리콘층에 각각 마스크를 사용하여 N 형 및 P 형의 고농도 불순물을 도입한다. 이어서 이방성 에칭을 실시하여, 제 2 게이트 전극을 형성한다. 이상의 공정에 의해, 트렌치 내부의 제 1 게이트 전극과 횡형 MOS 트랜지스터에서 사용되는 제 2 게이트 전극을 적층화하고, 에칭에 의한 편차를 억제한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 동극 (同極) 게이트를 가진 저내압의 횡형 M0S 트랜지스터와 고내압의 횡형 MOS 트랜지스터 및 종형 트렌치 MOSFET 을 혼재한 반도체 장치의 제조 방법에 관한 것이다.
최근, 다종 다양한 휴대 기기가 유통되게 되어, 그것들을 동작시키기 위한 전원에는 높은 에너지 밀도를 갖고, 메모리 효과가 발생하지 않는 Li 이온 전지가 다용되고 있다. 그에 수반하여, Li 이온 전지의 과충전, 과방전을 검출하는 보호용 IC 도 필수가 되고 있다. 예를 들어, 휴대 전화용 Li 이온 전지는 3.6 V 정도의 전지 전압이 되지만, 충전할 때에는 20 V 이상의 전압이 가해지는 경우도 있어, 보호용 IC 로는 고내압을 갖는 소자를 포함하는 것이 요구된다.
이와 같은 보호용 IC 의 사양을 만족할 수 있는 CM0S 트랜지스터 프로세스는 저내압에 적합한 M0S 트랜지스터 및 고내압에 적합한 M0S 트랜지스터를 형성할 수 있을 필요가 있다. 왜냐하면, 고내압 소자는 그 사양을 만족시키기 위해서는 소자 사이즈를 어느 정도 크게 할 필요가 있기 때문에, IC 의 전체를 고내압 소자로 구성한 경우, 최종적인 칩 사이즈가 증대되고, 비용 경쟁력이 없는 IC 가 되어, 시장의 가격에 대한 요구를 만족시키는 것은 곤란해져 버리기 때문이다. 그 때문에, 고전압이 인가되는 회로 부분에만 고내압 소자를 사용하고, 그 밖의 회로 영역은 저내압 소자를 사용함으로써 칩 사이즈를 억제하는 것이 필요하다. 또한, 보호용 IC 에 트렌치형의 파워 MOSFET 을 내장한 경우, 새로운 칩 사이즈 축소와 함께, 파워 MOSFET 의 온 저항 저감이 요구된다.
이와 같은 요구에 의해, 보호용 IC 인 반도체 장치의 제조 프로세스로는 저내압 프로세스 및 고내압 프로세스 및 트렌치 프로세스를 혼재한 반도체 장치의 제조 방법이 필수이다.
이하에, 동극 게이트를 가진 저내압 및 고내압의 횡형 M0S 트랜지스터와 종형 트렌치 MOSFET 혼재의 반도체 장치의 종래의 제조 방법을 도 11(a) ∼ 도 14(b) 를 사용하여 간결하게 나타낸다. 이하에 기재한 (1) ∼ (5) 의 제조 방법은 도시되어 있지 않지만, 먼저 (1) ∼ (5) 와 같이 형성된다.
(1) 이온 주입법에 의해 트렌치 형성 예상 영역에 고농도 매립층을 형성한다.
(2) 에피텍셜법에 의해 P 형 반도체의 베이스 기판 상에 P 형 에피층을 형성한다.
(3) 이온 주입법에 의해 저내압 소자 및 고내압 소자의 횡형 MOS 트랜지스터 및 종형 트렌치 MOSFET 의 각 웰층을 형성한다.
(4) 소자 분리 영역 및 고내압 소자의 전계 완화 영역을 LOCOS 법 또는 쉘로우 트렌치법에 의해 형성한다.
(5) 이온 주입법에 의해 고내압 소자의 전계 완화 영역에 제 1 의 저농도 영역을 형성한다.
그 후, 도 11(a) ∼ 도 14(b) 에 나타낸 바와 같이 형성되어, 동극 게이트를 가진 저내압 소자 (102) 및 고내압 소자 (103) 의 횡형 MOS 트랜지스터와 종형 트렌치 MOSFET (l01) 혼재의 반도체 장치가 구성된다.
(a) N 형 제 1 의 웰층 (302) 상의 N 형의 종형 MOS 트랜지스터 (101) 형성 예정 영역에, P 형 반도체 기판 (203) 의 내부를 향하여 N 형의 매립층 (301) 에 도달하지 않는 깊이까지 이방성 에칭을 실시하여, 트렌치 (310) 을 형성한다.
(b) P 형 반도체 기판 (203) 상의 표면 및 트렌치의 벽면을 따라 제 1 게이트 절연막 (311) 을 열산화에 의해 형성한다.
(c) 제 1 게이트 절연막 (311) 상에 N 형의 이온 도프된 제 1 다결정 실리콘층 (312) 을 성막한다.
(d) 제 1 다결정 실리콘층 (312) 에 대하여 에칭을 실시하여, 트렌치 내에 게이트 전극 (312) 을 형성한다.
(e) P 형 반도체 기판 (203) 상 전체면에 질화막 (313) 을 성막하고, 포토리소그래피법을 사용하여 고내압 소자 이외의 영역에 포토레지스트를 형성하고, 그 포토레지스트를 마스크로 하여 고내압 소자의 게이트 절연막이 형성되는 영역만 질화막 (313) 을 에칭하여 제거한다. 그리고, 상대적으로 두꺼운 제 2 게이트 절연막 (314) 를 열산화에 의해 형성한다.
(f) 질화막 (313) 을 제거한 후, P 형 반도체 기판 (203) 상 전체면에 저내압 소자용의 횡형 MOS 트랜지스터 (102) 의 제 3 게이트 절연막 (315) 을 열산화에 의해 형성한다.
(g) 제 2 및 제 3 게이트 절연막 (314 및 315) 상 및 트렌치 게이트 전극 상에도 논도프의 제 2 다결정 실리콘층 (322) 을 성막하고 이온 주입법에 의해 저내압 소자 및 고내압 소자의 NMOS 트랜지스터 및 PMOS 트랜지스터의 제 2 다결정 실리콘층 (322) 에 N 형 및 P 형의 고농도 불순물을 각각 마스크를 사용하여 도입한다.
(h) 제 2 다결정 실리콘층 (322) 에 대하여 에칭을 실시하여, 저내압 소자 및 고내압 소자의 횡형 MOS 트랜지스터의 제 2 의 N 형 게이트 전극 (316) 및 제 2 의 P 형 게이트 전극 (317) 을 형성한다.
(i) P 형 제 2 의 웰층 (304) 상의 N 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의 제 2 게이트 전극 (316) 을 마스크로 자기 정합적으로 N 형 불순물을 도입하여, 제 2 저농도 N 형 불순물 영역 (318) 을 형성한다. 또, N 형 제 2 의 웰층 (305) 상의 P 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의 제 2 게이트 전극 (317) 을 마스크로 자기 정합적으로 P 형 불순물을 도입하여, 제 2 저농도 P 형 불순물 영역 (319) 을 형성한다. 그 후에, CVD 법 등에 의해 산화막을 형성하고, 이방성 에칭을 실시함으로써, 제 2 게이트 전극 (316, 317) 의 측벽에 산화막 스페이서 (323) 를 형성한다.
(j) P 형 제 2 의 웰층 (304) 상의 N 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의, 제 2 게이트 전극 (316) 으로부터 원하는 거리만큼 떨어진 영역, 및 N 형의 종형 MOS 트랜지스터 형성 영역의 트렌치 (310) 에 접한 표면 영역에, 이온 주입법에 의해 N 형의 고농도 불순물을 도입하여 소스·드레인 (320) 을 형성한다.
(k) N 형 제 2 의 웰층 (305) 상의 P 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의 게이트 전극으로부터 원하는 거리만큼 떨어진 영역에 이온 주입법에 의해 P 형 고농도 불순물을 도입하여, 고농도 P 형 소스·드레인 (321) 을 형성한다.
마지막으로, 도시하지 않지만, 층간 절연막을 형성하고, 층간 절연막에 전극 형성용 구멍을 뚫어, 알루미늄 전극을 형성한다.
일본 공개특허공보 2002-359294호
도 11(a) ∼ 도 14(b) 에 나타낸 종래의 동극 게이트를 가진 저내압 소자 및 고내압 소자의 횡형 MOS 트랜지스터와 종형 트렌치 MOSFET 이 혼재된 반도체 장치의 제조 방법에 있어서, 도 12(a) 의 공정에서는 트렌치 내에 게이트 전극을 형성하기 위해서 다결정 실리콘을 성막하고, 트렌치 내부 이외의 다결정 실리콘을 전부 에칭하는 것인데, 이 때의 에칭 편차에 의해 트렌치 내의 게이트 전극의 두께가 변동한다. 이 변동에 의해 이 후에 P 기판 표면에 소스가 형성되었다고 하더라도, 게이트 전극단에 소스가 도달하지 않게 되어, 종형 트렌치 MOSFET 이 구동 능력 특성의 사양을 만족시키지 않는다는 문제가 발생하는 것이 우려된다.
본 발명은 이와 같은 문제를 고려하여 이루어진 것으로, 동극 게이트를 갖는 반도체 장치에 있어서, 저내압 소자 및 고내압 소자의 횡형 M0S 트랜지스터와 혼재되어도 전기 특성의 편차가 발생되기 어려운 안정적인 특성을 갖는 종형 트렌치 MOSFET 을 얻을 수 있는 반도체 장치의 제조 방법을 제공하는 것을 과제로 하고 있다.
본 발명은 상기 과제를 해결하기 위해서, 이하와 같은 수단을 사용한다.
먼저, 동극 게이트를 가진 저내압 및 고내압의 횡형 M0S 트랜지스터와 종형 트렌치 MOSFET 혼재의 반도체 장치의 제조 방법에 있어서, P 형 반도체의 베이스 기판 표면의 N 형의 종형 MOS 트랜지스터 형성 예정 영역에 N 형 매립층을 형성하는 N 형 매립층 형성 공정과, 베이스 기판 상에 P 형의 에피택셜 성장층을 형성하는 P 형 에피택셜 성장층 형성 공정과, 에피택셜 성장층 상의 저내압 소자용의 횡형 M0S 트랜지스터 및 고내압 소자용의 P 형의 횡형 MOS 트랜지스터 및 N 형의 종형 MOS 트랜지스터 형성 예정 영역에 N 형 제 1 의 웰층을 형성하는 N 형 제 1 의 웰층 형성 공정과, 고내압 소자용의 N 형의 횡형 MOS 트랜지스터 형성 예정 영역에 P 형 제 1 의 웰층을 형성하는 P 형 제 1 의 웰층 형성 공정과, N 형 제 1 의 웰층 상의 저내압 소자용의 N 형의 횡형 MOS 트랜지스터에 P 형 제 2 의 웰층을 형성하는 P 형 제 2 의 웰층 형성 공정과, N 형 제 1 의 웰층 상의 저내압 소자용의 P 형의 횡형 MOS 트랜지스터에 N 형 제 2 의 웰층을 형성하는 N 형 제 2 의 웰층 형성 공정과, N 형 제 1 의 웰층 상의 N 형의 종형 MOS 트랜지스터 형성 영역에 P 형의 보디 영역을 형성하는 보디 영역 형성 공정과, 소자 분리 영역 및 고내압 소자의 전계 완화 영역을 형성하는 공정과, 고내압 소자의 전계 완화 영역에 제 1 의 저농도 영역을 형성하는 공정과, N 형 제 1 의 웰층 상의 N 형의 종형 MOS 트랜지스터 형성 예정 영역에, P 형 반도체 기판의 내부를 향하여 N 형의 매립층에 도달하지 않는 깊이까지 이방성 에칭을 실시하여 트렌치를 형성하는 트렌치 형성 공정과, P 형 반도체 기판 상의 표면 및 트렌치의 벽면을 따라 제 1 게이트 절연막을 형성하는 제 1 게이트 절연막 형성 공정과, 제 1 게이트 절연막 상에 N 형의 이온 도프된 다결정 실리콘층을 성막하는 제 1 의 N 형 다결정 실리콘층 형성 공정과, 제 1 의 N 형 다결정 실리콘층에 대하여 에칭을 실시하여, 트렌치 내에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 공정과, 고내압 소자의 게이트 절연막을 형성할 예정 영역에 상대적으로 두꺼운 제 2 게이트 절연막을 형성하는 제 2 게이트 절연막 형성 공정과, P 형 반도체 기판 상 전체면에 저내압 소자용의 횡형 M0S 트랜지스터의 상대적으로 얇은 제 3 게이트 절연막을 형성하는 제 3 게이트 절연막 형성 공정과, 트렌치의 제 1 의 N 형 다결정 실리콘층 상의 제 3 게이트 절연막을 제거하는 에칭 공정과, 제 3 게이트 절연막 상에 논도프의 제 2 다결정 실리콘층을 성막하는 제 2 다결정 실리콘층 형성 공정과, 저내압 소자 및 고내압 소자의 NMOS 트랜지스터 및 PMOS 트랜지스터의 제 2 다결정 실리콘층에 N 형 및 P 형의 고농도 불순물을 도입하는 공정과, 제 2 다결정 실리콘층에 대하여 에칭을 실시하여 트렌치 제 1 게이트 전극 상 및 저내압 소자 및 고내압 소자의 횡형 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 공정과, P 형 제 2 의 웰층 상의 N 형의 횡형 MOS 트랜지스터 형성 영역의 제 2 게이트 전극을 마스크로 자기 정합적으로 N 형 불순물을 도입하여 제 2 저농도 N 형 불순물 영역을 형성하는 저농도 N 형 영역 형성 공정과, N 형 제 2 의 웰층 상의 P 형의 횡형 MOS 트랜지스터 형성 영역의 제 2 게이트 전극을 마스크로 자기 정합적으로 P 형 불순물을 도입하여 제 2 저농도 P 형 불순물 영역을 형성하는 저농도 P 형 영역 형성 공정과, P 형 제 2 의 웰층 상의 N 형의 횡형 MOS 트랜지스터 형성 영역의, 제 2 게이트 전극으로부터 원하는 거리만큼 떨어진 영역, 및 N 형의 종형 MOS 트랜지스터 형성 영역의, 트렌치에 접한 영역에, N 형 불순물을 도입하여 고농도 N 형 불순물 영역을 형성하는 N 형 소스·드레인 형성 공정과, N 형 제 2 의 웰층 상의 P 형의 횡형 MOS 트랜지스터 형성 영역의 게이트 전극으로부터 원하는 거리만큼 떨어진 영역에 P 형 불순물을 도입하여 고농도 P 형 불순물 영역을 형성하는 P 형 소스·드레인 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 한다.
또, 동극 게이트를 가진 저내압 소자 및 고내압 소자의 횡형 M0S 트랜지스터와 종형 트렌치 MOSFET 혼재의 반도체 장치의 제조 방법에 있어서, 저내압 소자 및 고내압 소자의 NMOS 트랜지스터 및 PMOS 트랜지스터의 제 2 다결정 실리콘층에 N 형 및 P 형의 고농도 불순물을 도입하는 공정과, 제 2 의 웰층 상의 N 형 및 P 형의 횡형 MOS 트랜지스터 형성 영역의 제 2 게이트 전극으로부터 원하는 거리만큼 떨어진 영역, 및 N 형의 종형 MOS 트랜지스터 형성 영역의 트렌치에 접한 영역에, N 형 불순물 및 P 형 불순물을 도입하여 고농도 N 형 불순물 영역 및 고농도 P 형 불순물 영역을 형성하는 소스·드레인 형성 공정을 동시에 실시하는 반도체 장치의 제조 방법으로 한다.
본 발명의 반도체 집적 장치의 제조 방법에 있어서, 공정 (f) 의 후에, 포토리소그래피법을 사용하여 트렌치 게이트 전극 상 이외의 영역에 포토레지스트를 형성하고, 그 포토레지스트를 마스크로 하여 트렌치 게이트 전극 상의 제 3 게이트 절연막을 에칭하여 제거한다. 그 후에 제 2, 제 3 게이트 절연막 상 및 트렌치 게이트 전극 상에도 논도프의 다결정 실리콘층을 성막하고, 이온 주입법에 의해 저내압 소자 및 고내압 소자의 NMOS 트랜지스터 및 PMOS 트랜지스터의 다결정 실리콘층에 N 형 및 P 형의 고농도 불순물을 각각 마스크를 사용하여 도입한다. 그 후에 이방성 에칭을 실시하여, 제 2 게이트 전극을 형성한다. 이상과 같은 공정을 실시함으로써, 트렌치 내부의 제 1 게이트 전극과 횡형 MOS 트랜지스터에서 사용되는 제 2 게이트 전극을 적층화함으로써 에칭 편차에 의해 트렌치 내의 게이트 전극의 두께가 변동되었다고 하더라도 게이트 전극단에 소스가 도달하지 않아, 특성의 사양을 만족시키지 않는 것은 해소된다.
도 1 은, 본 발명의 반도체 장치의 제조 방법의 제 1 실시예를 나타내는 모식 단면도.
도 2 는, 도 1 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 1 실시예를 나타내는 모식 단면도.
도 3 은, 도 2 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 1 실시예를 나타내는 모식 단면도.
도 4 는, 도 3 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 1 실시예를 나타내는 모식 단면도.
도 5 는, 도 4 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 1 실시예를 나타내는 모식 단면도.
도 6 은, 도 5 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 1 실시예를 나타내는 모식 단면도.
도 7 은, 본 발명의 반도체 장치의 제조 방법의 제 2 실시예를 나타내는 모식 단면도.
도 8 은, 도 7 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 2 실시예를 나타내는 모식 단면도.
도 9 는, 도 8 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 2 실시예를 나타내는 모식 단면도.
도 10 은, 도 9 에 이어서 본 발명의 반도체 장치의 제조 방법의 제 2 실시예를 나타내는 모식 단면도.
도 11 은, 종래의 반도체 장치의 제조 방법을 나타내는 모식 단면도.
도 12 는, 도 9 에 이어서 종래의 반도체 장치의 제조 방법을 나타내는 모식 단면도.
도 13 은, 도 10 에 이어서 종래의 반도체 장치를 나타내는 모식 단면도.
도 14 는, 도 11 에 이어서 종래의 반도체 장치를 나타내는 모식 단면도.
이하에 이 발명의 실시형태를 도면에 기초하여 설명한다.
[실시예 1]
실시예 1 에 대하여 도 1(a) ∼ 도 6(b) 를 기초하여 설명한다. 이들 도면은 동극 (同極) 게이트를 가진 저내압 소자 및 고내압 소자의 횡형 M0S 트랜지스터와 종형 트렌치 MOSFET 혼재의 본 발명의 반도체 장치 제조 방법이다.
먼저, 도 1(a) 의 구조를 형성할 때까지의 공정에 대하여 설명한다. 먼저, P 형 반도체의 베이스 기판 (201) 을 준비하고, 이후에 N 형 종형 트렌치 MOSFET (101) 의 드레인이 되는 N 형 고농도 매립층 (301) 을 이온 주입법에 의해 형성한다. 불순물 농도는 N 형 종형 트렌치 MOSFET (101) 의 드레인 저항을 최대한 억제할 필요가 있어, 1 × 1021/㎤ 정도가 바람직하다.
다음으로 에피텍셜법에 의해 베이스 기판 (201) 상에 P 형 에피층 (202) 을 형성하여, P 형의 반도체 기판으로 한다. 이 P 형 에피층 (202) 의 두께 및 불순물 농도는 MOSFET 의 내압이나 구동 전류 등, 제조하는 반도체 집적 장치에 요구되는 성능으로부터 정해지는데, 대략 1 × 1015/㎤ 의 자리수 오더의 농도로 수 ㎛ ∼ 십 수 ㎛ 의 두께이다. 다음으로 이 P 형 에피층 (202) 상의 저내압 소자 영역 (102) 및 고내압 소자 영역 (103) 의 횡형 PMOS 트랜지스터 및 종형 트렌치 MOSFET 영역 (101) 에 제 1 의 N 형 웰층 (302) 을 형성한다. 이 때, 이 제 1 의 N 형 웰층 (302) 은 불순물 주입 및 고온 열처리에 의해, N 형 고농도 매립층 (301) 이 있는 영역에 있어서는 이것에 도달할 때까지 깊게 형성한다.
상기에서는 N 형 웰층 (302) 을 저내압 소자 영역 (102) 및 고내압 소자 영역 (103) 의 횡형 PMOS 트랜지스터에 있어서 동시에 형성하는 경우를 나타냈지만, 다른 마스크를 준비하여, 각각 전용으로 형성해도 된다. 다른 마스크로 형성하는 경우, 종형 트렌치 MOSFET 의 특성에 맞춘 N 형 웰층으로 하는 것이 가능하고, 예를 들어, 저내압 소자 영역 (102) 및 고내압 소자 영역 (103) 의 횡형 PMOS 트랜지스터 영역에 필요한 제 1 의 N 형 웰층보다 불순물 농도를 높게, 확산 깊이를 깊게 형성해도 된다. 특히 종형 트렌치 MOSFET 에 있어서, 이 제 1 의 N 형 웰층 (302) 은 저농도의 드레인으로서 기능하기 때문에, 구동 능력을 향상시키기 위해서 농도를 진하게 하는 것이 요구되는 경우가 있다. 또 동일하게 하여 고내압 소자의 횡형 NMOS 트랜지스트 영역에 불순물 주입 및 고온 열처리에 의해 제 1 의 P 형 웰층 (303) 을 형성한다.
다음으로 제 1 의 N 형 웰층 (302) 상의 저내압 소자 영역 (102) 의 횡형 NMOS 트랜지스터를 형성하는 영역에, 마스크를 사용하여 표면 농도가 1 × 1017/㎤ 의 자리수 오더의 제 2 의 P 형 웰층 (304) 을 불순물 주입 및 고온 열처리에 의해 형성하고, 또한 횡형 PM0S 트랜지스터를 형성하는 영역에, 다른 마스크를 사용하여 표면 농도가 1 × 1017/㎤ 의 자리수 오더의 제 2 의 N 형 웰층 (305) 을 불순물 주입 및 고온 열처리에 의해 형성한다.
다음으로 N 형 종형 트렌치 MOSFET (101) 의 영역에, 이 N 형 종형 트렌치 MOSFET (101) 의 채널을 형성하기 위한 P 형 보디 영역 (306) 을 불순물 주입 및 고온 열처리에 의해 형성한다. 이 조건은 이후에 형성되는 N 형 고농도의 드레인과의 접합 내압이나 구동 능력에 따라 변하지만, 표면 농도가 1 × 1O17/㎤ 의 자리수 오더인 것이 바람직하다.
다음으로 LOCOS 법 또는 쉘로우 트렌치법에 의해 필드 절연막 (309) 을 형성하여, 소자 분리 영역 및 고내압 소자 (103) 의 전계 완화 영역으로 한다. 다음으로 이온 주입법에 의해 고내압 소자 영역 (103) 의 NMOS 트랜지스터 및 PMOS 트랜지스터의 전계 완화 영역에 각각 마스크를 사용하여 N 형 및 P 형의 저농도 불순물을 도입하여, 제 1 의 N 형 저농도 영역 (307) 및 제 1 의 P 형 저농도 영역 (308) 을 형성한다.
그리고, N 형 제 1 의 웰층 (302) 상의 N 형의 종형 MOSFET (101) 형성 예정 영역에, P 형 반도체 기판 (203) 의 내부를 향하여 N 형의 매립층 (301) 에 도달하지 않는 깊이까지 이방성 에칭을 실시하여, 트렌치 (310) 를 형성한다. 이상의 공정을 거쳐 도 1(a) 의 구조가 얻어진다.
계속해서, 도 1(b) 에 나타내는 바와 같이, P 형 반도체 기판 (203) 상의 표면 및 트렌치의 벽면을 따라 제 1 게이트 절연막 (311) 을 열산화에 의해 형성한다. 그 두께는 10 내지 20 ㎚ 정도이다.
다음으로, 도 2(a) 에 나타내는 바와 같이, 제 1 게이트 절연막 (311) 상에 N 형의 이온 도프된 다결정 실리콘을 감압 CVD 법 등에 의해 두께 0.5 ㎛ ∼ 1 ㎛ 정도로 성막한다. 혹은 다른 방법으로서 제 1 게이트 절연막 (311) 상에 논도프의 다결정 실리콘을 성막하고, N 형의 불순물을 이온 주입함으로써 제 1 다결정 실리콘층 (312) 을 형성할 수도 있다.
계속해서, 도 2(b) 에 나타내는 바와 같이, 제 1 다결정 실리콘층 (312) 에 대하여 이방성 에칭을 실시하여, 트렌치 내에 제 1 다결정 실리콘층 (312) 으로 이루어지는 제 1 의 N 형 게이트 전극 (312) 을 형성한다.
다음으로 도 3(a) 에 나타내는 바와 같이, P 형 반도체 기판 (203) 상 전체면에 질화막 (313) 을 성막하고, 포토리소그래피법을 사용하여 고내압 소자 이외의 영역에 포토레지스트를 형성하고, 그 포토레지스트를 마스크로 하여 고내압 소자의 게이트 절연막이 형성되는 영역만, 질화막 (313) 을 에칭하여 제거한다. 그리고, 상대적으로 두꺼운 제 2 게이트 절연막 (314) 를 열산화에 의해 형성한다. 그 막두께는 50 내지 100 ㎚ 정도이다.
질화막 (313) 의 제거 후, P 형 반도체 기판 (203) 상 전체면에 저내압 소자용의 횡형 MOS 트랜지스터 (102) 의 상대적으로 얇은 제 3 게이트 절연막 (315) 을 열산화에 의해 형성한다 (도 3(b)). 그 막두께는 10 내지 20 ㎚ 정도이다.
다음으로, 도 4(a) 에 나타내는 바와 같이, 포토리소그래피법을 사용하여 트렌치 게이트 전극 상을 제외한 영역에 포토레지스트를 형성하고, 그 포토레지스트를 마스크로 하여 트렌치 게이트 전극 상에 성장시킨 제 3 게이트 절연막 (315) 을 에칭하여 제거한다.
그 후에 제 2, 제 3 게이트 절연막 (314, 315) 상, 그리고 트렌치 게이트 전극 상에도 논도프의 제 2 다결정 실리콘층 (322) 을 성막하고, N 형 종형 트렌치 MOSFET (101) 및 저내압 소자 영역 (102) 의 횡형 NMOS 트랜지스터 및 고내압 소자 영역 (103) 의 횡형 NMOS 트랜지스터를 형성하는 영역에, 마스크를 사용하여 1 × 1021/㎤ 전후의 N 형 고농도 불순물을 이온 주입법에 의해 도입한다. 또한, 저내압 소자 영역 (102) 의 횡형 PMOS 트랜지스터 및 고내압 소자 영역 (103) 의 횡형 PMOS 트랜지스터를 형성하는 영역에, 다른 마스크를 사용하여 P 형 고농도 불순물을 이온 주입법에 의해 도입하여, P 형의 도전형으로 한다 (도 4(b)). 이로써, N 형의 다결정 실리콘층 (322N) 과 P 형의 다결정 실리콘층 (322P) 이 형성된다.
이어서, 도 5(a) 에 나타내는 바와 같이 제 2 다결정 실리콘층 (322) 에 대하여 이방성 에칭을 실시하여, 저내압 소자 및 고내압 소자의 횡형 M0S 트랜지스터의 제 2 의 N 형 게이트 전극 (316a) 및 제 2 의 P 형 게이트 전극 (317) 을 형성한다. 이 때 제 2 의 N 형 게이트 전극 (316b) 을, N 형 종형 트렌치 MOSFET 의 제 1 의 N 형 게이트 전극 (312) 상에도 적층되도록, 에칭을 실시하여 제거한다.
다음으로, 도 5(b) 에 나타내는 바와 같이, P 형 제 2 의 웰층 (304) 상의 N 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의 제 2 게이트 전극 (316b) 을 마스크로 자기 정합적으로 1 × 1018/㎤ 전후의 N 형 불순물을 도입하여 제 2 저농도 N 형 불순물 영역 (318) 을 형성한다. 또한, N 형 제 2 의 웰층 (305) 상의 P 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의 제 2 게이트 전극 (317) 을 마스크로 자기 정합적으로 1 × 1O17/㎤ 전후의 P 형 불순물을 도입하여 제 2 저농도 P 형 불순물 영역 (319) 을 형성한다. 그 후에, CVD 법 등에 의해 산화막을 300 내지 600 ㎚ 형성하고, 이방성 에칭을 실시함으로써, 제 2 게이트 전극 (316a, 316b, 317) 의 측벽에 산화막 스페이서 (323) 를 형성한다.
계속해서, P 형 제 2 의 웰층 (304) 상의 N 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의, 제 2 게이트 전극 (316b) 으로부터 원하는 거리만큼 떨어진 영역, 및 N 형의 종형 MOS 트랜지스터 형성 영역의 트렌치 (310) 에 접한 표면 영역에, 이온 주입법에 의해 N 형의 고농도 불순물을 도입하여 소스·드레인 (320) 을 형성한다 (도 6(a)).
다음으로 N 형 제 2 의 웰층 (305) 상의 P 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의 게이트 전극으로부터 원하는 거리만큼 떨어진 영역에 이온 주입법에 의해 P 형 고농도 불순물을 도입하여 고농도 P 형 소스·드레인 (321) 을 형성한다 (도 6(b)). N 형의 경우, 불순물은 인 또는 비소를 사용하고, P 형의 경우, 불순물은 붕소 또는 BF2 를 사용하고, 어느 불순물 영역도 불순물 농도는 1 × 1O21/㎤ 정도로 한다.
마지막으로, 도시하지 않지만, 층간 절연막을 형성하고, 층간 절연막에 전극 형성용 구멍을 뚫어 알루미늄 전극을 형성하면, 동극 게이트를 가진 저내압 소자 및 고내압 소자의 횡형 MOS 트랜지스터와 종형 트렌치 MOSFET 혼재의 반도체 장치가 완성된다. 이상과 같이 구성된 반도체 장치에 있어서, 종형 트렌치 MOSFET 의 게이트 전극은 N 형의 제 1 게이트 전극 (312) 과 N 형의 제 2 게이트 전극 (316) 의 적층 구조로 되어 있기 때문에, 에칭 편차에 의해 트렌치 내의 게이트 전극의 두께가 변동되었다고 하더라도, 게이트 전극단에 소스가 도달하지 않아, 특성 사양을 만족하지 않는다는 문제는 해소된다.
[실시예 2]
다음으로, 도 7 ∼ 도 10 을 사용하여, 본원 발명의 제조 방법을 나타내기 위한 실시예 2 의 개략을 설명한다. 실시예 2 도 실시예 1 과 마찬가지로, 동극 게이트를 가진 저내압 소자 및 고내압 소자의 횡형 MOS 트랜지스터와 종형 트렌치 MOSFET 혼재의 반도체 장치 제조 방법이다. 도 7(a) ∼ 도 9(a) 에 나타내는 본 실시예의 공정은 도 1(a) ∼ 도 4(a) 에 나타낸 실시예 1 의 공정과 동일하다. 따라서 실시예 1 과의 차이가 되는 부분에 대하여 이하에 설명한다.
실시예 1 에서는 도 4(b) 에 나타내는 바와 같이, 제 2, 제 3 게이트 절연막 (314, 315) 상 및 트렌치 게이트 전극 상도 논도프의 제 2 다결정 실리콘층 (322) 을 성막한 후에, 다른 마스크를 사용하여 N 형 MOS 트랜지스터 및 P 형 M0S 트랜지스터를 형성하는 영역에, 고농도 불순물을 이온 주입법에 의해 도입하여, N 형의 제 2 게이트 전극 (316) 과 P 형의 제 2 게이트 전극 (317) 을 형성하고 있는데, 실시예 2 에서는 논도프의 제 2 다결정 실리콘층 (322) 을 성막하고 (도 9(b)), 제 2 다결정 실리콘층 (322) 의 불순물 도입을 하지 않고 게이트 전극의 패터닝 형성을 실시하고 (도 9(c)), 이어서 산화막 스페이서 (323) 를 형성 (도 10(a)) 한다.
그리고, 도 10(b) 에서 나타내는 바와 같이, P 형 제 2 의 웰층 (304) 상의 N 형의 횡형 MOS 트랜지스터 형성 영역 (102) 의, 제 2 게이트 전극 (316) 으로부터 원하는 거리만큼 떨어진 영역, 및 N 형의 종형 MOS 트랜지스터 형성 영역의 트렌치 (310) 에 접한 표면 영역에, 이온 주입법에 의해 N 형의 고농도 불순물을 도입하고, 소스·드레인 (320) 을 형성할 때에 논도프의 제 2 다결정 실리콘층 (322) 에도 N 형의 고농도 불순물을 도입하여 N 형의 제 2 의 N 형 게이트 전극 (316) 을 형성하고 있다.
또, 도 10(c) 에 나타내는 바와 같이, P 형의 MOS 트랜지스터에 관해서도 N 형과 마찬가지로, 소스·드레인의 형성과 제 2 의 P 형 게이트 전극 (317) 에 대한 고농도 불순물 도프를 동시에 실시하고 있다. 이상과 같은 구성으로 함으로써 실시예 1 에 나타낸 반도체 장치의 제조 방법에 비하여, N 형 및 P 형의 제 2 게이트 전극을 형성하기 위해서 사용되는 마스크를 삭감할 수 있기 때문에, 비용을 억제하는 것이 가능해진다.
101 종형 트렌치 MOSFET 영역
102 저내압 소자의 횡형 MOS 트랜지스터 영역
103 고내압 소자의 횡형 MOS 트랜지스터 영역
201 베이스 기판
202 P 형 에피층
203 P 형 반도체 기판
301 N 형 고농도 매립층
302 제 1 의 N 형 웰층
303 제 1 의 P 형 웰층
304 제 2 의 P 형 웰층
305 제 2 의 N 형 웰층
306 P 형 보디 영역
307 제 1 의 N 형 저불순물 농도 영역
308 제 1 의 P 형 저불순물 농도 영역
309 절연막 (소자 분리 영역)
310 트렌치
311 제 1 게이트 절연막
312 제 1 의 N 형 게이트 전극
313 질화막
314 제 2 게이트 절연막
315 제 3 게이트 절연막
316 제 2 의 N 형 게이트 전극
317 제 2 의 P 형 게이트 전극
318 제 2 의 N 형 저불순물 농도 영역
319 제 2 의 P 형 저불순물 농도 영역
320 N 형 고농도 소스·드레인 영역
321 P 형 고농도 소스·드레인 영역
322 논도프의 제 2 다결정 실리콘층
322N N 형의 다결정 실리콘층
322P P 형의 다결정 실리콘층
323 산화막 스페이서

Claims (6)

  1. P 형 반도체의 베이스 기판에 N 형 매립층을 형성하는 N 형 매립층 형성 공정과,
    상기 베이스 기판 상에 P 형의 에피택셜 성장층을 형성하여, 반도체 기판으로 하는 에피택셜 성장층 형성 공정과,
    저내압의 N 형의 제 1 횡형 MOS 트랜지스터가 형성되는 영역에, 제 1 의 P 형 웰층을 형성하는 제 1 의 P 형 웰층 형성 공정과,
    저내압의 P 형의 제 2 횡형 MOS 트랜지스터가 형성되는 영역에, 제 1 의 N 형 웰층을 형성하는 제 1 의 N 형 웰층 형성 공정과,
    고내압의 N 형의 제 3 횡형 MOS 트랜지스터가 형성되는 영역에, 제 2 의 P 형 웰층을 형성하는 제 2 의 P 형 웰층 형성 공정과,
    고내압의 P 형의 제 4 횡형 MOS 트랜지스터 및 N 형의 종형 MOS 트랜지스터가 형성되는 영역에, 제 2 의 N 형 웰층을 각각 형성하는 제 2 의 N 형 웰층 형성 공정과,
    상기 종형 MOS 트랜지스터가 형성되는 상기 제 2 의 N 형 웰층 내의 영역에, P 형의 보디 영역을 형성하는 보디 영역 형성 공정과,
    소자 분리 영역과 상기 제 3 및 상기 제 4 횡형 MOS 트랜지스터의 전계 완화 영역을 절연막에 의해 각각 형성하는 공정과,
    상기 전계 완화 영역에 제 1 의 저농도 영역을 형성하는 공정과,
    상기 종형 M0S 트랜지스터가 형성되는 영역에, 상기 반도체 기판의 내부를 향하여 N 형의 매립층에 도달하지 않는 깊이까지 이방성 에칭을 실시하여 트렌치를 형성하는 트렌치 형성 공정과,
    상기 반도체 기판 상의 표면 및 상기 트렌치의 벽면을 따라 제 1 게이트 절연막을 형성하는 제 1 게이트 절연막 형성 공정과,
    상기 제 1 게이트 절연막 상에 N 형의 제 1 다결정 실리콘층을 성막하는 제 1 다결정 실리콘층 형성 공정과,
    상기 제 1 다결절 실리콘층에 대해 에칭을 실시하여, 상기 트렌치 내에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 공정과,
    상기 제 3 및 상기 제 4 횡형 MOS 트랜지스터의 제 3 게이트 절연막을 형성할 예정 영역에, 상대적으로 두꺼운 제 2 게이트 절연막을 형성하는 제 2 게이트 절연막 형성 공정과,
    상기 반도체 기판 상에, 상기 제 1 및 상기 제 2 횡형 MOS 트랜지스터를 위한 상대적으로 얇은 제 3 게이트 절연막을 형성하는 제 3 게이트 절연막 형성 공정과,
    상기 트렌치의 상기 제 1 게이트 전극 상의 상기 제 3 게이트 절연막을 제거하는 에칭 공정과,
    상기 반도체 기판 상에 논도프의 제 2 다결정 실리콘층을 성막하는 제 2 다결정 실리콘층 형성 공정과,
    상기 제 1 및 상기 제 3 횡형 MOS 트랜지스터의 상기 제 2 다결정 실리콘층에는 N 형의 고농도 불순물을 도입하고, 상기 제 2 및 상기 제 4 횡형 MOS 트랜지스터의 상기 제 2 다결정 실리콘층에는 P 형의 고농도 불순물을 도입하는 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정과,
    상기 제 2 다결정 실리콘층에 대해 에칭을 실시하여, 상기 제 1 게이트 전극 상의 제 2 게이트 전극과, 상기 제 1 내지 상기 제 4 횡형 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극을 마스크로 자기 정합적으로 N 형 불순물을 도입하여, 제 2 저농도 N 형 불순물 영역을 형성하는 저농도 N 형 영역 형성 공정과,
    상기 제 2 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극을 마스크로 자기 정합적으로 P 형 불순물을 도입하여, 제 2 저농도 P 형 불순물 영역을 형성하는 저농도 P 형 영역 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극으로부터 떨어진 영역, 및 상기 종형 M0S 트랜지스터 형성 영역의 트렌치에 접한 영역에, N 형 불순물을 도입하여 고농도 N 형 불순물 영역을 형성하는 N 형 소스·드레인 형성 공정과,
    상기 제 2 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극으로부터 떨어진 영역에 P 형 불순물을 도입하여 고농도 P 형 불순물 영역을 형성하는 P 형 소스·드레인 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. P 형 반도체의 베이스 기판에 N 형 매립층을 형성하는 N 형 매립층 형성 공정과,
    상기 베이스 기판 상에 P 형의 에피택셜 성장층을 형성하여, 반도체 기판으로 하는 에피택셜 성장층 형성 공정과,
    저내압의 N 형의 제 1 횡형 MOS 트랜지스터가 형성되는 영역에, 제 1 의 P 형 웰층을 형성하는 제 1 의 P 형 웰층 형성 공정과,
    저내압의 P 형의 제 2 횡형 MOS 트랜지스터가 형성되는 영역에, 제 1 의 N 형 웰층을 형성하는 제 1 의 N 형 웰층 형성 공정과,
    고내압의 N 형의 제 3 횡형 MOS 트랜지스터가 형성되는 영역에, 제 2 의 P 형 웰층을 형성하는 제 2 의 P 형 웰층 형성 공정과,
    N 형의 종형 MOS 트랜지스터가 형성되는 영역에, 제 2 의 N 형 웰층을 형성하는 제 2 의 N 형 웰층 형성 공정과,
    상기 종형 MOS 트랜지스터가 형성되는 상기 제 2 의 N 형 웰층 내의 영역에, P 형의 보디 영역을 형성하는 보디 영역 형성 공정과,
    소자 분리 영역과 상기 제 3 횡형 MOS 트랜지스터의 전계 완화 영역을 절연막에 의해 각각 형성하는 공정과,
    상기 전계 완화 영역에 제 1 의 저농도 영역을 형성하는 공정과,
    상기 종형 M0S 트랜지스터가 형성되는 영역에, 상기 반도체 기판의 내부를 향하여 N 형의 매립층에 도달하지 않는 깊이까지 이방성 에칭을 실시하여 트렌치를 형성하는 트렌치 형성 공정과,
    상기 반도체 기판 상의 표면 및 상기 트렌치의 벽면을 따라 제 1 게이트 절연막을 형성하는 제 1 게이트 절연막 형성 공정과,
    상기 제 1 게이트 절연막 상에 N 형의 제 1 다결정 실리콘층을 성막하는 제 1 다결정 실리콘층 형성 공정과,
    상기 제 1 다결정 실리콘층에 대해 에칭을 실시하여, 상기 트렌치 내에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 공정과,
    상기 제 3 횡형 MOS 트랜지스터의 게이트 절연막을 형성할 예정 영역에, 상대적으로 두꺼운 제 2 게이트 절연막을 형성하는 제 2 게이트 절연막 형성 공정과,
    상기 반도체 기판 상에, 상기 제 1 및 상기 제 2 횡형 MOS 트랜지스터를 위한 상대적으로 얇은 제 3 게이트 절연막을 형성하는 제 3 게이트 절연막 형성 공정과,
    상기 트렌치의 상기 제 1 게이트 전극 상의 상기 제 3 게이트 절연막을 제거하는 에칭 공정과,
    상기 반도체 기판 상에 논도프의 제 2 다결정 실리콘층을 성막하는 제 2 다결정 실리콘층 형성 공정과,
    상기 제 1 및 상기 제 3 횡형 MOS 트랜지스터의 상기 제 2 다결정 실리콘층에는 N 형의 고농도 불순물을 도입하고, 상기 제 2 횡형 MOS 트랜지스터의 상기 제 2 다결정 실리콘층에는 P 형의 고농도 불순물을 도입하는 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정과,
    상기 제 2 다결정 실리콘층에 대해 에칭을 실시하여, 상기 제 1 게이트 전극 상의 제 2 게이트 전극과, 상기 제 1 내지 상기 제 3 횡형 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극을 마스크로 자기 정합적으로 N 형 불순물을 도입하여, 제 2 저농도 N 형 불순물 영역을 형성하는 저농도 N 형 영역 형성 공정과,
    상기 제 2 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극을 마스크로 자기 정합적으로 P 형 불순물을 도입하여, 제 2 저농도 P 형 불순물 영역을 형성하는 저농도 P 형 영역 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극으로부터 떨어진 영역, 및 상기 종형 M0S 트랜지스터 형성 영역의, 트렌치에 접한 영역에, N 형 불순물을 도입하여 고농도 N 형 불순물 영역을 형성하는 N 형 소스·드레인 형성 공정과,
    상기 제 2 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극으로부터 떨어진 영역에 P 형 불순물을 도입하여 고농도 P 형 불순물 영역을 형성하는 P 형 소스·드레인 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. P 형 반도체의 베이스 기판에 N 형 매립층을 형성하는 N 형 매립층 형성 공정과,
    상기 베이스 기판 상에 P 형의 에피택셜 성장층을 형성하여, 반도체 기판으로 하는 에피택셜 성장층 형성 공정과,
    저내압의 N 형의 제 1 횡형 MOS 트랜지스터가 형성되는 영역에, 제 1 의 P 형 웰층을 형성하는 제 1 의 P 형 웰층 형성 공정과,
    저내압의 P 형의 제 2 횡형 MOS 트랜지스터가 형성되는 영역에, 제 1 의 N 형 웰층을 형성하는 제 1 의 N 형 웰층 형성 공정과,
    N 형의 종형 MOS 트랜지스터가 형성되는 영역에, 제 2 의 N 형 웰층을 형성하는 제 2 의 N 형 웰층 형성 공정과,
    상기 종형 MOS 트랜지스터가 형성되는 상기 제 2 의 N 형 웰층 내의 영역에, P 형의 보디 영역을 형성하는 보디 영역 형성 공정과,
    소자 분리 영역을 절연막에 의해 형성하는 공정과,
    상기 종형 M0S 트랜지스터가 형성되는 영역에, 상기 반도체 기판의 내부를 향하여 N 형의 매립층에 도달하지 않는 깊이까지 이방성 에칭을 실시하여 트렌치를 형성하는 트렌치 형성 공정과,
    상기 반도체 기판 상의 표면 및 상기 트렌치의 벽면을 따라 제 1 게이트 절연막을 형성하는 제 1 게이트 절연막 형성 공정과,
    상기 제 1 게이트 절연막 상에 N 형의 제 1 다결정 실리콘층을 성막하는 제 1 다결정 실리콘층 형성 공정과,
    상기 제 1 다결정 실리콘층에 대해 에칭을 실시하여, 상기 트렌치 내에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 공정과,
    상기 반도체 기판 상에, 상기 제 1 및 상기 제 2 횡형 MOS 트랜지스터를 위한 제 3 게이트 절연막을 형성하는 제 3 게이트 절연막 형성 공정과,
    상기 트렌치의 상기 제 1 게이트 전극 상의 상기 제 3 게이트 절연막을 제거하는 에칭 공정과,
    상기 반도체 기판 상에 논도프의 제 2 다결정 실리콘층을 성막하는 제 2 다결정 실리콘층 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터의 상기 제 2 다결정 실리콘층에는 N 형의 고농도 불순물을 도입하고, 상기 제 2 횡형 MOS 트랜지스터의 상기 제 2 다결정 실리콘층에는 P 형의 고농도 불순물을 도입하는 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정과,
    상기 제 2 다결정 실리콘층에 대해 에칭을 실시하여, 상기 제 1 게이트 전극 상의 제 2 게이트 전극과, 상기 제 1 및 상기 제 2 횡형 MOS 트랜지스터의 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극을 마스크로 자기 정합적으로 N 형 불순물을 도입하여, 제 2 저농도 N 형 불순물 영역을 형성하는 저농도 N 형 영역 형성 공정과,
    상기 제 2 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극을 마스크로 자기 정합적으로 P 형 불순물을 도입하여, 제 2 저농도 P 형 불순물 영역을 형성하는 저농도 P 형 영역 형성 공정과,
    상기 제 1 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극으로부터 떨어진 영역, 및 상기 종형 M0S 트랜지스터 형성 영역의, 트렌치에 접한 영역에, N 형 불순물을 도입하여 고농도 N 형 불순물 영역을 형성하는 N 형 소스·드레인 형성 공정과,
    상기 제 2 횡형 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 전극으로부터 떨어진 영역에 P 형 불순물을 도입하여 고농도 P 형 불순물 영역을 형성하는 P 형 소스·드레인 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정에 있어서의 상기 N 형의 고농도 불순물의 도입과 상기 N 형 소스·드레인 형성 공정을 동시에 실시하고, 상기 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정에 있어서의 상기 P 형의 고농도 불순물의 도입과 상기 P 형 소스·드레인 형성 공정을 동시에 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정에 있어서의 상기 N 형의 고농도 불순물의 도입과 상기 N 형 소스·드레인 형성 공정을 동시에 실시하고, 상기 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정에 있어서의 상기 P 형의 고농도 불순물의 도입과 상기 P 형 소스·드레인 형성 공정을 동시에 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 3 항에 있어서,
    상기 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정에 있어서의 상기 N 형의 고농도 불순물의 도입과 상기 N 형 소스·드레인 형성 공정을 동시에 실시하고, 상기 제 2 다결정 실리콘층에 대한 고농도 불순물 도입 공정에 있어서의 상기 P 형의 고농도 불순물의 도입과 상기 P 형 소스·드레인 형성 공정을 동시에 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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