KR20230137469A - 3족-질화물 고-전자이동도 트랜지스터 및 그 제조 방법 - Google Patents
3족-질화물 고-전자이동도 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20230137469A KR20230137469A KR1020237030798A KR20237030798A KR20230137469A KR 20230137469 A KR20230137469 A KR 20230137469A KR 1020237030798 A KR1020237030798 A KR 1020237030798A KR 20237030798 A KR20237030798 A KR 20237030798A KR 20230137469 A KR20230137469 A KR 20230137469A
- Authority
- KR
- South Korea
- Prior art keywords
- zone
- source
- gate
- drain
- distance
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 97
- 239000000758 substrate Substances 0.000 claims abstract description 216
- 230000004888 barrier function Effects 0.000 claims abstract description 159
- 238000000034 method Methods 0.000 claims description 67
- 230000005684 electric field Effects 0.000 claims description 47
- 230000008878 coupling Effects 0.000 claims description 18
- 238000010168 coupling process Methods 0.000 claims description 18
- 238000005859 coupling reaction Methods 0.000 claims description 18
- 230000000694 effects Effects 0.000 abstract description 33
- 239000000463 material Substances 0.000 description 324
- 125000006850 spacer group Chemical group 0.000 description 64
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 34
- 229910002601 GaN Inorganic materials 0.000 description 33
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 230000008569 process Effects 0.000 description 30
- 239000004065 semiconductor Substances 0.000 description 27
- 229910010271 silicon carbide Inorganic materials 0.000 description 26
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 25
- 238000005468 ion implantation Methods 0.000 description 22
- 238000002513 implantation Methods 0.000 description 18
- 229910052759 nickel Inorganic materials 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 16
- 239000010931 gold Substances 0.000 description 15
- 239000007943 implant Substances 0.000 description 15
- 229910052719 titanium Inorganic materials 0.000 description 14
- 239000010936 titanium Substances 0.000 description 14
- 230000005465 channeling Effects 0.000 description 13
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 12
- 229910052737 gold Inorganic materials 0.000 description 12
- 230000006911 nucleation Effects 0.000 description 12
- 238000010899 nucleation Methods 0.000 description 12
- 239000013078 crystal Substances 0.000 description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 10
- 238000000137 annealing Methods 0.000 description 10
- 239000004020 conductor Substances 0.000 description 10
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 229910052799 carbon Inorganic materials 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 230000002411 adverse Effects 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000670 limiting effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 230000005533 two-dimensional electron gas Effects 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000003446 memory effect Effects 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004050 hot filament vapor deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052596 spinel Inorganic materials 0.000 description 2
- 239000011029 spinel Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- -1 AlGaN Chemical compound 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical group [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 208000024875 Infantile dystonia-parkinsonism Diseases 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003955 hot wall epitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 208000001543 infantile parkinsonism-dystonia Diseases 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
게이트 지연 효과(gate lag effect) 및/또는 다른 부정적인 성능을 해결하기 위한 장치는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함할 수 있음 -; 상기 3족-질화물 베리어층에 전기적으로 커플링된 소스; 상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트; 상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및 적어도 상기 기판 내에 배치된 p-구역을 포함한다. 특히, 상기 p-구역은 상기 기판의 소스측을 향해 연장되고, 상기 p-구역은 상기 기판의 드레인측을 향해 연장된다.
Description
관련 출원들에 대한 상호 참조
본 출원은 2021 년 2 월 10 일에 출원되고 그 전체가 본 명세서에 원용에 의해 통합되는 미국 특허 출원 번호 제 17/172,669에 대한 우선권을 주장하는데, 이 출원은 2020년 12월 16일에 출원되고 그 전체가 본 명세서에 원용에 의해 통합되는 미국 특허 출원 번호 제 17/123,727의 부분 계속 출원이며; 이 출원은 2019 년 4 월 5 일에 출원되고 그 전체가 본 명세서에 원용에 의해 통합되는 미국 특허 출원 번호 제 16/376,596의 계속 출원이고; 이 출원은 2019 년 1 월 28 일에 출원되고 2020년 11월 17일에 미국 특허 번호 제 10,840,334로 발행되며 그 전체가 본 명세서에 원용에 의해 통합되는 미국 특허 출원 번호 제 16/260,095의 부분 계속 출원이며; 이 출원은 2017 년 2 월 3 일에 출원되고 2019 년 1 월 29 일에 미국 특허 번호 제 10,192,980으로 발행되며 그 전체가 본 명세서에 원용에 의해 통합되는 미국 특허 출원 번호 제 15/424,209의 부분 계속 출원이고; 이 출원은 2016 년 6 월 24 일에 출원되고 그 전체가 본 명세서에 원용에 의해 통합되는 미국 특허 출원 번호 제 15/192,545의 부분 계속 출원이다.
본 발명은 마이크로전자 디바이스에 관한 것이고, 특히 매립형 p-타입 층을 가진 질화갈륨 고-전자이동도 트랜지스터에 관한 것이다. 또한, 본 발명은 마이크로전자 디바이스의 제조 방법에 관한 것이고, 특히 매립형 p-타입 층을 가진 질화갈륨 고-전자이동도 트랜지스터의 제조 방법에 관한 것이다.
3족-질화물계 또는 질화갈륨(GaN)계 고-전자이동도 트랜지스터(high-electron mobility transistor; HEMT)는, 이산 및 MMIC (Monolithic Microwave Integrated Circuit) 형태 양자 모두에서 고전력 무선주파수(RF) 애플리케이션을 위해 매우 유망한 후보들이다. 현재의 GaN HEMT 설계는 소망되는 브레이크다운을 달성하기 위한 트랩을 포함하는 버퍼층을 사용한다. 그러나, 이러한 트랩은 성능에 악영향을 주는 메모리 효과를 초래한다. 특히, 이러한 설계는 "게이트 지연 효과(gate lag effect)"라고 불리는 것과 연관된 일부 포획 (trapping)을 보여준다. 게이트 지연 효과는 높은 게이트 음전압에서 특히 자주 나타난다.
따라서, 3족 질화물 HEMT에서의 게이트 지연 효과 및/또는 다른 부정적인 성능 이슈를 해결하고 이러한 디바이스의 성능을 개선하기 위한 솔루션에 대한 필요성이 존재한다.
개괄적인 일 양태는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 상기 3족-질화물 베리어층에 전기적으로 커플링된 소스; 상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트; 상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및 적어도 상기 기판 내에 배치된 p-구역을 포함하고, 상기 p-구역은 상기 기판의 소스측을 향해 연장되며, 상기 p-구역은 상기 기판의 드레인측을 향해 연장되는, 장치를 포함한다.
개괄적인 일 양태는 디바이스 제조 방법으로서, 기판을 제공하는 단계; 상기 기판 상에 3족-질화물 버퍼층을 제공하는 단계; 상기 3족-질화물 버퍼층 상에 3족-질화물 베리어층을 제공하는 단계 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 소스를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 게이트를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 드레인을 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 및 적어도 상기 기판 내에 배치되는 p-구역을 제공하는 단계를 포함하고, 상기 p-구역은 상기 기판의 소스측을 향해 연장되며, 상기 p-구역은 상기 기판의 드레인측을 향해 연장된, 디바이스 제조 방법을 포함한다.
개괄적인 일 양태는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 상기 3족-질화물 베리어층에 전기적으로 커플링된 소스; 상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트; 상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및 적어도 상기 기판 내에 배치된 p-구역을 포함하고, 상기 기판의 소스측의 부분에는 상기 p-구역이 없으며, 상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 장치를 포함한다.
개괄적인 일 양태는 디바이스 제조 방법으로서, 기판을 제공하는 단계; 상기 기판 상에 3족-질화물 버퍼층을 제공하는 단계; 상기 3족-질화물 버퍼층 상에 3족-질화물 베리어층을 제공하는 단계 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 소스를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 게이트를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 드레인을 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 및 적어도 상기 기판 내에 배치되는 p-구역을 제공하는 단계를 포함하고, 상기 기판의 소스측의 부분에는 상기 p-구역이 없으며, 상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 디바이스 제조 방법을 포함한다.
개괄적인 일 양태는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함할 수 있음 -; 상기 3족-질화물 베리어층 상의 소스; 상기 3족-질화물 베리어층 상의 드레인; 상기 3족-질화물 베리어층 상에서 상기 소스와 상기 드레인 사이에 있는 게이트; 및 적어도 상기 기판 내에 배치된 p-구역을 포함하고, 상기 기판의 소스측의 부분에는 상기 p-구역이 없으며, 상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 장치를 포함한다.
본 발명의 추가적 특징, 장점, 및 양태는 후속하는 발명을 실시하기 위한 구체적인 내용, 도면, 및 청구범위를 고려함으로써 설명되거나 명백해질 수 있다. 더욱이, 본 명세서의 앞선 요약 및 후속하는 발명을 실시하기 위한 구체적인 내용 양자 모두가 예시적인 것이고 청구된 바와 같은 본 발명의 범위를 한정하지 않으면서 더 많은 설명을 제공하려는 의도라는 것이 이해되어야 한다.
본 발명을 더 잘 이해시키기 위해 포함되고 본 명세서에 통합되며 그 일부를 구성하는 첨부 도면은 본 발명의 양태를 예시하며, 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다. 본 발명 및 본 발명이 실시될 수 있는 다양한 방식을 근본적으로 이해하기 위해서 필요할 수 있는 것보다 본 발명의 구조적인 세부사항을 상세히 보여주려는 시도는 절대 일어나지 않는다. 도면에서:
도 1은 본 발명에 따른 트랜지스터의 하나의 양태의 단면도를 도시한다.
도 2는 본 발명에 따른 트랜지스터의 일 양태의 단면도를 도시한다.
도 3은 본 발명의 일 양태에 따른 복수 개의 단위 셀 트랜지스터를 포함할 수 있는 반도체 디바이스를 예시한다.
도 4는 도 3의 라인 IV-IV에 따라 취해진 개략적인 단면도이다.
도 5는 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
도 6은 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
도 7은 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
도 8은 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 9는 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 10은 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 11은 본 발명에 따른 트랜지스터를 제조하기 위한 프로세스를 보여준다.
도 1은 본 발명에 따른 트랜지스터의 하나의 양태의 단면도를 도시한다.
도 2는 본 발명에 따른 트랜지스터의 일 양태의 단면도를 도시한다.
도 3은 본 발명의 일 양태에 따른 복수 개의 단위 셀 트랜지스터를 포함할 수 있는 반도체 디바이스를 예시한다.
도 4는 도 3의 라인 IV-IV에 따라 취해진 개략적인 단면도이다.
도 5는 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
도 6은 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
도 7은 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
도 8은 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 9는 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 10은 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 11은 본 발명에 따른 트랜지스터를 제조하기 위한 프로세스를 보여준다.
본 발명의 양태 및 그들의 다양한 피쳐 및 유익한 세부사항들은 첨부 도면에 도시되며 후속하는 발명을 실시하기 위한 구체적인 내용에서 상세히 설명 및/또는 예시되는 비한정적인 양태 및 예를 참조하여 더욱 완전하게 설명된다. 도면에 예시된 피쳐들이 반드시 척도에 맞게 그려진 것은 아니고, 당업자가 인식할 수 있는 것처럼 하나의 양태의 피쳐가 본 명세서에 명시적으로 언급되지 않았더라도 다른 양태들과 함께 채용될 수도 있다는 것에 주의해야 한다. 주지된 컴포넌트 및 처리 기법들의 설명은 본 발명의 양태들을 불필요하게 모호하게 하지 않기 위하여 생략된다. 본 명세서에서 사용되는 예들은, 오직 본 발명이 실시될 수 있는 방식의 이해를 용이화하고 더 나아가 당업자들이 본 발명의 양태를 실시할 수 있도록 하기 위한 의도만을 가진다. 그러므로, 본 명세서의 예들과 양태들은 첨부된 청구항 및 적용가능한 법규에 의해서만 정의되는 본 발명의 범위를 한정하는 것으로 받아들여 해석되어서는 안 된다. 더욱이, 도면의 여러 뷰에 걸쳐서 그리고 개시된 상이한 양태들에서, 유사한 참조 번호가 유사한 부분을 나타낸다는 것에 주의한다.
비록 제 1, 제 2 등 같은 용어들이 본 명세서에서 다양한 요소들을 설명하기 위하여 사용되지만, 이러한 요소들은 이러한 용어들에 의하여 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어들은 오직 하나의 요소를 다른 것과 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 개념에서 벗어나지 않으면서 제 1 요소는 제 2 요소라고 명명될 수 있고, 이와 유사하게 제 2 요소는 제 1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, "및/또는"이라는 용어는 연관되고 나열된 아이템들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
층, 구역, 또는 기판과 같은 요소가 다른 요소에 대하여 "상에 있다(on)" 또는 "위로(onto)" 연장되는 것으로 언급될 때, 이것은 다른 요소 상에 직접 존재하거나 다른 요소 위로 직접 연장될 수 있거나, 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 요소가 다른 구성 요소의 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급되면, 개재하는 구성 요소가 없다. 마찬가지로, 층, 구역, 또는 기판과 같은 요소가 다른 요소에 대하여 "위에 있다(over)" 또는 "위로(over)" 연장되는 것으로 언급될 때, 이것은 다른 요소 위에 직접 존재하거나 다른 요소 위로 직접 연장될 수 있거나, 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 요소가 다른 구성 요소의 "바로 위에(over)" 있거나 "바로 위로(over)" 연장되는 것으로 언급되면, 개재하는 구성 요소가 없다. 또한, 어떤 구성 요소가 다른 구성 요소에 "연결" 또는 "커플링"되는 것으로 언급되면, 이것은 다른 구성 요소에 직접적으로 연결 또는 커플링될 수 있고, 또는 개재하는 구성 요소가 존재할 수도 있다는 것이 이해될 것이다. 이에 반해, 어떤 구성 요소가 다른 구성 요소의 "바로 연결" 또는 "바로 커플링"되는 것으로 언급되면, 개재하는 구성 요소가 없다.
"아래" 또는 "위의" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적인 용어들은 본 명세서에서 하나의 요소, 층, 또는 구역의 다른 요소, 층, 또는 구역에 대한 도면에 도시된 바와 같은 관계를 설명하기 위하여 사용될 수 있다. 이러한 용어들 및 이들의 전술된 설명이 도면에 도시된 방위에 추가되는 디바이스의 다른 방위를 망라하도록 의도되는 것이 이해될 것이다.
본 명세서에서 사용되는 용어는 어떤 양태들을 설명하기 위한 것일 뿐이고 본 발명을 한정하려고 의도되는 것이 아니다. 본 명세서에서 사용될 때, 단수 형태인 "하나", "하나의" 및 "그것"은 문맥상 복수가 아님이 명백하게 드러나지 않는 한 복수형들도 역시 포함하는 것으로 의도된다. 더 나아가, 용어 "포함한다", "포함하는", 포함한다" 및/또는 "포함하는"이 본 명세서에서 사용될 때, 이것은 진술된 피쳐, 정수(integers), 단계, 동작, 구성 요소, 및/또는 컴포넌트들의 존재를 특정하는데, 그렇지만 하나 이상의 다른 피쳐, 정수, 단계, 동작, 구성 요소, 컴포넌트, 및/또는 그것의 그룹의 존재 또는 추가를 방해하지 않는다.
달리 정의되지 않으면, 본 명세서에서 사용되는 모든 용어들(기술적 용어 및 과학적 용어)은 본 발명이 속한 기술분야의 통상의 지식을 가진 자가 통상적으로 이해하는 것과 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들이 본 명세서의 문맥에서의 그들의 의미와 일관되는 의미를 가지는 것으로 해석되어야 하고, 본 명세서에서 그러하다고 명백하게 정의되지 않는 한 이상적이거나 너무 형식적인 의미로 해석되지는 않을 것이라는 점이 더 이해될 것이다.
구조체의 타입에 추가하여, 트랜지스터를 형성하는 반도체 재료의 특성도 동작 파라미터에 영향을 줄 수 있다. 트랜지스터의 동작 파라미터에 영향을 주는 특성 중에서, 전자이동도, 포화된 전자 드리프트 속도, 브레이크다운 전기장, 및 열전도율이 트랜지스터의 고주파수 및 고전력 특성에 영향을 줄 수 있다.
전자이동도는 전자가 전기장의 존재 시에 그 포화 속도까지 얼마나 빨리 가속되는지의 척도이다. 과거에는, 높은 전자이동도를 가지는 반도체 재료가 선호되었는데, 그 이유는 더 적은 필드로 더 많은 전류가 생성될 수 있었고, 결과적으로 필드가 인가될 때에 응답 시간이 더 빨라지기 때문이었다. 포화된 전자 드리프트 속도는 전자가 반도체 재료 내에서 달성할 수 있는 최대 속도이다. 고주파수 애플리케이션에 대해서는 포화된 전자 드리프트 속도가 더 높은 재료가 선호되는데, 그 이유는 더 빠른 속도가 소스에서 드레인까지의 더 짧은 시간으로 전환되기 때문이다.
브레이크다운 전기장은 쇼트키 정션의 브레이크다운이 일어나고 디바이스의 게이트를 통과하는 전류가 갑자기 증가하는 필드 세기이다. 고전력 고주파수 트랜지스터에 대해서는 높은 브레이크다운 전기장 재료가 선호되는데, 그 이유는 재료의 주어진 치수에 의해서 더 큰 전기장이 일반적으로 지원될 수 있기 때문이다. 전기장이 커지면, 전자가 작은 전기장에 의해서보다 큰 전기장에 의해서 더 빠르게 가속화될 수 있기 때문에 과도 상태가 더 빠르게 진행된다.
열전도율은 반도체 재료가 열을 소산시키는 능력이다. 통상적인 동작에서는 모든 트랜지스터가 열을 생성한다. 결국, 고전력 및 고주파수 트랜지스터는 보통, 소신호 트랜지스터보다 더 많은 양의 열을 생성한다. 반도체 재료의 온도가 올라가면, 정션 누설 전류가 일반적으로 증가하고, 전계 효과 트랜지스터를 통과하는 전류는 온도가 증가하면 캐리어 이동도가 감소하기 때문에 감소한다. 그러므로, 열이 반도체로부터 소산되면, 재료는 더 낮은 온도에서 유지될 것이고, 더 낮은 누설 전류와 함께 더 큰 전류를 운반하게 될 것이다.
본 발명은 외인성 및 내인성 반도체 모두를 포함한다. 내인성 반도체는 도핑되지 않는다(순물질). 외인성 반도체는 도핑되고, 이것은 열평형 상태의 반도체의 전자 및 정공 캐리어 농도를 변경하도록 작용인자가 도입되었다는 것을 의미한다. p-타입 및 n-타입 반도체 양자 모두가 개시되는데, p-타입은 전자 농도보다 큰 정공 농도를 가지고, n-타입은 정공 농도보다 큰 전자 농도를 가진다.
실리콘 카바이드(SiC)는 훌륭한 물리적이고 전자적 속성을 가지는데, 이것은 이론적으로 실리콘(Si) 또는 갈륨 비소(GaAs) 기판으로부터 생산된 디바이스보다 더 높은 온도, 더 높은 파워, 및 더 높은 주파수에서 동작할 수 있는 전자 디바이스를 생산할 수 있게 할 것이다. 약 4×E6 V/cm의 높은 브레이크다운 전기장, 약 2.0×E7 cm/sec의 높은 포화된 전자 드리프트 속도 및 약 4.9 W/cm-°K의 높은 열전도율은, SiC가 고주파수 및 고전력 애플리케이션을 위해서 적합할 것이라는 것을 표시한다. 일부 양태들에서, 본 발명의 트랜지스터는 Si, GaAs 또는 다른 적절한 기판을 포함한다.
GaN-계 HEMT는, 이산 형태 및 MMIC 형태 양자 모두에서 고전력 RF 애플리케이션을 위한 매우 유망한 후보이다. GaN HEMT 설계는 소망되는 브레이크다운을 획득하기 위한 트랩을 포함하는 버퍼층을 사용할 수 있다. 그러나, 이러한 트랩은 성능에 불리하게 영향을 주는 메모리 효과를 초래할 수 있다. 이러한 제한사항을 극복하기 위하여, 매립형 p 층을 가진 구조체가 최소의 포획으로써 브레이크다운을 획득할 수 있게 하기 위해서 활용될 수 있다. 이러한 디바이스는 드레인 지연 효과 및 해당 효과와 연관된 포획 중 일부의 감소 및/또는 제거를 보여준다. 그러나, 이들은, 특히 높은 음의 게이트 전압에서, "게이트 지연 효과(gate lag effect)"라고 불리는 것과 연관된 일부 포획을 여전히 보여준다.
우리의 시뮬레이션은 이러한 효과도 버퍼층 내의 트랩으로부터 초래되고 있다는 것을 나타냈다. 많은 시스템 애플리케이션에 대해서 이러한 효과를 적어도 실질적으로 제거하는 것이 바람직하다. 우리는 여기에서, 이러한 문제점을 극복하기 위하여 매립형 p 층을 게이트 또는 별개의 음의 게이트 전압에 연결하는 것을 제안한다.
본 명세서에서 제안된 방법은 GaN HEMT 디바이스가 포획 효과가 없이 또는 포획 효과를 감소시키면서 구현될 수 있게 한다. 제안된 구조체는 현재 이용가능한 툴 및 기법을 사용하여 제작될 수 있다. 본 명세서에서 설명되는 방법은 상업 애플리케이션들 및 군사용 애플리케이션 양자 모두의 성능에 큰 개선이 이루어지게 할 것이다. 또한, 이들은 장래에 저잡음 애플리케이션을 위한 디바이스도 실현할 수 있다.
가능한 양태는 다음을 포함할 수 있다:
1. 게이트가 모든 게이트 핑거의 일단부 또는 양자 모두의 단부에서 매립형 p-층에 연결되는 양태이다. 이러한 연결은 이러한 단부 근처의 p-층까지 에칭하여 들어가고 금속 콘택을 이룸으로써 달성될 수 있다. 그러면, 이러한 금속이 게이트 금속에 전기적으로 연결될 수 있다.
2. 다른 양태는 전술된 바와 같은 단부에서 p-층으로의 콘택을 가지지만, 이것을 게이트 금속에는 연결하지 않는 것이다. 그 대신에, 이러한 연결을 위해서 별개의 콘택 패드가 제공될 수 있다. 이러한 단자에는 음의 전압이 인가될 수 있다. 인가된 음의 전압은 음의 게이트 바이어스보다 더 음의 값일 수 있다.
3. 제 3 양태는 전술된 제 2 양태와 유사하고, 이러한 단자를 통한 RF 전류의 흐름을 방지하기 위한 RF 초크 구성을 더 포함할 수 있다.
도 1은 본 발명에 따른 트랜지스터의 일 양태의 단면도를 도시한다.
특히, 도 1은 트랜지스터(100)의 단면도를 도시한다. 트랜지스터(100)는 기판층(102)을 포함할 수 있다. 기판층(102)은 실리콘 카바이드(SiC)로 제조될 수 있다. 일부 양태들에서, 기판층(102)은 반-절연(semi-insulating) SiC 기판, p-타입 기판, n-타입 기판, 및/또는 기타 등등일 수 있다. 일부 양태들에서, 기판층(102)은 매우 약하게 도핑될 수 있다. 일 양태에서, 배경 불순물 레벨은 낮을 수 있다. 일 양태에서, 배경 불순물 레벨은 1E15/cm3 이하일 수 있다. 일 양태에서, 기판층(102)은 6H, 4H, 15R, 3C SiC, 또는 기타 등등의 군으로부터 선택된 SiC로 형성될 수 있다. 일 양태에서, 기판층(102)은 반-절연성이고 바나듐 또는 임의의 다른 적절한 도펀트로 도핑될 수 있거나, 고순도로 도핑되지 않으며 반-절연 속성을 제공하는 결함을 가질 수 있다.
다른 양태에서, 기판층(102)은 GaAs, GaN, 또는 본 명세서에서 설명되는 애플리케이션을 위하여 적합한 다른 재료일 수도 있다. 다른 양태에서, 기판층(102)은 사파이어, 스피넬(spinel), ZnO, 실리콘, 또는 3족-질화물 재료의 성장을 지원할 수 있는 임의의 다른 재료를 포함할 수 있다. 특정 양태에서는, 기판층(102)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 상면을 포함할 수 있다. 특정 양태에서는, 기판층(102)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 하면을 포함할 수 있다. 상부 및 하부는 Y 축을 따라서 규정된다.
트랜지스터(100)는 기판층(102) 내에 형성될 수 있는 매립형 p-구역 또는 p-타입 재료층(106)을 포함할 수 있다. p-타입 재료층(106)은 오직 기판층(102) 내에만 제공되거나, 기판층(102)으로부터 트랜지스터(100) 내의 에피택셜 층까지 연장되거나, 또는 트랜지스터(100)의 에피택셜 층 내에만 위치될 수 있다. 도펀트는 이온 주입만을 사용하여, 에피택셜 성장을 통하여, 양자 모두의 조합에 의하여 에피택셜 층 내에 포함될 수 있다. p-타입 재료층(106)은 다수의 층에 걸쳐 있고 상이한 또는 등급화된 p-도핑의 여러 영역을 포함할 수 있다. 본 발명의 다른 양태에 따르면, p-타입 재료층(106)은 베리어층(108) 아래에서 배리어층(108)과 기판층(102) 사이에 및/또는 기판층(102) 내에 형성될 수도 있다.
본 발명의 양태에 따르면, 기판층(102)의 적어도 일부는 p-타입 재료층(106)을 포함할 수 있다. 본 발명의 양태에 따르면, p-타입 재료층(106)은 알루미늄(Al)의 이온 주입 및 어닐링에 의해서 형성될 수 있다. 다른 양태들에서, p-타입 재료층(106)은 붕소, 갈륨, 또는 p-타입 층을 형성될 수 있는 임의의 다른 재료 또는 이들의 조합을 이온 주입함으로써 형성될 수 있다. 일 양태에서, p-타입 재료층(106)은 임의의 GaN 층의 성장에 앞서서 Al의 주입 및 어닐링에 의해서 형성될 수 있다. 일 양태에서, 이온 주입(implementation)은 주입물을 채널링 (channeling)하는 것을 활용할 수 있다. 일 양태에서, 주입물을 채널링하는 것은 이온 빔을 기판층(102)에 정렬시키는 것을 포함할 수 있다. 이온 빔을 정렬시키면 주입 효율이 증가될 수 있다.
본 발명의 양태는 깊이가 고도로 균일하고 격자 손상을 감소시키기도 하는 p-타입 재료층(106)의 주입된 구역을 기판층(102)의 실리콘 카바이드 구현형태 내에 제어가능하게 형성하기 위하여 주입물 채널링을 활용할 수 있다. 채널링은 이온이 기판층(102)의 결정 축을 따라서 주입될 때에 경험된다. 주입 방향이 결정 격자의 주축에 가까우면, 결정 격자 내의 원자들은 주입의 방향에 대해서 "라인업(line up)"되는 것으로 보이게 되고, 주입된 이온은 결정 구조체에 의해 생성된 채널 아래로 이동하는 것으로 보여서 p-타입 재료층(106)을 형성한다. 그러면 주입된 이온 및 결정 격자 내의 원자 사이의 충돌 가능성이 줄어든다. 결과적으로, p-타입 재료층(106)의 주입 깊이가 크게 증가될 수 있다.
일반적으로, 채널링은 주입 방향이 실리콘 카바이드 결정의 결정 축 (crystallographic axis)의 약 ±0.2o 이내인 경우에 실리콘 카바이드 내에서 일어난다. 일부 양태들에서, 주입은 실리콘 카바이드 결정의 결정 축의 ±0.2o보다 클 수도 있지만, 주입의 효율은 떨어질 수 있다. 예를 들어, 주입 방향이 실리콘 카바이드 결정의 결정 축의 약 ±0.2o보다 크면, 격자 내의 원자는 주입 방향에 상대적으로 무작위로 분포되는 것으로 보일 수 있고, 그러면 채널링 효과가 감소될 수 있다. 본 명세서에서 사용될 때, 용어 "주입 각도(implant angle)"는 주입 방향 및 이온이 안으로 주입되는 반도체 층의 결정 축, 예컨대 c-축 또는 <0001> 축 사이의 각도를 가리킨다. 따라서, 채널링을 초래하기 위해서는 실리콘 카바이드 층의 c-축에 상대적으로 약 2o 작은 주입 각도가 기대될 수 있다. 그러나, 다른 주입 각도도 역시 활용될 수 있다.
일 양태에서 p-타입 재료층(106)은 27Al을 25oC에서의 주입 에너지 E1=100keV 및 선량 1E13cm2의 채널링 조건으로 주입된 4H-SiC 내에 이온 주입함으로써 형성될 수 있다. 일 양태에서 p-타입 재료층(106)은 27Al을 25oC에서의 주입 에너지 E2=300keV 및 선량 1E13cm2의 채널링 조건으로 주입된 4H-SiC 내에 이온 주입함으로써 형성될 수 있다. 그러나, 다른 주입 에너지 및 선량도 역시 고찰된다. 예를 들어, 일부 양태들에서 주입 에너지는 20keV 내지 80keV, 80keV 내지 120keV, 120keV 내지 160keV, 160keV 내지 200keV, 200keV 내지 240keV, 240keV 내지 280keV, 280keV 내지 340keV, 340keV 내지 400keV, 20keV 내지 400keV, 및/또는 80keV 내지 340keV일 수 있다; 그리고 일부 양태들에서 주입 선량은 0.6E13cm2 내지 0.8E13cm2, 0.8E13cm2 내지 1.2E13cm2, 1.2E13cm2 내지 1.6E13cm2, 1.6E13cm2 내지 2E13cm2, 0.6E13cm2 내지 2E13cm2, 및/또는 0.8E13cm2 내지 1.2E13cm2일 수 있다. 추가적으로, p-타입 재료층(106)이 붕소(B), 갈륨 (가스), 및/또는 기타 등등과 같은 다른 재료의 주입에 의해서 형성될 수 있고, 고온 어닐링이 후속될 수 있다는 것에 주의해야 한다.
일 양태에서, 이온 주입은 결과적으로 p-타입 재료층(106)이 심층(deep layer)이 되게 할 수 있다. 일 양태에서, 이온 주입은 결과적으로 1 μm 이하의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.7 μm 이하의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.5 μm 이하의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.3 μm 내지 0.5 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.2 μm 내지 0.6 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.4 μm 내지 0.6 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.6 μm 내지 0.8 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.6 μm 내지 1.6 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 0.6 μm 내지 2.1 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 1 μm 내지 5 μm의 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, p-타입 재료층(106) 주입 및/또는 도핑은 cm3 마다 5E15 내지 5E17의 범위에 속하고 최대 5 μm의 깊이까지 연장될 수 있다.
일 양태에서, 이온 주입은 결과적으로 기판층(102)의 두께의 0.05% 내지 0.3%인 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 기판층(102)의 두께의 0.05% 내지 0.1%인 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 기판층(102)의 두께의 0.1% 내지 0.15%인 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 기판층(102)의 두께의 0.15% 내지 0.2%인 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 기판층(102)의 두께의 0.2% 내지 0.25%인 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다. 일 양태에서, 이온 주입은 결과적으로 기판층(102)의 두께의 0.25% 내지 0.3%인 두께를 가지는 p-타입 재료층(106)을 초래할 수 있다.
p-타입 재료층(106)은 기판층(102) 내에 주입될 수 있고 후속하여 어닐링될 수 있다. 어닐링은 주입이 활성화되게 할 수 있다. 일 양태에서, 주입 도중에 마스킹층 재료가 활용될 수 있다. 일부 양태들에서, p-타입 재료층(106)의 어닐링 도중에, 기판이 고온에서 해리되는 것을 방지하기 위해서 웨이퍼 표면을 커버하기 위해서 캡층 재료가 사용될 수 있다. p-타입 재료층(106)이 형성되었으면, 마스킹층 재료는 제거될 수 있다. 어닐링은 1500 - 1850℃의 온도 범위에서 5 분 내지 30 분 동안 수행될 수 있다. 다른 어닐링 시간 및 온도 프로파일도 역시 고찰된다.
일부 양태들에서, 기판층(102)은 p-타입 재료 SiC 기판으로 제조될 수 있다. 더 나아가 이러한 양태에서, p-타입 재료 SiC 기판인 기판층(102)은 추가적인 p-타입 층의 주입을 포함하는 본 명세서에서 설명된 바와 같은 프로세스에 후속하여 노출될 수 있다. 본 발명의 트랜지스터(100)의 양태에서, p-타입 재료층(106)은 p-타입 재료층(106)의 길이를 한정하기 위해서 중성화(neutralize)될 수 있다. 일 양태에서, 중성화는 불순물의 주입을 포함할 수 있다. 일 양태에서, p-타입 재료층(106)을 중성화하는 것은 p-타입 재료층(106)의 전하를 반대 극성의 재료로써 흡수하는 것을 포함할 수 있다. p-타입 재료층(106)의 길이를 한정하기 위한 다른 방법은 p-타입 재료층(106)을 에칭하는 것일 수 있다. p-타입 재료층(106)의 길이를 한정하기 위한 다른 방법은 주입을 위한 영역을 한정하기 위해서 마스킹 재료를 사용하는 것일 수 있다.
본 발명의 트랜지스터(100)의 양태에서, p-타입 재료층(106)은 p-타입 재료층(106)을 성장시킴으로써 형성될 수 있다. 성장은, 예를 들어 에피택셜 성장일 수 있다. p-타입 재료층(106)의 길이를 한정하기 위해서, p-타입 재료층(106)은 에칭되거나 다른 방식으로 중성화될 수 있다. 본 발명의 트랜지스터(100)의 양태에서, 기판층(102)은 에칭될 수 있고 p-타입 재료층(106)은 p-타입 재료층(106)을 성장시킴으로써 형성될 수 있다. 일 양태에서, 성장은 에피택셜 성장일 수 있다.
본 발명의 트랜지스터(100)의 양태에서, p-타입 재료층(106)은 에피택셜 층일 수 있고 GaN일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 에피택셜 층일 수 있고, GaN일 수 있으며, p-타입 재료층(106)은 마그네슘(Mg), 탄소(C), 및/또는 아연을 포함할 수 있다. 일부 양태들에서, p-타입 재료층(106)은 에피택셜 층일 수 있고, GaN일 수 있으며, p-타입 재료층(106)은 마그네슘(Mg), 탄소(C), 및/또는 아연의 주입을 포함할 수 있다.
본 발명의 트랜지스터(100)의 양태에서, 기판층(102)은 에칭될 수 있고 p-타입 재료층(106)은 p-타입 재료층(106)을 성장시킴으로써 형성될 수 있다. 일 양태에서, 성장은 에피택셜 성장일 수 있다.
본 발명의 트랜지스터(100)의 양태에서, p-타입 재료층(106)은 SiC로 형성된 에피택셜 층일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 에피택셜 층일 수 있고, SiC일 수 있으며, p-타입 재료층(106)은 Al 및/또는 Br을 포함할 수 있다. 일부 양태들에서, p-타입 재료층(106)은 에피택셜 층일 수 있고, SiC일 수 있으며, p-타입 재료층(106)은 Al 및/또는 Br의 주입을 포함할 수 있다.
본 발명의 트랜지스터(100)의 양태에서, p-타입 재료층(106)은 등급화된 층(graded layer)일 수 있다. 일 양태에서, p-타입 재료층(106)은 스텝-등급화된 층일 수 있다. 일 양태에서, p-타입 재료층(106)은 다수의 층일 수 있다. 일 양태에서, p-타입 재료층(106)은 등급화된 층일 수 있다. 일 양태에서, p-타입 재료층(106)은 스텝-등급화된 층일 수 있다. 일 양태에서, p-타입 재료층(106)은 다수의 층일 수 있다. 특정 양태에서는, p-타입 재료층(106)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 상면을 포함할 수 있다. 특정 양태에서는, p-타입 재료층(106)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 하면을 포함할 수 있다. 상부 및 하부는 Y 축을 따라서 규정된다. 기판층(102)의 재료에 의존하여, 핵생성 층(nucleation layer; 136)이 기판층(102) 상에 형성되어 기판층(102) 및 트랜지스터(100) 내의 다음 층 사이의 격자 불일치를 감소시킬 수 있다. 일 양태에서, 핵생성 층(136)은 기판층(102) 바로 위에 형성될 수 있다. 다른 양태들에서, 핵생성 층(136)은 개재층(들), 예컨대 기판층(102)의 SiC 구현형태 위에 형성된 SiC 에피택셜 층(들)을 가지고 기판층(102) 상에 형성될 수 있다. 핵생성 층(136)은 상이한 적절한 재료, 예컨대 3족-질화물 재료, 예를 들어 AlxIny1-x-yGaN(여러 가지 0<=x<=1, 0<=y<=1, x+y<=1 임)을 포함할 수 있다. 핵생성 층(136)은 금속 산화물 화학적 기상 증착(Metal Oxide Chemical Vapor Deposition; MOCVD), 수화 기상 페이즈 에피택시(Hydride Vapor Phase Epitaxy; HVPE), 분자 빔 에피택시(Molecular Beam Epitaxy; MBE), 또는 기타 등등과 같은 공지된 반도체 성장 기법을 사용하여 기판층(102) 상에 형성될 수 있다. 일부 양태들에서, 핵생성 층은 알루미늄 질화물(AlN) 또는 알루미늄 질화갈륨(AlGaN), 예컨대 무도핑 AlN 또는 AlGaN이다.
일부 양태들에서, 버퍼층(104)은 핵생성 층(136) 위에 바로 또는 개재층(들)을 가지고 핵생성 층(136) 위에 형성될 수 있다. 양태들에 따라서, 버퍼층(104)은 AlxGayIn(1-x-y)N(여러 가지 0<=x<=1, 0<=y<=1, x+y<=1 임), 예를 들어 GaN, AlGaN, AlN 등 또는 다른 적절한 재료와 같은 3족-질화물과 같은 상이한 적절한 재료로 형성될 수 있다. 일 양태에서, 버퍼층(104)은 GaN으로 형성된다. 버퍼층(104) 또는 그 일부는 도펀트, 예컨대, Fe 및/또는 C로 도핑될 수 있고, 또는 대안적으로 전체적으로 또는 부분적으로 도핑되지 않을 수 있다. 일 양태에서, 버퍼층(104)은 기판층(102) 바로 위에 있다. 특정 양태에서는, 버퍼층(104)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 상면을 포함할 수 있다. 특정 양태에서는, 버퍼층(104)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 하면을 포함할 수 있다. 상부 및 하부는 Y 축을 따라서 규정된다.
일 양태에서, 버퍼층(104)은 고순도 GaN의 상부를 포함할 수 있고, 버퍼층(104)은 더 양호한 전자 구속을 달성하기 위해서 AlGaN 백 베리어(back barrier)를 형성할 수 있는 하부를 더 포함할 수 있다. 일 양태에서, 백 베리어를 형성하는 하부는 n 타입의 AlGaN일 수 있다. 백 베리어 구조는 본 발명의 양태 중 임의의 것으로 구현될 수 있다.
일 양태에서, 버퍼층(104)은 고순도 GaN일 수 있다. 일 양태에서, 버퍼층(104)은 저-도핑 n-타입일 수 있는 고순도 GaN일 수 있다. 일 양태에서, 버퍼층(104)은 더 양호한 전자 구속을 획득하기 위하여, 더 높은 밴드갭의 3족-질화물 층을 베리어층(108)으로부터 버퍼층(104)의 타측 상의 백 베리어, 예컨대 AlGaN 백 베리어로서 사용할 수도 있다.
일 양태에서, 버퍼층(104)은 기판층(102)의 상면과 베리어층(108)의 하면 사이의 거리로서 규정된 버퍼층 두께를 가질 수 있다. 일 양태에서, 버퍼층 두께는 0.8 마이크론 미만, 0.7 마이크론 미만, 0.6 마이크론 미만, 0.5 마이크론 미만, 또는 0.4 마이크론 미만일 수 있다. 일 양태에서, 버퍼층 두께는 0.8 마이크론 내지 0.6 마이크론, 0.7 마이크론 내지 0.5 마이크론, 0.6 마이크론 내지 0.4 마이크론, 0.5 마이크론 내지 0.3 마이크론, 0.4 마이크론 내지 0.2 마이크론, 또는 0.7 마이크론 내지 0.3 마이크론의 범위를 가질 수 있다.
일 양태에서, 트랜지스터(100)는 기판층(102)의 상면 및 베리어층(108)의 하면 사이의 거리로서 규정되는 개재층(들) 두께를 가질 수 있다. 일 양태에서, 개재 층 두께는 0.8 마이크론 미만, 0.7 마이크론 미만, 0.6 마이크론 미만, 0.5 마이크론 미만, 또는 0.4 마이크론 미만일 수 있다. 일 양태에서, 개재층(들) 두께는 0.8 마이크론 내지 0.6 마이크론, 0.7 마이크론 내지 0.5 마이크론, 0.6 마이크론 내지 0.4 마이크론, 0.5 마이크론 내지 0.3 마이크론, 또는 0.4 마이크론 내지 0.2 마이크론의 범위를 가질 수 있다.
배리어층(108)은 버퍼층(104) 상에 형성될 수 있다. 일 양태에서, 베리어층(108)은 버퍼층(104) 바로 위에 형성될 수 있고, 다른 양태들에서는 베리어층(108)이 개재층(들)을 가지고 버퍼층(104) 위에 형성된다. 양태들에 따라서, 버퍼층(104)은 AlxGayIn(1-x-y)N(여러 가지 0<=x<=1, 0<=y<=1, x+y<=1 임), 예를 들어 AlGaN, AlN, 또는 InAlGaN 또는 다른 적절한 재료와 같은 3족-질화물과 같은 상이한 적절한 재료로 형성될 수 있다. 일 양태에서, 베리어층(108)은 AlGaN일 수 있고, 다른 양태에서는 베리어층(108)이 AlN이다. 일 양태에서, 베리어층(108)은 도핑되지 않을 수 있다. 일 양태에서, 베리어층(108)은 도핑될 수도 있다. 일 양태에서, 베리어층(108)은 n-타입 재료일 수 있다. 일부 양태들에서, 베리어층(108)은 상이한 캐리어 농도를 가지는 n-타입 재료의 다수의 층을 가질 수 있다. 일 양태에서, 베리어층(108)은 3족-질화물 또는 이들의 조합일 수 있다. 특정 양태에서는, 베리어층(108)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 상면을 포함할 수 있다. 특정 양태에서는, 베리어층(108)이, 도 1에 도시된 바와 같이 X 축에 대해 개략적으로 평행하고 및/또는 Z 축 (X 축 및 Y 축에 수직임)에 대해 개략적으로 평행한 평평한 하면을 포함할 수 있다. 상부 및 하부는 Y 축을 따라서 규정된다.
일 양태에서, 버퍼층(104)의 밴드갭은 베리어층(108)의 밴드갭보다 작아서, 적절한 레벨로 바이어스될 경우 버퍼층(104) 및 베리어층(108) 사이의 이형계면(heterointerface; 152)에서 2-차원의 전자 가스(two-dimensional electron gas; 2DEG)를 형성할 수 있다. 일 양태에서, GaN일 수 있는 버퍼층(104)의 밴드갭은 AlGaN일 수 있는 베리어층(108)의 밴드갭보다 작아서, 적절한 레벨로 바이어스될 경우 버퍼층(104) 및 베리어층(108) 사이의 이형계면(152)에서 2-차원의 전자 가스(2DEG)를 형성할 수 있다.
본 발명의 양태에서, 이형계면(152)은 베리어층(108) 및 버퍼층(104) 사이에 있을 수 있다. 일 양태에서, 소스(110) 및 드레인(112) 전극은, 게이트(114) 전극이 적절한 레벨로 바이어스될 때 버퍼층(104) 및 베리어층(108) 사이의 이형계면(152)에서 유도된 2-차원의 전자 가스(2DEG)를 통하여 소스(110) 및 드레인(112) 전극 사이에서 전류가 흐르도록 옴 콘택을 이루면서 형성될 수 있다. 일 양태에서, 이형계면(152)은 0.005 μm 내지 0.007 μm, 0.007 μm 내지 0.009 μm, 및 0.009 μm 내지 0.011 μm의 범위 안에 있을 수 있다.
일 양태에서, 소스(110), 드레인(112) 및 게이트(114)는 베리어층(108) 상에 형성될 수 있다. 소스(110), 드레인(112), 및/또는 게이트(114)는 베리어층(108) 바로 위에 배치될 수 있거나, 베리어층(108) 상의 개재층(들), 예컨대 AlN 베리어층 상의 AlGaN 층 위에 배치될 수도 있다. 그 외의 또는 추가적인 개재층도 가능하다. 예를 들어, SiN, AlO, SiO, SiO2, AlN, 또는 기타 등등 또는 이들의 조합의 스페이서층(spacer layer; 116)이 베리어층(108) 또는 다른 개재층 상에 제공될 수 있다. 일 양태에서, 베리어층(108)은 N+ 재료인, 소스(110) 및/또는 드레인(112) 아래의 구역(164)을 포함할 수 있다. 일 양태에서, 베리어층(108)은 Si 도핑되는, 소스(110) 및/또는 드레인(112) 아래의 구역(164)을 포함할 수 있다. 일 양태에서, n-타입 도펀트가 구역(164) 내에 주입된다.
일 양태에서, 소스(110), 드레인(112) 및 게이트(114)는 버퍼층(104) 상에 형성될 수 있다. 소스(110), 드레인(112), 및/또는 게이트(114)는 버퍼층(104) 바로 위에 배치될 수 있거나, 버퍼층(104) 상의 개재층(들), 예컨대 AlN 베리어층 상의 AlGaN 층 위에 배치될 수도 있다. 일 양태에서, 버퍼층(104)은 N+ 재료인, 소스(110) 및/또는 드레인(112) 아래의 구역(164)을 포함할 수 있다. 일 양태에서, 버퍼층(104)은 Si 도핑되는, 소스(110) 및/또는 드레인(112) 아래의 구역(164)을 포함할 수 있다. 일 양태에서, n-타입 도펀트가 구역(164) 내에 주입된다.
일부 양태들에서, 소스(110) 및 드레인(112)은 게이트(114)에 대해서 대칭적일 수 있다. 일부 스위치 디바이스 애플리케이션 양태에서, 소스(110) 및 드레인(112)은 게이트(114)에 대하여 대칭적일 수 있다. 일부 양태들에서, 소스(110) 및 드레인(112)은 게이트(114)에 대해서 비대칭일 수도 있다. 일 양태에서, 게이트(114)는 T-형 게이트일 수 있다. 일 양태에서, 게이트(114)는 T-형 게이트가 아닐 수도 있다.
게이트(114) 및 드레인(112)을 보호하고 분리하기 위하여, 스페이서층(116)이 베리어층(108) 상에서 버퍼층(104)의 반대 측에서 게이트(114), 드레인(112) 및 소스(110)에 인접하게 배치될 수 있다. 스페이서층(116)은 SiN, AlO, SiO, SiO2, AlN, 또는 기타 등등, 또는 그 여러 층들을 포함하는 조합으로 제조된 희생층일 수 있다. 일 양태에서, 스페이서층(116)은 SiN으로 제조된 희생층이다. 일 양태에서, 스페이서층(116)은 MOCVD, 플라즈마 화학적 기상 증착(CVD), 핫-필라멘트 CVD, 또는 스퍼터링을 사용하여 증착될 수 있다. 일 양태에서, 스페이서층(116)은 Si3N4의 증착을 포함할 수 있다. 일 양태에서, 스페이서층(116)은 절연층을 형성한다. 일 양태에서, 스페이서층(116)은 절연체를 형성한다. 일 양태에서, 스페이서층(116)은 유전체일 수 있다. 일 양태에서, 스페이서층(116)은 베리어층(108) 상에 제공될 수 있다. 일 양태에서, 스페이서층(116)은 유전체와 같은 비-전도성 재료를 포함할 수 있다. 일 양태에서, 스페이서층(116)은 유전체 또는 유전체 층들의 조합의 여러 상이한 층을 포함할 수 있다. 일 양태에서, 스페이서층(116)은 많은 상이한 두께일 수 있는데, 두께의 적절한 범위는 약 0.05 내지 2 마이크론이다. 일 양태에서, 스페이서층(116)은 Al, Ga, 또는 In의 합금과 같은 상이한 3족 원소를 가진 3족 질화물 재료와 같은 재료를 포함할 수 있고, 적절한 스페이서층 재료는 AlxInyGa1-x-y(여기에서 0< =x<=1 및 0<=y<=1, x+y<=1임)이다.
일부 양태들에서, 게이트(114)는 스페이서층(116) 내에 형성된 채널 내에 증착될 수 있고, T-게이트는 당업자들이 이해하는 반도체 처리 기법을 사용하여 형성될 수 있다. 다른 게이트 구조도 가능하다.
본 발명의 트랜지스터(100)의 양태에서, 기판층(102)은 실리콘 카바이드일 수 있고 탄소면(carbon face)을 포함할 수 있다. 일 양태에서, 기판층(102)은 실리콘 카바이드일 수 있고, 버퍼층(104)에 인접하게 배치된 탄소면을 포함할 수 있다. 일 양태에서, 기판층(102)은 실리콘 카바이드이고 탄소면을 포함할 수 있으며, 기판층(102)은 버퍼층(104)에 인접하게 배치되도록 플립(flip)될 수 있다. 이러한 양태에서, 버퍼층(104)은 기판층(102)의 탄소면에 인접한 질소면을 가지는 GaN일 수 있다. 일 양태에서, 버퍼층(104)은 교번하는 GaN 층 및 N 층을 가진 GaN일 수 있는데, N 층 및/또는 질소면은 기판층(102)의 탄소면에 인접한다.
본 발명의 트랜지스터(100)의 양태에서, 버퍼층(104)은 무극성 GaN을 포함할 수 있다. 일 양태에서, 버퍼층(104)은 반극성 GaN을 포함할 수 있다. 일 양태에서, 버퍼층(104)은 열벽 에피택시(hot wall epitaxy)를 포함할 수 있다. 일 양태에서, 버퍼층(104)은 0.15 마이크론 내지 0.25 마이크론, 0.2 마이크론 내지 0.3 마이크론, 0.25 마이크론 내지 0.35 마이크론, 0.3 마이크론 내지 0.35 마이크론, 0.35 마이크론 내지 0.4 마이크론, 0.4 마이크론 내지 0.45 마이크론, 0.45 마이크론 내지 0.5 마이크론, 0.5 마이크론 내지 0.55 마이크론, 또는 0.15 마이크론 내지 0.55 마이크론의 범위에 속하는 두께를 가진 열벽 에피택시를 포함할 수 있다. p-타입 재료층(106)은 브레이크다운 및 재료 불순물들의 문제점을 피하는 것을 도울 수 있다. 예를 들어, p-타입 재료층(106)이 없으면, 트랜지스터(100)는 양호하게 방전되지 않는 불순물을 필요로 할 수 있다. p-타입 재료층(106)은 게이트(114) 밑에 형성될 수 있고, 디바이스의 소스(110) 및 드레인(112)을 향해 연장될 수 있다.
본 발명의 트랜지스터(100)의 양태에서, 버퍼층(104)은 페르미 레벨이 밴드갭의 상부 절반 안에 있는 고순도 타입이 되도록 설계될 수 있는데, 이것은 GaN HEMT에서 일반적으로 관찰되는 저속 포획 효과를 최소화한다. 이러한 관점에서, 페르미 레벨 아래의 트랩은 언제나 채워지게 되고, 따라서 저속 과도상태가 방지될 수 있다. 일부 양태들에서, 버퍼층(104)은 양호한 결정질 품질을 획득하는 것과 일관되도록 가능한 얇아질 수 있다. 출원인들은 이미 양호한 품질을 가진 0.4 μm 층을 시연한 바 있다.
본 발명의 트랜지스터(100)의 양태에서, AlxInyGa1-x-y(여기에서 0< =x<=1 및 0<=y<=1, x+y<=1 임) 핵생성 층(136) 또는 버퍼층(104)은 에피택셜 결정 성장 방법, 예컨대 MOCVD(Metalorganic Chemical Vapor Deposition), HVPE (Hydride Vapor Phase Epitaxy) 또는 MBE (Molecular Beam Epitaxy)를 통하여 기판층(102) 상에 성장될 수 있다. 핵생성 층(136)의 형성은 기판층(102)의 재료에 따라 달라질 수 있다.
본 발명의 트랜지스터(100)의 양태에서, 버퍼층(104)은 LEO(Lateral Epitaxial Overgrowth)를 사용하여 형성될 수 있다. LEO는, 예를 들어 GaN 층의 결정질 품질을 개선시킬 수 있다. HEMT의 반도체 층이 에피택셜이라면, 각각의 에피택셜 층이 그 위에서 성장되는 층은 디바이스의 특성에 영향을 줄 수 있다. 예를 들어, LEO는 에피택셜 GaN 층 내의 전위 밀도 (dislocation density)를 줄일 수 있다.
도 8의 설명을 참조하면, 트랜지스터(100)는 스페이서층(116) 및 게이트(114) 상에 형성될 수 있는 제 2 스페이서층(117)을 포함할 수 있다. 도 9의 설명을 참조하면, 트랜지스터(100)는 전계판 (field plate; 132)을 포함할 수 있다. 도 10의 설명을 참조하면, 트랜지스터(100)는 전계판(132)으로의 연결부(154)를 포함할 수 있다.
도 2는 본 발명에 따른 트랜지스터의 일 양태의 단면도를 도시한다.
본 발명의 일 양태에서, p-타입 재료층(106)은 트랜지스터(100)의 전체 영역에 걸쳐서 연장하지 않을 수 있다. 이러한 관점에서, p-타입 재료층(106)은 본 명세서에서 설명된 바와 같이 선택적으로 배치될 수 있거나, p-타입 재료층(106)은 전체 길이에 걸쳐서 배치되고 본 명세서에서 설명된 바와 같이 선택적으로 제거될 수도 있거나, p-타입 재료층(106)은 전체 길이에 걸쳐서 배치되고 본 명세서에서 설명된 바와 같이 선택적으로 전기적으로 중성화될 수도 있거나, 또는 기타 등등이다. 따라서, 후술되는 p-타입 재료층(106)의 특정한 구조는 후술되는 바와 같은 동작 구조 및 구성을 가지는 p-타입 재료층(106)이 얻어지게 하는 이러한 프로세스들 중 임의의 것을 망라한다. 다르게 말하면, p-타입 재료층(106)의 길이 및/또는 크기는 부분적으로 전기적으로 중성화된, 부분적으로 에칭된, 또는 기타 등등의 부분을 포함하지 않는다. p-타입 재료층(106)의 길이 및/또는 크기는 트랜지스터(100)의 애플리케이션, 트랜지스터(100)의 요구 사항 등에 의존할 수 있다. p-타입 재료층(106)의 길이를 한정하면 게이트 지연 효과가 감소되고, 특정 트랜지스터 애플리케이션, 및/또는 기타 등등의 RF 성능에 대한 악영향을 피하게 된다.
도 2에 도시된 바와 같이, p-타입 재료층(106)은 더 상세하게 후술되는 바와 같이 제한된 영역 내에 존재할 수 있다. 일부 양태들에서, p-타입 재료층(106)은 게이트 - 소스 구역 내에 존재할 수 있다. 일부 양태들에서, p-타입 재료층(106)은 게이트 - 소스 구역 내에 그리고 또한 부분적으로 게이트(114) 아래에 존재할 수 있다. 일부 양태들에서, p-타입 재료층(106)은 적어도 부분적으로 게이트(114) 및/또는 소스(110) 아래에 배치될 수 있다. 일부 양태들에서, p-타입 재료층(106)은 적어도 부분적으로 게이트(114) 아래에 배치될 수 있고 및/또는 소스(110) 아래에는 배치되지 않을 수 있다.
일 양태에서, p-타입 재료층(106)은 적어도 부분적으로 y-축을 따라서 게이트(114) 아래에 수직으로 배치될 수 있고, 부분적으로 소스(110) 및 드레인(112)을 향해 x-축을 따라 연장될 수 있다. 이러한 양태에서, p-타입 재료층(106) 중 어느 부분도 y-축을 따라서 소스(110) 아래에 수직으로 위치되지 않을 수 있다; 그리고 p-타입 재료층(106) 중 어느 부분도 y-축을 따라서 소스(110) 아래에 수직으로 위치되지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분에는 상기 트랜지스터(100)의 소스측 상에 p-타입 재료층(106)이 없을 수 있다; 그리고 기판층(102)의 부분에는 트랜지스터(100)의 드레인측 상에 p-타입 재료층(106)이 없을 수 있다. 이러한 관점에서, 트랜지스터(100)의 소스측은 도 2에 도시된 바와 같이 게이트(114)로부터 소스(110)를 향하여 그리고 이것을 지나가도록 연장되는 트랜지스터(100) 측면으로서 규정된다; 그리고 트랜지스터(100)의 드레인측은 도 2에 도시된 바와 같이 게이트(114)로부터 드레인(112)을 향하여 그리고 이를 지나가도록 연장되는 트랜지스터(100)의 측면으로서 규정된다.
일 양태에서, p-타입 재료층(106)은 적어도 부분적으로 y-축을 따라서 게이트(114) 아래에 수직으로 배치될 수 있고, 부분적으로 소스(110) 및 드레인(112)을 향해 x-축을 따라 연장될 수 있다. 이러한 양태에서, p-타입 재료층(106)의 부분만이 y-축을 따라서 소스(110) 아래에 수직으로 위치될 수 있다; 그리고 p-타입 재료층(106) 중 어느 부분도 y-축을 따라서 소스(110) 아래에 수직으로 위치되지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분은 y-축을 따라서 소스(110) 아래에 수직으로 위치된 p-타입 재료층(106)을 포함하지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분에는 상기 트랜지스터(100)의 소스측 상에 p-타입 재료층(106)이 없을 수 있다; 그리고 기판층(102)의 부분에는 트랜지스터(100)의 드레인측 상에 p-타입 재료층(106)이 없을 수 있다.
일 양태에서, p-타입 재료층(106)은 적어도 부분적으로 y-축을 따라서 게이트(114) 아래에 수직으로 배치될 수 있고, 부분적으로 소스(110) 및 드레인(112)을 향해 x-축을 따라 연장될 수 있다. 이러한 양태에서, p-타입 재료층(106)의 부분이 y-축을 따라서 소스(110) 아래에 전체적으로 수직으로 위치될 수 있다; 그리고 p-타입 재료층(106) 중 어느 부분도 y-축을 따라서 드레인(112) 아래에 수직으로 위치되지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분은 y-축을 따라서 소스(110)를 지나서 수직으로 위치된 p-타입 재료층(106)을 포함하지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분에는 상기 트랜지스터(100)의 소스측 상에 p-타입 재료층(106)이 없을 수 있다; 그리고 기판층(102)의 부분에는 트랜지스터(100)의 드레인측 상에 p-타입 재료층(106)이 없을 수 있다.
일 양태에서, p-타입 재료층(106)은 y-축을 따라서 게이트(114) 아래에 수직으로 배치될 수 있고, 부분적으로 소스(110) 및 드레인(112)을 향해 x-축을 따라 연장될 수 있다. 이러한 양태에서, p-타입 재료층(106)의 부분이 y-축을 따라서 소스(110) 아래에 전체적으로 수직으로 위치될 수 있다; 그리고 p-타입 재료층(106) 중 어느 부분도 y-축을 따라서 소스(110) 아래에 수직으로 위치되지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분은 y-축을 따라서 소스(110)를 지나서 수직으로 위치된 p-타입 재료층(106)을 포함하지 않을 수 있다. 이러한 양태에서, 기판층(102)의 부분에는 상기 트랜지스터(100)의 소스측 상에 p-타입 재료층(106)이 없을 수 있다; 그리고 기판층(102)의 부분에는 트랜지스터(100)의 드레인측 상에 p-타입 재료층(106)이 없을 수 있다.
도 2를 참조하면, p-타입 재료층(106)의 치수를 규정하기 위하여 트랜지스터(100)의 컴포넌트의 다양한 치수가 설명될 것이다. 게이트(114)는 베리어층(108)에 인접한 게이트(114)의 하면에 따른, X 축에 평행한 폭(LG)을 가질 수 있다. 특히, 폭(LG)은 게이트(114)의 하나의 하부 모서리로부터 게이트(114)의 다른 하부 모서리로 연장될 수 있다. 폭(LG)의 정의가 도 2에 도시된다. 일부 양태들에서, 폭(LG)은 x-축에 나란한 길이에 있어서 0.05 μm 내지 0.6 μm, 0.5 μm 내지 0.6 μm, 0.4 μm 내지 0.5 μm, 0.3 μm 내지 0.4 μm, 0.2 μm 내지 0.3 μm, 0.1 μm 내지 0.2 μm, 또는 0.1 μm 내지 0.05 μm일 수 있다. 일부 양태들에서, 하면 위의 게이트(114)의 폭은 도 2에 도시된 바와 같이 폭(LG)보다 클 수 있다.
게이트(114)로부터 소스(110)까지의 거리는 거리 LGS로 규정될 수 있다. 특히, 거리 LGS는 소스측 상의 게이트(114)의 하부 모서리로부터 게이트측 상의 소스(110)의 하부 모서리까지의 거리로서 규정될 수 있다. 거리 LGS의 정의가 도 2에 도시된다.
게이트(114)로부터 드레인(112)까지의 거리는 거리 LGD로 규정될 수 있다. 특히, 거리 LGD는 드레인측 상의 게이트(114)의 하부 모서리로부터 게이트측 상의 드레인(112)의 하부 모서리까지의 거리로서 규정될 수 있다. 거리 LGD의 정의가 도 2에 도시된다.
일 양태에서, p-타입 재료층(106)은 적어도 소스측 상의 게이트(114)의 하부 모서리 아래로부터 소스(110)를 향하여 x-축을 따라서 측방향으로 거리 LGPS만큼 연장될 수 있다. 거리 LGPS의 정의가 도 2에 도시된다. 일부 양태들에서, 거리 LGPS는 x-축과 나란한 길이에 있어서 1 μm 내지 6 μm, 5 μm 내지 6 μm, 4 μm 내지 5 μm, 3 μm 내지 4 μm, 2 μm 내지 3 μm, 또는 1 μm 내지 3 μm일 수 있다.
일 양태에서, p-타입 재료층(106)은 적어도 드레인측 상의 게이트(114)의 하부 모서리 아래로부터 드레인(112)을 향하여 x-축을 따라서 측방향으로 거리 LGPD만큼 연장될 수 있다. 일부 양태들에서, 거리 LGPD는 x-축과 나란한 길이에 있어서 0.1 μm 내지 0.6 μm, 0.5 μm 내지 0.6 μm, 0.4 μm 내지 0.5 μm, 0.3 μm 내지 0.4 μm, 0.2 μm 내지 0.3 μm, 또는 0.1 μm 내지 0.3 μm일 수 있다.
따라서, p-타입 재료층(106)의 길이는 거리 LGPD, 폭(LG), 및 거리 LGPS의 합일 수 있다. 이러한 관점에서, p-타입 재료층(106)의 길이를 한정하면 게이트 지연 효과가 감소되고, 특정 트랜지스터 애플리케이션, 및/또는 기타 등등의 RF 성능에 대한 악영향을 피하게 된다.
일 양태에서, 길이(LGPS)는 LG의 100% 내지 700%, LG의 100% 내지 200%, LG의 200% 내지 300%, LG의 300% 내지 400%, LG의 400% 내지 500%, LG의 500% 내지 600%, 또는 LG의 600% 내지 700%일 수 있다.
일 양태에서, 길이(LG)는 LGPD의 10% 내지 180%, LGPD의 10% 내지 20%, LGPD의 20% 내지 30%, LGPD의 30% 내지 40%, LGPD의 40% 내지 50%, LGPD의 50% 내지 60%, LGPD의 60% 내지 70%, LGPD의 70% 내지 80%, LGPD의 80% 내지 90%, LGPD의 90% 내지 100%, LGPD의 100% 내지 110%, LGPD의 110% 내지 120%, LGPD의 110% 내지 130%, LGPD의 130% 내지 140%, LGPD의 140% 내지 150%, LGPD의 150% 내지 160%, LGPD의 160% 내지 170%, 또는 LGPD의 170% 내지 180%일 수 있다.
일 양태에서, 길이(LGS)는 LGPS의 10% 내지 180%, LGPS의 10% 내지 20%, LGPS의 20% 내지 30%, LGPS의 30% 내지 40%, LGPS의 40% 내지 50%, LGPS의 50% 내지 60%, LGPS의 60% 내지 70%, LGPS의 70% 내지 80%, LGPS의 80% 내지 90%, LGPS의 90% 내지 100%, LGPS의 100% 내지 110%, LGPS의 110% 내지 120%, LGPS의 110% 내지 130%, LGPS의 130% 내지 140%, LGPS의 140% 내지 150%, LGPS의 150% 내지 160%, LGPS의 160% 내지 170%, 또는 LGPS의 170% 내지 180%일 수 있다.
일 양태에서, 길이(LG)는 LGPD의 10% 내지 180%, LGPD의 10% 내지 20%, LGPD의 20% 내지 30%, LGPD의 30% 내지 40%, LGPD의 40% 내지 50%, LGPD의 50% 내지 60%, LGPD의 60% 내지 70%, LGPD의 70% 내지 80%, LGPD의 80% 내지 90%, LGPD의 90% 내지 100%, LGPD의 100% 내지 110%, LGPD의 110% 내지 120%, LGPD의 110% 내지 130%, LGPD의 130% 내지 140%, LGPD의 140% 내지 150%, LGPD의 150% 내지 160%, LGPD의 160% 내지 170%, 또는 LGPD의 170% 내지 180%일 수 있다.
일부 양태들에서, p-타입 재료층(106)은 두께가 0.6 μm 미만일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.5 μm 미만일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.4 μm 미만일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.3 μm 미만일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.2 μm 미만일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.1 내지 0.6 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.5 내지 0.6 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.4 내지 0.5 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.3 내지 0.4 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.2 내지 0.3 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.1 내지 0.3 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.05 내지 0.25 μm일 수 있다. 일부 양태들에서, p-타입 재료층(106)은 두께가 0.15 내지 0.25 μm일 수 있다.
하나 이상의 양태들에서, 기판층(102)의 소스측의 부분에는 p-타입 재료층(106)이 없을 수 있다. 하나 이상의 양태들에서, 기판층(102)의 드레인측의 부분에는 p-타입 재료층(106)이 없을 수 있다. 하나 이상의 양태들에서, 상기 기판층(102)의 소스측의 부분에는 p-타입 재료층(106)이 없을 수 있고, 기판층(102)의 드레인측의 부분에는 p-타입 재료층(106)이 없을 수 있다. 하나 이상의 양태들에서, p-타입 재료층(106)은 게이트(114) 아래에 그리고 게이트의 길이에 걸쳐 배치될 수 있고, 소스(110) 및 드레인(112)을 향해 연장될 수 있다.
하나 이상의 양태들에서, 거리 LGD는 드레인(112)측 상의 게이트(114)의 하부 모서리로부터 게이트측 상의 드레인(112)의 하부 모서리까지의 거리일 수 있다; 거리 LGS는 소스(110)측 상의 게이트(114)의 하부 모서리로부터 게이트측 상의 소스(110)의 하부 모서리까지의 거리일 수 있다; 그리고 거리 LGD는 거리 LGS보다 길 수 있다. 하나 이상의 양태들에서, 거리 LGPS는 소스(110)측 상의 게이트(114)의 하부 모서리로부터 소스(110)를 향하는 p-타입 재료층(106)의 부분의 길이를 규정할 수 있다; 거리 LGPD는 드레인(112)측 상의 게이트(114)의 하부 모서리로부터 드레인(112)을 향하는 p-타입 재료층(106)의 부분의 길이를 규정할 수 있다; 그리고 거리 LGPS는 거리 LGPD와 같을 수 있다. 하나 이상의 양태들에서, 거리 LGPS는 소스(110)측 상의 게이트(114)의 하부 모서리로부터 소스(110)를 향하는 p-타입 재료층(106)의 부분의 길이를 규정할 수 있다; 거리 LGPD는 드레인(112)측 상의 게이트(114)의 하부 모서리로부터 드레인(112)을 향하는 p-타입 재료층(106)의 부분의 길이를 규정할 수 있다; 그리고 거리 LGPS는 거리 LGPD보다 길 수 있다. 하나 이상의 양태들에서, 거리 LGPS는 소스(110)측 상의 게이트(114)의 하부 모서리로부터 소스(110)를 향하는 p-타입 재료층(106)의 부분의 길이를 규정할 수 있다; 거리 LGPD는 드레인(112)측 상의 게이트(114)의 하부 모서리로부터 드레인(112)을 향하는 p-타입 재료층(106)의 부분의 길이를 규정할 수 있다; 그리고 거리 LGPD는 거리 LGPS보다 길 수 있다.
하나 이상의 양태들에서, p-타입 재료층(106)은 소스(110)를 향해 연장될 수 있지만, 소스(110)와 수직으로 중첩되지 않는다. 하나 이상의 양태들에서, p-타입 재료층(106)은 소스(110)와 수직으로 중첩될 수 있다. 하나 이상의 양태들에서, p-타입 재료층(106)은 드레인(112)을 향해 연장될 수 있지만, 드레인(112)과 수직으로 중첩되지 않는다. 하나 이상의 양태들에서, p-타입 재료층(106)은 드레인(112)과 수직으로 중첩될 수 있다. 하나 이상의 양태들에서, p-타입 재료층(106)은 게이트(114)에 전기적으로 연결될 수 있다. 하나 이상의 양태들에서, 게이트(114)는 임의의 외부 회로 또는 전압에 전기적으로 연결될 수 있다. 하나 이상의 양태들에서, p-타입 재료층(106)은 직접적 전기 연결을 포함하지 않을 수 있다. 하나 이상의 양태들에서, p-타입 재료층(106)은 소스(110)에 전기적으로 연결될 수 있다.
일부 양태들에서, 드레인(112)과 소스(110) 사이의 전압의 일부는 p-타입 재료층(106) 구역 내에서 강하될 수 있다. 이것도 역시 채널을 측방향으로 공핍(deplete)시킬 수 있다. 측방향 공핍은 측방향 필드를 감소시키고 브레이크다운 전압을 증가시킬 수 있다. 대안적으로, 요구된 브레이크다운 전압에 대해서 더 콤팩트한 구조체가 획득될 수 있다. p-타입 재료층(106)은 인가된 드레인 전압을 유지하기 위해서 필요한 버퍼의 C 또는 Fe 도핑을 가져야 하는 필요성을 없앨 수 있다. C 및 Fe를 제거하면 동작 조건 하에서 전류 감소가 줄어들게 된다(포획이 없음). 더욱이, 일부 양태들에서 p-타입 재료층(106)은 필드를 지원할 수 있다.
일부 양태들에서, p-타입 재료층(106)은 표면에 수직인 변동하는 도핑 및/또는 주입 프로파일을 가지도록 구성될 수도 있다. 일부 양태들에서, p-타입 재료층(106)은 단면도 안으로 연장되는 표면에 수직인 변동하는 프로파일을 가지도록 구성될 수도 있다. 프로파일은 소망되는 브레이크다운 전압, 디바이스 크기, 스위칭 시간 등을 달성하기 위해서 최적화될 수 있다.
도 3은 본 발명의 일 양태에 따른 복수 개의 단위 셀 트랜지스터를 포함할 수 있는 반도체 디바이스를 예시한다.
도 3에 도시된 바와 같이, 본 발명의 양태는 복수 개의 트랜지스터(100)를 포함할 수 있는 반도체 디바이스(400)를 포함할 수 있다. 특히, 트랜지스터(100)는 반도체 디바이스(400) 내에 구현된 복수 개의 단위 셀(430) 중 하나일 수 있다.
특히, 도 3은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 3의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 3의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
반도체 디바이스(400)는 게이트(114)에 연결되거나 그 일부를 형성하는, 제 1 방향 (예를 들어, 도 3에 표시된 Z-방향)으로 나란히 연장될 수 있는 복수 개의 게이트 핑거(406)에 연결될 수 있는 게이트 버스(402)를 포함할 수 있다. 소스 버스(410)는 소스(110)에 연결되거나 그 일부를 형성하는 소스 콘택(416) 중 복수 개의 나란한 것들에 연결될 수 있다. 일부 양태에서, 소스 버스(410)는 반도체 다이(400)의 밑면에 있는 접지 전압 노드에 연결될 수 있다. 드레인 버스(420)는 드레인(112)에 연결되거나 그 일부를 형성하는 복수 개의 드레인 콘택(426)에 연결될 수 있다.
도 3에서 알 수 있는 바와 같이, 각각의 게이트 핑거(406)는 X-방향을 따라서 소스 콘택(416) 및 드레인 콘택(426)의 인접한 것들의 쌍 사이에 연장될 수 있다. 반도체 디바이스(400)는 복수 개의 단위 셀(430)을 포함할 수 있는데, 복수 개의 단위 셀(430)의 각각의 하나는 트랜지스터(100)의 구현형태를 포함한다. 복수 개의 단위 셀(430) 중 하나가 도 3에서 파선 박스에 의해 예시되고, 소스 콘택(416) 및 드레인 콘택(426)의 인접한 것들 사이에서 연장되는 게이트 핑거(406)를 포함한다.
"게이트 폭(gate width)"은 게이트 핑거(406)가 소스 콘택(416) 및 드레인 콘택(426) 중 자신의 연관된 것과 Z-방향으로 중첩하는 거리를 가리킨다. 즉, 게이트 핑거(406)의 "폭" 은 인접한 소스 콘택(416) / 드레인 콘택(426)의 구현형태에 평행하고 인접하게 연장되는 게이트 핑거(406)의 치수(z-방향에 따른 거리)를 가리킨다. 복수 개의 단위 셀(430) 각각은 소스 콘택(416) 및/또는 드레인 콘택(426) 중 하나를 복수 개의 단위 셀(430) 중 하나 이상의 인접한 것들과 공유할 수 있다. 비록 복수 개의 단위 셀(430) 중 특정 개수가 도 3에 도시되지만, 반도체 디바이스(400)는 더 많거나 더 적은 복수 개의 단위 셀(430)을 포함할 수 있다는 것이 이해될 것이다.
도 4는 도 3의 라인 IV-IV에 따라 취해진 개략적인 단면도이다.
도 4를 참조하면, 반도체 디바이스(400)는 본 명세서에서 설명된 바와 같이 기판층(102), 버퍼층(104), 베리어층(108), 및/또는 기타 등등을 포함하는 반도체 구조체(440)를 포함할 수 있다. 소스 콘택(416) 및 드레인 콘택(426)은 설명되는 바와 같이 배리어층(108) 상에 있을 수 있다. 게이트 핑거(406)는 설명되는 바와 같이 소스 콘택(416) 및 드레인 콘택(426) 사이의 베리어층(102) 상에 있을 수 있다. 게이트 핑거(406), 소스 콘택(416), 및 드레인 콘택(426) 모두가 도 3 및 도 4에서 유사한 "치수"를 가지는 것으로 개략적으로 도시되지만, 이들 각각이 본 발명에 따라서 상이한 형상 및 치수를 가질 수 있다는 것이 이해될 것이다.
도 5는 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
특히, 도 5는 "게이트 지연 효과"와 연관된 트랜지스터(100) 내부의 포획을 감소 및/또는 제거하기 위해서, 트랜지스터(100) 및/또는 반도체 디바이스(400)의 구성을 예시한다. 게이트 지연 효과는 특히 높은 음의 게이트 전압에서 발생할 수 있다. 특히, 도 5는 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 5의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 5의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
일 양태에서, p-타입 재료층(106)은 게이트 핑거(406)의 일단부에서, 게이트 핑거(406)의 양단부에서, 복수 개의 게이트 핑거(406)의 일단부에서, 복수 개의 게이트 핑거(406)의 양단부에서, 게이트 핑거(406)의 모든 것의 일단부에서, 게이트 핑거(406)의 모든 것의 양단부에서, 및/또는 기타 등등에서 전기적으로 연결될 수 있다. 일 양태에서, p-타입 재료층(106)은 게이트(114)의 일단부에서, 게이트(114)의 양단부에서, 복수 개의 게이트(114)의 일단부에서, 복수 개의 게이트(114)의 양단부에서, 게이트(114)의 모든 것의 일단부에서, 게이트(114)의 모든 것의 양단부에서, 및/또는 기타 등등에서 전기적으로 연결될 수 있다.
특히, 게이트(114) 및/또는 게이트 핑거(406)는 연결부(550)를 이용하여 p-타입 재료층(106)에 연결될 수 있다. 연결부(550)는 게이트 핑거(406) 및/또는 게이트(114)의 단부 중 하나 이상에 가깝게 p-타입 재료층(106)을 에칭하여 내려가고, p-타입 재료층(106)으로의 금속 콘택을 형성함으로써 획득될 수 있다. 그러면, 이러한 금속은 게이트(114) 및/또는 게이트 핑거(406) 금속에 전기적으로 연결될 수 있다. 일 양태에서, 연결부(550)는 적어도 부분적으로 비아로서 구현될 수 있다. 비아는 트랜지스터(100)의 하나 이상의 층을 통해 연장될 수 있다. 비아는 제 2 스페이서층(117), 스페이서층(116), 베리어층(108), 버퍼층(104), 및/또는 기타 등등 중 하나 이상을 통해 연장될 수 있다.
일 양태에서, 연결부(550)는 p-타입 재료층(106) 상에 p-타입 재료 콘택을 가질 수 있다. p-타입 재료 콘택은 버퍼층(104), 베리어층(108), 및/또는 기타 등등 내에 제공된 함요부 내에서 p-타입 재료층(106) 상에 형성될 수 있다. p-타입 재료 콘택은 p-타입 재료층(106)에 전기적으로 커플링될 수 있다. 함요부는 p-타입 재료층(106)까지 아래로 연장되어 p-타입 재료 콘택이 거기에 생성될 수 있게 할 수 있다. 함요부는 버퍼층(104), 베리어층(108), 및/또는 기타 등등을 에칭함으로써 형성될 수 있고, 함요부를 규정하기 위하여 재료를 더 사용할 수 있다. 재료는 함요부가 생성된 이후에 제거될 수 있다.
연결부(550)는 p-타입 재료층(106), 게이트(114), 및/또는 게이트 핑거(406)로의 연결부를 포함할 수 있다. 특히, 연결부(550) 또는 그 일부는 트랜지스터(100) 내에 형성된 함요부 내의 p-타입 재료층(106) 및/또는 p-타입 재료 콘택으로부터 연장될 수 있고, 게이트(114) 및/또는 게이트 핑거(406)까지 연장될 수 있다.
연결부(550) 및/또는 p-타입 재료 콘택은 p-타입 재료층(106)에 전기적으로 커플링될 수 있다. 함요부는 트랜지스터(100)의 표면 내에 부분 함요부, 부분 트렌치, 또는 기타 등등으로서 구성될 수 있다. 일 양태에서, p-타입 재료 콘택 아래의 또는 이에 인접한 구역 또는 영역에는 p-도펀트가 주입 및/또는 도핑되어 p-타입 재료층(106)과의 전기적 연결을 형성할 수 있다. 일 양태에서, 층은 p-타입 재료 콘택이 그 위에 제공되는 에피택셜 재료일 수 있다.
일 양태에서, 연결부(550)는 표준 금속 피복 방법을 사용하여 증착된 도전성 재료, 많은 상이한 도전성 재료, 금속인 적절한 재료, 또는 금속들의 조합을 포함할 수 있다. 일 양태에서, 재료는 티타늄, 금, 니켈, 또는 기타 등등 중 하나 이상을 포함할 수 있다.
도 6은 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
특히, 도 6은 "게이트 지연 효과"와 연관된 트랜지스터(100) 내부의 포획을 감소 및/또는 제거하기 위해서, 트랜지스터(100)의 구성을 예시한다. 게이트 지연 효과는 특히 높은 음의 게이트 전압에서 발생할 수 있다. 특히, 도 6은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 6의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 6의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
특히, 트랜지스터(100)는 연결부(650)를 포함할 수도 있다. 연결부(650)는 게이트 핑거(406)의 단부에 가깝게 p-타입 재료층(106)을 에칭하여 내려가고, p-타입 재료층(106)으로의 금속 콘택을 형성함으로써 획득될 수 있다. 일 양태에서, 연결부(650)는 적어도 부분적으로 비아로서 구현될 수 있다. 비아는 트랜지스터(100)의 하나 이상의 층을 통해 연장될 수 있다. 비아는 제 2 스페이서층(117), 스페이서층(116), 베리어층(108), 버퍼층(104), 및/또는 기타 등등 중 하나 이상을 통해 연장될 수 있다. 어떤 양태에서, 연결부(650)는 외부 신호 또는 바이어스를 수신하도록 전기적으로 연결된 콘택(652)을 포함할 수 있다. 일 양태에서, 음의 전압이 콘택(652)에 인가될 수 있다. 일 양태에서, 인가된 음의 전압은 음의 게이트 바이어스보다 더 음의 값일 수 있다. 일 양태에서, 인가된 음의 전압은 - 5 V 내지 - 75 V, - 5 V 내지 - 15 V, -15 V 내지 - 25 V, - 25 V 내지 - 35 V, -35 V 내지 - 45 V, -45 V 내지 - 55 V, -55 V 내지 - 65 V, 및/또는 -65 V 내지 - 75 V일 수 있다.
일 양태에서, 연결부(650)는 게이트 핑거(406)의 일단부에서, 게이트 핑거(406)의 양단부에서, 복수 개의 게이트 핑거(406)의 일단부에서, 복수 개의 게이트 핑거(406)의 양단부에서, 게이트 핑거(406)의 모든 것의 일단부에서, 게이트 핑거(406)의 모든 것의 양단부에서, 및/또는 기타 등등에서 배치될 수 있다. 일 양태에서, 연결부(650)는 게이트(114)의 일단부에서, 게이트(114)의 양단부에서, 복수 개의 게이트(114)의 일단부에서, 복수 개의 게이트(114)의 양단부에서, 게이트(114)의 모든 것의 일단부에서, 게이트(114)의 모든 것의 양단부에서, 및/또는 기타 등등에서 배치될 수 있다.
일 양태에서, 연결부(650)는 p-타입 재료층(106) 상에 p-타입 재료 콘택을 가질 수 있다. p-타입 재료 콘택은 버퍼층(104), 베리어층(108), 및/또는 기타 등등 내에 제공된 함요부 내에서 p-타입 재료층(106) 상에 형성될 수 있다. p-타입 재료 콘택은 p-타입 재료층(106)에 전기적으로 커플링될 수 있다. 함요부는 p-타입 재료층(106)까지 아래로 연장되어 p-타입 재료 콘택이 거기에 생성될 수 있게 할 수 있다. 함요부는 버퍼층(104), 베리어층(108), 및/또는 기타 등등을 에칭함으로써 형성될 수 있고, 함요부를 규정하기 위하여 재료를 더 사용할 수 있다. 재료는 함요부가 생성된 이후에 제거될 수 있다.
연결부(650)는 p-타입 재료층(106) 및/또는 콘택(652)으로의 연결부를 포함할 수 있다. 특히, 연결부(650) 또는 그 일부는 트랜지스터(100) 내에 형성된 함요부 내의 p-타입 재료 콘택으로부터 연장될 수 있고, 콘택(652)까지 연장될 수 있다.
연결부(650), 콘택(652), 및/또는 p-타입 재료 콘택은 p-타입 재료층(106)에 전기적으로 커플링될 수 있다. 함요부는 트랜지스터(100)의 표면 내에 부분 함요부, 부분 트렌치, 또는 기타 등등으로서 구성될 수 있다. 일 양태에서, p-타입 재료 콘택 아래의 또는 이에 인접한 구역 또는 영역에는 p-도펀트가 주입 및/또는 도핑되어 p-타입 재료층(106)과의 전기적 연결을 형성할 수 있다. 일 양태에서, 층은 p-타입 재료 콘택이 그 위에 제공되는 에피택셜 재료일 수 있다.
일 양태에서, 콘택(652)은 콘택 패드로서 구성될 수 있다. 이러한 양태에서, p-타입 재료층(106)은 연결부(650) 및/또는 콘택(652)을 통하여 자기 자신의 바이어스 및 신호를 수신할 수 있다. 이러한 관점에서, p-타입 재료층(106)은 트랜지스터(100)의 특성을 변조하기 위해서 사용될 수 있다.
일 양태에서, 연결부(650) 및/또는 콘택(652)은 표준 금속 피복 방법을 사용하여 증착된 도전성 재료, 많은 상이한 도전성 재료, 금속인 적절한 재료, 또는 금속들의 조합을 포함할 수 있다. 일 양태에서, 재료는 티타늄, 금, 니켈, 또는 기타 등등 중 하나 이상을 포함할 수 있다.
일 양태에서, 연결부(650)는 p-타입 재료 콘택으로부터 콘택(652)까지 연장되는 금속성 연결부일 수 있다. 일 양태에서, 콘택(652)은 매립형 콘택 패드일 수 있다. 이러한 관점에서, 콘택(652)은 트랜지스터(100)의 앞서 언급된 구조체 중 임의의 하나 내에 배립될 수 있다. 일 양태에서, 콘택(652)은 베리어층(108) 상에 배치될 수 있다. 일 양태에서, 콘택(652)은 베리어층(108) 바로 위에 배치될 수 있다. 일 양태에서, 콘택(652)은 베리어층(108) 상의 스페이서층(116) 상에 배치될 수 있다. 일 양태에서, 콘택(652)은 게이트(114), 소스(110), 및/또는 드레인(112)과 별개이고 이들로부터 분리될 수 있다.
도 7은 본 발명에 따른 트랜지스터의 하나의 양태의 상면도를 도시한다.
특히, 도 7은 "게이트 지연 효과"와 연관된 트랜지스터(100) 내부의 포획을 감소 및/또는 제거하기 위해서, 트랜지스터(100)의 구성을 예시한다. 게이트 지연 효과는 특히 높은 음의 게이트 전압에서 발생할 수 있다. 특히, 도 7은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 7의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 7의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
특히, 트랜지스터(100)는 도 6을 참조하여 설명된 바와 같은 연결부(650) 및/또는 콘택(652)을 포함할 수 있다. 또한, 도 7은 트랜지스터(100)가 무선주파수 회로(702)를 더 포함할 수 있다는 것을 예시한다. 일 양태에서, 무선주파수 회로(702)는 연결부(650) 및/또는 콘택(652)을 통한 RF 전류의 흐름을 방지하도록 구성될 수 있다. 일 양태에서, 무선주파수 회로(702)는 무선주파수 초크로서 구성될 수 있다.
무선주파수 회로(702)는 하나 이상의 저항, 하나 이상의 커패시터, 하나 이상의 인덕터, 하나 이상의 저항 회로, 하나 이상의 커패시터 회로, 하나 이상의 인덕터 회로, 및/또는 기타 등등으로서 구현될 수 있다. 일 양태에서, 무선주파수 회로(702)는 콘택(652)에 연결되고 인덕터와 직렬로 음의 전압 바이어스 에도 연결될 수 있다; 그리고 인덕터의 일단부는 커패시터와 직렬로 접지에 연결될 수 있다. 일 양태에서, 인가된 음의 전압은 - 5 V 내지 - 75 V, - 5 V 내지 - 15 V, -15 V 내지 - 25 V, - 25 V 내지 - 35 V, -35 V 내지 - 45 V, -45 V 내지 - 55 V, -55 V 내지 - 65 V, 및/또는 -65 V 내지 - 75 V일 수 있다.
무선주파수 회로(702)는 집적된 수동 소자(integrated passive device; IPD) 및/또는 집적된 수동 컴포넌트(Integrated Passive Component; IPC)로서 구현될 수 있다. IPD로서 구현된 무선주파수 회로(702)는 다양한 무선 주파수(RF) 수동 소자를 구현하거나 지원할 수 있다. IPD로서 구현된 무선주파수 회로(702)는 저항, 인덕턴스, 커패시턴스, 임피던스 매칭 회로, 매칭 회로, 입력 매칭 회로, 출력 매칭 회로, 고조파 필터, 고조파 종단(termination), 커플러, 발룬, 파워 결합기, 파워 분할기, 무선 주파수(RF) 회로, 래디얼 스터브 회로, 송신선 회로, 기본 주파수 매칭 회로, 기저대역 종단 회로, 2차 고조파 종단 회로, 및 기타 등등 중 하나 이상을 제공하는 것을 포함하는 다양한 기능성 기술을 구현하거나 지원할 수 있다. IP로서 구현된 무선주파수 회로(702)는 입력, 출력, 및/또는 능동 구역으로의 스테이지내 함수, RF 회로, 및/또는 기타 등등과 같은 다양한 기능성 기술을 구현하거나 지원할 수 있다.
일반적으로 말하면, IPD로서 구현된 무선주파수 회로(702)는 이들이 반도체에 기반할 수 있고 여러 수동 소자를 포함할 수 있는 집적 소자를 포함하는 구현형태를 가리킬 수 있다. IPD에 의하여 맞춤형 회로 토폴로지가 제공될 수 있다. IPD로서 구현된 무선주파수 회로(702)는 임피던스 매칭 회로, 매칭 회로, 입력 매칭 회로, 출력 매칭 회로, 고조파 필터, 고조파 종단, 커플러, 발룬, 파워 결합기, 파워 분할기, 무선 주파수(RF) 회로, 래디얼 스터브 회로, 송신선 회로, 기본 주파수 매칭 회로, 기저대역 종단 회로, 2차 고조파 종단 회로 등을 위한 수동 컴포넌트 중 일부 또는 전부를 제공하기 위하여 사용될 수 있다.
도 8은 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 8은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 8의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 8의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다. 특히, 도 8은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 8의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 8의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
도 8은 제 2 스페이서층(117)의 구현형태를 더 예시한다. 제 2 스페이서층(117)은 게이트(114) 및/또는 스페이서층(116) 위에 제공될 수 있다. 제 2 스페이서층(117)은 SiN, AlO, SiO, SiO2, AlN, 또는 기타 등등, 또는 그 여러 층들을 포함하는 조합으로 제조된 희생층일 수 있다.
일 양태에서, 제 2 스페이서층(117)은 SiN으로 제조된 희생층이다. 일 양태에서, 제 2 스페이서층(117)은 MOCVD, 플라즈마 화학적 기상 증착(CVD), 핫-필라멘트 CVD, 또는 스퍼터링을 사용하여 증착될 수 있다. 일 양태에서, 제 2 스페이서층(117)은 Si3N4의 증착을 포함할 수 있다. 일 양태에서, 제 2 스페이서층(117)은 절연층을 형성한다. 일 양태에서, 제 2 스페이서층(117)은 절연체를 형성한다. 일 양태에서, 제 2 스페이서층(117)은 유전체일 수 있다. 일 양태에서, 제 2 스페이서층(117)은 스페이서층(116) 상에 제공될 수 있다. 일 양태에서, 제 2 스페이서층(117)은 유전체와 같은 비-전도성 재료를 포함할 수 있다. 일 양태에서, 제 2 스페이서층(117)은 유전체 또는 유전체 층들의 조합의 여러 상이한 층을 포함할 수 있다. 일 양태에서, 제 2 스페이서층(117)은 많은 상이한 두께일 수 있는데, 두께의 적절한 범위는 약 0.05 내지 2 마이크론이다. 일 양태에서, 제 2 스페이서층(117)은 Al, Ga, 또는 In의 합금과 같은 상이한 3족 원소를 가진 3족 질화물 재료와 같은 재료를 포함할 수 있고, 적절한 스페이서층 재료는 AlxInyGa1-x-y(여기에서 0< =x<=1 및 0<=y<=1, x+y<=1임)이다.
도 9는 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 9는 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 도 9의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 특히, 도 9는 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 9의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 9의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
도 9는 전계판(132)의 구현형태를 더 예시한다. 일 양태에서, 전계판(132)은 게이트(114) 및 드레인(112) 사이에서 제 2 스페이서층(117) 상에 배치될 수 있다. 일 양태에서, 전계판(132)은 게이트(114) 및 드레인(112) 사이에서 제 2 스페이서층(117) 상에 증착될 수 있다. 일 양태에서, 전계판(132)은 트랜지스터(100) 내의 하나 이상의 다른 컴포넌트에 전기적으로 연결될 수 있다. 일 양태에서, 전계판(132)은 트랜지스터(100)의 임의의 다른 컴포넌트에 전기적으로 연결되지 않을 수도 있다. 일부 양태들에서, 전계판(132)은 게이트(114)에 인접할 수 있고, 유전체 재료의 제 2 스페이서층(117)은 적어도 부분적으로 게이트(114) 위에 포함되어 게이트(114)를 전계판(132)으로부터 격리시킬 수 있다. 일부 양태들에서, 전계판(132)은 게이트(114)와 중첩할 수 있고, 유전체 재료의 제 2 스페이서층(117)은 적어도 부분적으로 게이트(114) 위에 포함되어 게이트(114)를 전계판(132)으로부터 격리시킬 수 있다.
전계판(132)은 게이트(114)의 에지로부터 상이한 거리만큼 연장될 수 있고, 거리의 적절한 범위는 약 0.1 내지 2 마이크론이다. 일부 양태들에서, 전계판(132)은 표준 금속 피복 방법을 사용하여 증착된 금속인 적절한 재료를 가진 많은 상이한 도전성 재료, 또는 금속들의 조합을 포함할 수 있다. 일 양태에서, 전계판(132)은 티타늄, 금, 니켈, 티타늄/금, 니켈/금, 또는 기타 등등을 포함할 수 있다.
일 양태에서, 전계판(132)은 게이트(114) 및 드레인(112) 사이에서 제 2 스페이서층(117) 상에 형성될 수 있고, 전계판(132)은 게이트(114)에 근접하지만 게이트(114)와 중첩되지는 않는다. 일 양태에서, 게이트(114) 및 전계판(132) 사이의 공간은 전계판(132)에 의해 제공되는 전계 효과를 최대화하기에 충분히 작은 반면, 게이트(114)를 전계판(132)으로부터 격리시키기에 충분하게 넓을 수 있다.
특정 양태에서, 전계판(132)은 트랜지스터(100) 내의 피크 동작 전기장을 감소시킬 수 있다. 특정 양태에서, 전계판(132)은 트랜지스터(100) 내의 피크 동작 전기장을 감소시킬 수 있고 트랜지스터(100)의 브레이크다운 전압을 증가시킬 수 있다. 특정 양태에서, 전계판(132)은 트랜지스터(100) 내의 피크 동작 전기장을 감소시킬 수 있고 트랜지스터(100) 내의 포획을 감소시킬 수 있다. 특정 양태에서, 전계판(132)은 트랜지스터(100) 내의 피크 동작 전기장을 감소시킬 수 있고 트랜지스터(100) 내의 누설 전류를 감소시킬 수 있다.
다른 양태들에서, 예를 들어 스페이서층(116)은 베리어층(108) 상에 그리고 게이트(114) 상에 형성된다. 이러한 양태에서, 전계판(132)은 스페이서층(116) 바로 위에 형성될 수 있다. 전계판(132)이 게이트(114)와 중첩하거나 중첩하지 않고 및/또는 다수의 전계판(132)이 사용되는 그 외의 다수의 전계판 구조가 가능하다.
도 10은 본 발명에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 10은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 10의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 도 10은 연결부(154)를 통해서 소스(110)에 전기적으로 연결될 수 있는 전계판(132)의 구현형태를 더 도시한다. 특히, 도 10은 본 명세서에서 설명되는 본 발명의 임의의 하나 이상의 양태를 포함할 수 있는 트랜지스터(100)를 도시한다. 특히, 도 10의 트랜지스터(100)는 전술된 바와 같은 p-타입 재료층(106)을 포함할 수 있다. 이러한 관점에서, 도 10의 트랜지스터(100)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
일 양태에서, 연결부(154)는 스페이서층(116) 및/또는 제 2 스페이서층(117) 상에 형성되어 소스(110) 및 전계판(132) 사이에서 연장될 수 있다. 일부 양태들에서, 연결부(154)는 표준 금속 피복 방법을 사용하여 증착된 도전성 재료, 많은 상이한 도전성 재료, 금속인 적절한 재료, 또는 금속들의 조합을 포함할 수 있다. 일 양태에서, 재료는 티타늄, 금, 니켈, 또는 기타 등등 중 하나 이상을 포함할 수 있다.
특히, 도 10의 트랜지스터(100)는 연결부(154) (소스 - 전계판 상호연결)을 통하여 소스(110)에 연결된 전계판(132)을 예시한다. 일 양태에서, 연결부(154)는 스페이서층(116) 및/또는 제 2 스페이서층(117) 상에 형성되어 전계판(132) 및 소스(110) 사이에서 연장될 수 있다. 일 양태에서, 연결부(154)가 동일한 제작 단계 도중에 전계판(132)과 함께 형성될 수 있다. 일 양태에서는, 복수 개의 연결부(154)가 사용될 수 있다. 일 양태에서는, 복수 개의 전계판(132)이 사용될 수 있다. 일 양태에서는, 복수 개의 전계판(132)이 사용될 수 있고 복수 개의 전계판(132) 각각은 그들 사이에 유전체 재료가 있는 상태로 적층될 수 있다. 일부 양태들에서, 연결부(154)는 표준 금속 피복 방법을 사용하여 증착된 도전성 재료, 많은 상이한 도전성 재료, 금속인 적절한 재료, 또는 금속들의 조합을 포함할 수 있다. 일 양태에서, 재료는 티타늄, 금, 니켈, 또는 기타 등등 중 하나 이상을 포함할 수 있다.
본 명세서에서 설명되는 트랜지스터(100)의 일 양태에서, 게이트(114)는 백금(Pt), 니켈(Ni), 및/또는 금(Au)으로 형성될 수 있지만, 쇼트키 효과를 얻는다고 당업자에게 알려져 있는 다른 금속이 사용될 수도 있다. 일 양태에서, 게이트(114)는 3-층 구조를 가질 수 있는 쇼트키 게이트 콘택을 포함할 수 있다. 이러한 구조는 일부 재료의 접착력이 높기 때문에 장점을 가질 수 있다. 일 양태에서, 게이트(114)는 높은 도전성인 금속의 오버레이어 (overlayer)를 더 포함할 수 있다. 일 양태에서, 게이트(114)는 T-형 게이트로서 구성될 수 있다.
본 명세서에서 설명되는 트랜지스터(100)의 일 양태에서, 소스(110), 콘택(652), 드레인(112), 및 게이트(114) 중 하나 이상 상에 하나 이상의 금속 오버레이어가 제공될 수 있다. 오버레이어는 Au, 은(Ag), Al, Pt, Ti, Si, Ni, Al, 및/또는 구리(Cu)일 수 있다. 그 외의 높은 도전성의 적절한 금속도 역시 오버레이어를 위하여 사용될 수 있다. 하나 이상의 양태들에서, 금속 오버레이어는 콘택(652)에 전기적으로 커플링될 수 있다. 다른 양태에서, 소스(110), 콘택(652), 드레인(112), 및 게이트(114)는 Au, 은(Ag), Al, Pt, Ti, Si, Ni, Al, 및/또는 구리(Cu)를 포함할 수 있다. 그 외의 높은 도전성의 적절한 금속도 역시 사용될 수 있다.
본 명세서에서 설명되는 트랜지스터(100)의 일 양태에서, 기판층(102)의 반대편의 버퍼층(104)의 제 1 구현형태의 일측 상의 버퍼층(104)의 제 1 구현형태 상에 제 2 버퍼층이 증착되거나 성장될 수 있다. 일 양태에서, 제 2 버퍼층은 버퍼층(104)의 제 1 구현형태 바로 위에 형성될 수 있다. 일 양태에서, 제 2 버퍼층은 질화갈륨(GaN), AlN, 또는 기타 등등과 같은 고순도 재료일 수 있다. 일 양태에서, 제 2 버퍼층은 고순도 GaN일 수 있다. 일 양태에서, 제 2 버퍼층은 고순도 AlN일 수 있다. 제 2 버퍼층은 p-타입 재료 또는 n-타입 재료일 수 있다. 다른 양태에서, 제 2 버퍼층은 도핑되지 않을 수 있다.
본 발명의 트랜지스터(100)의 양태에서, 소스(110), 게이트(114), 및/또는 드레인(112)의 콘택(652)은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수 있다. 특정 양태에서는, 소스(110), 게이트(114), 및/또는 드레인(112)의 콘택의 재료는 콘택(652)과 동일한 재료일 수 있다. 이러한 양태에서, 동일한 재료를 활용하는 것은 제조가 더 쉬워지고 단순화되며 및/또는 비용이 절감된다는 점에 있어서 유익할 수 있다. 다른 양태들에서, 소스(110), 게이트(114), 드레인(112)의 콘택 및 콘택(652)의 재료는 다를 수 있다.
도 11은 본 발명에 따른 트랜지스터를 제조하기 위한 프로세스를 보여준다.
특히, 도 11은 본 발명의 트랜지스터(100)를 제조하기 위한 예시적인 프로세스(500)를 도시한다. 프로세스(500)는 예시적인 것일 뿐이고, 본 명세서에 개시된 다양한 양태에 따라서 수정될 수 있다는 것에 주의해야 한다. 특히, 프로세스(500)는 본 명세서에서 설명되는 개시 내용의 임의의 하나 이상의 양태를 포함할 수 있다. 특히, 프로세스(500)는 전술된 바와 같은 p-타입 재료층(106)을 제조하는 것을 포함할 수 있다. 이러한 관점에서, 프로세스(500)는, 게이트 지연 효과를 줄이고, 특정 트랜지스터 애플리케이션에 대한 RF 성능에 부정적인 영향이 이루어지는 것을 피하고, 및/또는 기타 등등을 하는, 본 명세서에서 설명된 바와 같은 p-타입 재료층(106)의 길이를 구현한다.
프로세스(500)는 단계 502에서 기판층(102)을 형성함으로써 시작할 수 있다. 기판층(102)은 본 발명에 따라서 형성될 수 있다. 예를 들어, 기판층(102)은 실리콘 카바이드(SiC)로 제조될 수 있다. 일부 양태들에서, 기판층(102)은 반-절연(semi-insulating) SiC 기판, p-타입 기판, n-타입 기판, 및/또는 기타 등등일 수 있다. 일부 양태들에서, 기판층(102)은 매우 약하게 도핑될 수 있다. 일 양태에서, 배경 불순물 레벨은 낮을 수 있다. 일 양태에서, 배경 불순물 레벨은 1E15/cm3 이하일 수 있다. 기판층(102)은 6H, 4H, 15R, 3C SiC, 또는 기타 등등의 군으로부터 선택된 SiC로 형성될 수 있다. 다른 양태에서, 기판층(102)은 GaAs, GaN, 또는 본 명세서에서 설명되는 애플리케이션을 위하여 적합한 다른 재료일 수도 있다. 다른 양태에서, 기판층(102)은 사파이어, 스피넬(spinel), ZnO, 실리콘, 또는 3족-질화물 재료의 성장을 지원할 수 있는 임의의 다른 재료를 포함할 수 있다.
프로세스(500)는 p-타입 재료층(106)을 형성하는 단계(504)를 포함할 수 있다. p-타입 재료층(106)은 본 명세서에서 설명되는 바와 같이 형성될 수 있다. 이것은 Al을 기판층(102) 내로 주입하여 p-타입 재료층(106)을 기판층(102) 내에 형성하는 것을 포함할 수 있다. 예를 들어, p-타입 재료층(106)은 Al의 이온 주입 및 어닐링에 의해서 형성될 수 있다. 일 양태에서, p-타입 재료층(106)은 임의의 GaN 층의 성장에 앞서서 Al의 주입 및 어닐링에 의해서 형성될 수 있다. 일 양태에서, 이온 주입(implementation)은 주입물을 채널링 (channeling)하는 것을 활용할 수 있다. 일 양태에서, 주입물을 채널링하는 것은 이온 빔을 기판층(102)에 정렬시키는 것을 포함할 수 있다. 이온 빔을 정렬시키면 주입 효율이 증가될 수 있다. 일부 양태들에서, 프로세스(500)는 Al을 기판층(102) 내로 주입하여 p-타입 재료층(106)을 기판층(102) 내에 형성하는 것을 더 포함할 수 있다. 그 이후에, 기판층(102)이 본 명세서에서 규정된 바와 같이 어닐링될 수 있다. 일 양태에서 p-타입 재료층(106)은 27Al을 25oC에서의 주입 에너지 E1=100keV 및 선량 1E13cm2의 채널링 조건으로 주입된 4H-SiC 내에 이온 주입함으로써 형성될 수 있다. 일 양태에서 p-타입 재료층(106)은 27Al을 25oC에서의 주입 에너지 E2=300keV 및 선량 1E13cm2의 채널링 조건으로 주입된 4H-SiC 내에 이온 주입함으로써 형성될 수 있다. 그러나, 다른 주입 에너지 및 선량도 역시 고찰된다.
프로세스(500)는 기판층(102) 상에 버퍼층(104)을 형성하는 단계(506)를 포함할 수 있다. 버퍼층(104)은 본 명세서에서 설명되는 바와 같이 기판층(102) 상에서 성장하거나 증착될 수 있다. 일 양태에서, 버퍼층(104)은 GaN일 수 있다. 다른 양태에서, 버퍼층(104)은 LEO를 이용하여 형성될 수 있다. 일 양태에서, 핵생성 층(136)이 기판층(102) 상에 형성될 수 있고, 버퍼층(104)이 단계 506에서 핵생성 층(136) 상에 형성될 수 있다. 버퍼층(104)은 핵생성 층(136) 상에서 성장되거나 증착될 수 있다. 일 양태에서, 버퍼층(104)은 GaN일 수 있다. 다른 양태에서, 버퍼층(104)은 LEO를 이용하여 형성될 수 있다.
더 나아가, 프로세스(500) 도중에 단계(508)의 일부로서 베리어층(108)이 버퍼층(104) 상에 형성될 수 있다. 베리어층(108)은 본 명세서에서 설명되는 바와 같이 형성될 수 있다. 예를 들어, 베리어층(108)은 n-타입 도전성 층일 수 있거나 도핑되지 않을 수도 있다. 일 양태에서, 베리어층(108)은 AlGaN일 수 있다.
더 나아가, 프로세스(500) 도중에 단계(510)의 일부로서, p-타입 재료층(106)과의 접촉을 위한 장소를 생성하기 위해서, 베리어층(108)의 적어도 일부 및 버퍼층(104)의 적어도 일부를 제거함으로써 함요부가 생성될 수 있다. 연결부(550) 및/또는 연결부(650)를 형성하기 위한 프로세스(500)는 p-타입 재료층(106) 위의 임의의 재료를 제거하는 것, 및 기판층(102)의 반대측 상의 p-타입 재료층(106)을 노광하는 것을 포함할 수 있다. 본 발명의 다른 양태에서, p-타입 재료층(106)과의 접촉을 위한 장소를 생성하기 위하여, 베리어층(108)의 적어도 일부 및 버퍼층(104)의 적어도 일부를 제거함으로써 연결부(550) 및/또는 연결부(650)가 생성될 수 있다. 함요부 형성 프로세스는 소스(110)와 연관된 구역 중 일부 내의 p-타입 재료층(106) 위의 임의의 재료를 제거할 수 있고, 기판층(102)의 반대측 상의 p-타입 재료층(106)을 노출시킨다.
더 나아가, 단계 510에서는 콘택(652)이 형성될 수 있다. p-타입 재료층(106)이 노광되면, 니켈 또는 다른 적절한 재료가 콘택(652)을 증착시키도록 기화될 수 있다. 니켈 또는 다른 적절한 재료는, 예를 들어 옴 콘택을 형성하도록 어닐링될 수 있다. 일부 양태들에서, 콘택(652)의 콘택은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수 있다. 이러한 증착 및 어닐링 프로세스는 당업자들에게 알려져 있는 종래의 기법을 활용하여 수행될 수 있다. 예를 들어, 콘택(652)을 위한 옴 콘택은 약 600℃ 내지 약 1050℃의 온도에서 어닐링될 수 있다. p-타입 재료층(106) 상에 콘택(652)이 형성되었으면, 금속 오버레이어가 p-타입 재료층(106)의 콘택(652)을 소스(110)에 전기적으로 커플링할 수 있다. 이렇게 하면 동일한 포텐셜에서의 p-타입 재료층(106) 및 소스(110)의 전도도가 유지될 수 있다.
또한 단계 510에서, 무선주파수 회로(702)가 생성되고 콘택(652)에 연결될 수 있다. 특히, 무선주파수 회로(702)는 본 명세서에서 설명된 바와 같이 하나 이상의 저항, 하나 이상의 커패시터, 하나 이상의 인덕터, 하나 이상의 저항 회로, 하나 이상의 커패시터 회로, 하나 이상의 인덕터 회로, 및/또는 기타 등등을 포함할 수 있다. 추가적으로 또는 대안적으로, 무선주파수 회로(702)는 본 명세서에서 진술되는 바와 같은 임의의 다른 특징을 포함할 수 있다.
더 나아가, 프로세스(500) 도중에 단계(512)의 일부로서, 소스(110)는 베리어층(108) 상에 배치될 수 있다. 소스(110)는 어닐링될 수 있는 적절한 재료의 옴 콘택일 수 있다. 예를 들어, 소스(110)는 약 500℃ 내지 약 800℃의 온도에서 약 2 분 동안 어닐링될 수 있다. 그러나, 다른 시간 및 온도도 활용될 수 있다. 예를 들어, 약 30 초 내지 약 10 분의 시간이 허용가능할 수 있다. 일부 양태들에서, 소스(110)는 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수 있다. 일 양태에서, N+ 재료인 소스(100) 아래의 구역(164)이 베리어층(108) 내에 형성될 수 있다. 일 양태에서, 드레인(112) 아래의 구역(164)은 Si로 도핑될 수 있다.
더 나아가, 프로세스(500) 도중에 단계(512)의 일부로서, 드레인(112)은 베리어층(108) 상에 배치될 수 있다. 소스(110)와 유사하게, 드레인(112)은 Ni 또는 다른 적절한 재료의 옴 콘택일 수 있고, 역시 유사한 방식으로 어닐링될 수 있다. 일 양태에서, 베리어층(108)과 함께 n+ 주입물이 사용될 수 있고, 주입물에 대한 콘택이 이루어진다. 일 양태에서, N+ 재료인 드레인(112) 아래의 구역(164)이 베리어층(108) 내에 형성될 수 있다. 일 양태에서, 드레인(112) 아래의 구역(164)은 Si로 도핑될 수 있다.
더 나아가, 프로세스(500) 도중에 단계(512)의 일부로서, 게이트(114)가 베리어층(108) 상에서 소스(110) 및 드레인(112) 사이에 배치될 수 있다. Ni, Pt, AU, 또는 기타 등등의 층이 기상 증착 또는 다른 기법에 의하여 게이트(114)에 대해서 형성될 수 있다. 그러면, 게이트 구조체는 Pt 및 Au, 또는 다른 적절한 재료의 증착에 의해서 완성될 수 있다. 일부 양태들에서, 게이트(114)의 콘택은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수 있다.
더 나아가, 프로세스(500) 도중에 단계(512)의 일부로서, 스페이서층(116)이 형성될 수 있다. 스페이서층(116)은 SiN, AlO, SiO, SiO2, AlN, 또는 기타 등등, 또는 그 여러 층들을 포함하는 조합과 같은 희생층일 수 있고, 이것은 베리어층(108)의 노출면 위에 증착될 수 있다.
소스(110) 및 드레인(112) 전극은, 게이트(114) 전극이 적절한 레벨로 바이어스될 때 버퍼층(104) 및 베리어층(108) 사이의 이형계면(152)에서 유도된 2-차원의 전자 가스(2DEG)를 통하여 소스(110) 및 드레인(112) 전극 사이에서 전류가 흐르도록 옴 콘택을 이루면서 형성될 수 있다. 일 양태에서, 게이트(114) 전극이 적절한 레벨로 바이어스될 때 버퍼층(104) 및 베리어층(108) 사이의 이형계면(152)에서 유도된 2-차원의 전자 가스(2DEG)를 통하여 소스(110) 및 드레인(112) 전극 사이에서 전류가 흐르도록, 소스(110)는 베리어층(108)에 전기적으로 커플링될 수 있고, 드레인(112)은 베리어층(108)에 전기적으로 커플링될 수 있으며, 게이트(114)는 베리어층(108)에 전기적으로 커플링될 수 있다. 일 양태에서, 게이트(114)가 적절한 레벨로 바이어스될 때 버퍼층(104) 및 베리어층(108) 사이의 이형계면(152)에서 유도된 2-차원의 전자 가스(2DEG)를 통하여 소스(110) 및 드레인(112) 전극 사이에서 전류가 흐르도록, 소스(110)는 트랜지스터(100)에 전기적으로 커플링될 수 있고, 드레인(112)은 트랜지스터(100)에 전기적으로 커플링될 수 있으며, 및 게이트(114)는 트랜지스터(100)에 전기적으로 커플링될 수 있다. 다양한 양태들에서, 게이트(114)는 2DEG 내의 전자의 흐름을 게이트(114) 상에 인가된 신호 및/또는 바이어스에 기반하여 제어할 수 있다. 이러한 관점에서, 층들의 조성 및/또는 층들의 도핑에 의존하여, 트랜지스터(100)는 일반적으로 온 상태가 될 수 있거나, 바이어스 또는 신호가 게이트에 인가되지 않으면 트랜지스터(100)는 일반적으로 오프 상태가 될 수 있다. 일 양태에서, 이형계면(152)은 0.005 μm 내지 0.007 μm, 0.007 μm 내지 0.009 μm, 및 0.009 μm 내지 0.011 μm의 범위 안에 있을 수 있다.
게이트(114)는 스페이서 또는 스페이서층(116) 위에서 연장될 수 있다. 게이트(114)의 하단이 베리어층(108)의 표면 상에 있도록 스페이서층(116)이 에칭될 수 있고 게이트(114)는 증착될 수 있다. 게이트(114) 형성 금속은 게이트(114)의 상단이 전계판(132)을 형성하도록 스페이서층(116)에 걸쳐서 연장되도록 패터닝될 수 있다.
더 나아가, 프로세스(500)의 일부 양태 도중에 단계(512)의 일부로서, 제 2 스페이서층(117)이 형성될 수 있고 전계판(132)이 제 2 스페이서층(117)의 상단에 배치될 수 있으며, 게이트(114)로부터 분리될 수 있다. 일 양태에서, 전계판(132)은 게이트(114) 및 드레인(112) 사이에서 제 2 스페이서층(117) 상에 증착될 수 있다. 일부 양태들에서, 전계판(132)은 표준 금속 피복 방법을 사용하여 증착된 금속인 적절한 재료를 가진 많은 상이한 도전성 재료, 또는 금속들의 조합을 포함할 수 있다. 일 양태에서, 전계판(132)은 티타늄, 금, 니켈, 티타늄/금, 니켈/금, 또는 기타 등등을 포함할 수 있다.
일 양태에서, 연결부(154)가 동일한 제작 단계 도중에 전계판(132)과 함께 형성될 수 있다(도 10 참조). 일 양태에서는, 복수 개의 전계판(132)이 사용될 수 있다. 일 양태에서는, 복수 개의 전계판(132)이 사용될 수 있고 복수 개의 전계판(132) 각각은 그들 사이에 유전체 재료가 있는 상태로 적층될 수 있다. 일 양태에서, 전계판(132)은 드레인(112)을 향해 게이트(114)의 에지를 향하여 연장된다. 일 양태에서, 전계판(132)은 소스(110)를 향해 연장된다. 일 양태에서, 전계판(132)은 드레인(112)을 향해 그리고 소스(110)를 향해 연장된다. 다른 양태에서, 전계판(132)은 게이트(114)의 에지를 향해 연장되지 않는다. 마지막으로, 구조체는 실리콘 질화물과 같은 유전체 스페이서층을 이용하여 커버될 수 있다. 유전체 스페이서층도 스페이서층(116)과 유사하게 구현될 수 있다. 더욱이, 임에 주의해야 한다. 도면에 도시된 게이트(114)의단면 형상이 예시적인 것이라는 것에 주의해야 한다. 예를 들어, 일부 양태들에서 게이트(114)의 단면 형상은 T-형 연장부를 포함하지 않을 수도 있다. 게이트(114)의 다른 구조, 예를 들어 도 8 또는 도 1에 도시된 게이트(114)의 구성이 활용될 수도 있다.
더 나아가, 프로세스(500)의 일부 양태 도중에 단계(512)의 일부로서, 연결부(550)가 형성될 수 있다. 일 양태에서, 연결부(550)는 p-타입 재료층(106) 및 게이트(114) 사이에서 연장되도록 형성될 수 있다. 더 나아가, 프로세스(500)의 일부 양태 도중에 단계(512)의 일부로서, 연결부(154)가 형성될 수 있다. 일부 양태들에서, 전계판(132)은 연결부(154)를 이용하여 소스(110)에 전기적으로 연결될 수 있다. 일 양태에서, 연결부(154)는 제 2 스페이서층(117) 상에 형성되어 전계판(132) 및 소스(110) 사이에서 연장될 수 있다.
프로세스(500)의 단계들이 본 명세서에서 설명되는 양태들과 일관되는 다른 순서로 수행될 수도 있다는 것에 주의해야 한다. 더욱이, 프로세스(500)는 본 명세서에 개시된 다양한 양태와 일관되는 더 많거나 더 적은 프로세스 단계를 가지도록 변경될 수 있다. 프로세스(500)의 일 양태에서, 트랜지스터(100)는 p-타입 재료층(106)만을 가지고 구현될 수 있다. 프로세스(500)의 일 양태에서, 트랜지스터(100)는 p-타입 재료층(106) 및 p-타입 재료층(106)을 가지고 구현될 수 있다. 프로세스(500)의 일 양태에서, 트랜지스터(100)는 p-타입 재료층(106)만을 가지고 구현될 수 있다.
본 명세서에서 설명된 바와 같은 트랜지스터(100)의 일 양태에서, p-타입 재료층(106)은 달성가능한 최소 시트 저항을 가지고 가능한 많이 도핑될 수 있다. 일 양태에서, p-타입 재료층(106)은 1019 미만의 주입 농도를 가질 수 있다. 일 양태에서, p-타입 재료층(106)은 1020 미만의 주입 농도를 가질 수 있다. 일 양태에서, p-타입 재료층(106)은 1017 - 1020, 1019 - 1020, 1018 - 1019, 또는 1017 - 1018의 주입 농도를 가질 수 있다. 일 양태에서, p-타입 재료층(106)은 1019 이상의 주입 농도를 가질 수 있다. 일 양태에서, p-타입 재료층(106)은 1018 - 1020, 1018 - 1019, 또는 1019 - 1020의 주입 농도를 가질 수 있다.
본 명세서에서 설명된 바와 같은 트랜지스터(100)의 일 양태에서, p-타입 재료층(106) 도핑은 1E17 cm3 미만일 수 있다. 일 양태에서, p-타입 재료층(106) 도핑은 2E17 cm3 미만일 수 있다. 일 양태에서, p-타입 재료층(106) 도핑은 6E17 cm3 미만일 수 있다. 일 양태에서, p-타입 재료층(106) 도핑은 2E18 cm3 미만일 수 있다. 일 양태에서, p-타입 재료층(106) 도핑은 cm3 당 5E15 내지 5E17의 범위에 있을 수 있다. 이러한 양태에서, p-타입 재료층(106) 도핑 농도는 p-타입 재료층(106)의 도핑 농도보다 클 수 있다.
따라서, 본 발명은 3족 질화물 HEMT에서의 게이트 지연 효과를 해결하고 이러한 디바이스의 성능을 개선하기 위한 솔루션을 제시했다. 또한, 본 발명은 성능에 악영향을 주는 메모리 효과를 초래하는 트랩들을 해결하기 위한 솔루션을 제시했다. 더욱이, 본 발명은 HEMT 내에 p-타입 층을 형성하기 위한 더 간단한 대안적인 솔루션을 진술했다. 개시된 구조체는 현재 이용가능한 기법을 사용하여 쉽게 제작될 수 있다. 더욱이, 개시된 것처럼 고순도 재료를 사용하면 드레인 지연 효과가 최소화된다. 또한, 개시된 p-타입 재료층은 낮은 누설을 가지고 양호한 전자 구속을 획득하기 위한 저지 전기장을 제공한다. 또한, 본 발명의 양태들은 p-타입 층을 가진 트랜지스터의 변형예와 그러한 p-타입 층이 형성되는 방식과 함께 상세히 설명되었다. 개시된 트랜지스터는 RF 파워를 최대화하고, 효율적인 방전을 허용하며, 및 브레이크다운을 최대화한다.
본 발명의 추가적인 양태에 따르면, 고 비저항(high resistivity) 기판 상에 제작된 트랜지스터, 예컨대 GaN HEMT는 고전력 RF (무선 주파수) 증폭기를 위하여, 고전력 무선주파수(RF) 애플리케이션을 위하여, 그리고 또한 저주파수 고전력 스위칭 애플리케이션을 위하여 활용될 수 있다. GaN HEMT의 유익한 전자적 속성 및 열적 속성도 이들이 고전력 RF 신호를 스위칭하기 위해서 매우 매력적으로 보이게 한다. 이러한 관점에서, 본 발명은 소스 구역 아래에 매립형 p-층이 있어서 파워 증폭기를 포함하는 다양한 애플리케이션에 대하여 HEMT 내에 높은 브레이크다운 전압을 획득하고, 동시에 버퍼 및/또는 반-절연 기판 내의 포획으로부터 초래되는 디바이스 특성에서의 드리프트를 제거하는 구조체를 설명했다. 매립형 p-층을 사용하는 것은, RF 스위치를 위한 HEMT에서 높은 브레이크다운 전압 및 입력 및 출력 사이의 양호한 격리를 획득하기 위해서 매우 중요할 수 있다.
본 발명의 양태들의 여러 비한정적인 예들이 후속한다.
하나의 예는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 상기 3족-질화물 베리어층에 전기적으로 커플링된 소스; 상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트; 상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및 적어도 상기 기판 내에 배치된 p-구역을 포함하고, 상기 p-구역은 상기 기판의 소스측을 향해 연장되며, 상기 p-구역은 상기 기판의 드레인측을 향해 연장되는, 장치를 포함한다.
앞서 언급된 예는 후속하는 양태들 중 두 개 이상 중 임의의 하나의 또는 이들의 조합을 더 포함할 수 있다. 앞서 언급된 예의 장치에서, 상기 기판의 소스측의 부분에는 p-구역이 없고, 상기 기판의 드레인측의 부분에는 p-구역이 없다. 앞서 언급된 예의 장치에서, 상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고, 상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고, 상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은, 상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 구성되고 배치된다. 앞서 언급된 예의 장치는 상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함한다. 앞서 언급된 예의 장치는 외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함한다. 앞서 언급된 예의 장치는 무선주파수(radiofrequency) 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함한다. 앞서 언급된 예의 장치는 p-구역이 주입된 전계판을 더 포함한다. 앞서 언급된 예의 장치는 전계판을 더 포함하고, 상기 전계판은 상기 소스에 전기적으로 커플링된다. 앞서 언급된 예의 장치에서, 상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장된다. 앞서 언급된 예의 장치에서, 거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고, 거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며, 거리 LGD는 거리 LGS보다 길다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD와 같다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD보다 길다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPD는 거리 LGPS보다 길다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스와 수직으로 중첩된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 드레인과 수직으로 중첩된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 게이트에 전기적으로 연결된다. 앞서 언급된 예의 장치에서, 상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 직접전인 전기 연결부를 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스에 전기적으로 연결된다.
하나의 예는 디바이스 제조 방법으로서, 기판을 제공하는 단계; 상기 기판 상에 3족-질화물 버퍼층을 제공하는 단계; 상기 3족-질화물 버퍼층 상에 3족-질화물 베리어층을 제공하는 단계 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 소스를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 게이트를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 드레인을 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 및 적어도 상기 기판 내에 배치되는 p-구역을 제공하는 단계를 포함하고, 상기 p-구역은 상기 기판의 소스측을 향해 연장되며, 상기 p-구역은 상기 기판의 드레인측을 향해 연장된, 디바이스 제조 방법을 포함한다.
앞서 언급된 예는 후속하는 양태들 중 두 개 이상 중 임의의 하나의 또는 이들의 조합을 더 포함할 수 있다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 기판의 소스측의 부분에는 p-구역이 없고, 상기 기판의 드레인측의 부분에는 p-구역이 없다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고, 상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고, 상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 디바이스 제조 방법은 상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 상기 p-구역을 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 무선주파수 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 상기 p-구역을 주입하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 전계판을 제공하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 전계판을 제공하는 단계를 더 포함하고, 상기 전계판은 상기 소스에 전기적으로 커플링된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장된다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고, 거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며, 거리 LGD는 거리 LGS보다 길다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD와 같다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD보다 길다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPD는 거리 LGPS보다 길다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 소스와 수직으로 중첩된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 드레인과 수직으로 중첩된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 게이트에 전기적으로 연결된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 직접전인 전기 연결부를 포함하지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 소스에 전기적으로 연결된다.
하나의 예는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 상기 3족-질화물 베리어층에 전기적으로 커플링된 소스; 상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트; 상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및 적어도 상기 기판 내에 배치된 p-구역을 포함하고, 상기 기판의 소스측의 부분에는 상기 p-구역이 없으며, 상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 장치를 포함한다.
앞서 언급된 예는 후속하는 양태들 중 두 개 이상 중 임의의 하나의 또는 이들의 조합을 더 포함할 수 있다. 앞서 언급된 예의 장치에서, 상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고, 상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고, 상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은, 상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 구성되고 배치된다. 앞서 언급된 예의 장치는 상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 포함한다. 앞서 언급된 예의 장치는 외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 포함한다. 앞서 언급된 예의 장치는 무선주파수(radiofrequency) 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 포함한다. 앞서 언급된 예의 장치는 p-구역이 주입된 전계판을 포함한다. 앞서 언급된 예의 장치는 전계판을 포함하고, 상기 전계판은 상기 소스에 전기적으로 커플링된다. 앞서 언급된 예의 장치에서, 상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장된다. 앞서 언급된 예의 장치에서, 거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고, 거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며, 거리 LGD는 거리 LGS보다 길다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD와 같다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD보다 길다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPD는 거리 LGPS보다 길다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스와 수직으로 중첩된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 드레인과 수직으로 중첩된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 게이트에 전기적으로 연결된다. 앞서 언급된 예의 장치에서, 상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 직접전인 전기 연결부를 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스에 전기적으로 연결된다.
하나의 예는 디바이스 제조 방법으로서, 기판을 제공하는 단계; 상기 기판 상에 3족-질화물 버퍼층을 제공하는 단계; 상기 3족-질화물 버퍼층 상에 3족-질화물 베리어층을 제공하는 단계 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 소스를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 게이트를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 드레인을 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 및 적어도 상기 기판 내에 배치되는 p-구역을 제공하는 단계를 포함하고, 상기 기판의 소스측의 부분에는 상기 p-구역이 없으며, 상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 디바이스 제조 방법을 포함한다.
앞서 언급된 예는 후속하는 양태들 중 두 개 이상 중 임의의 하나의 또는 이들의 조합을 더 포함할 수 있다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고, 상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고, 상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는다. 앞서 언급된 예의 디바이스 제조 방법은 상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 상기 p-구역을 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 무선주파수 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 상기 p-구역을 주입하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 전계판을 제공하는 단계를 더 포함한다. 앞서 언급된 예의 디바이스 제조 방법은 전계판을 제공하는 단계를 더 포함하고, 상기 전계판은 상기 소스에 전기적으로 커플링된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장된다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고, 거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며, 거리 LGD는 거리 LGS보다 길다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD와 같다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD보다 길다. 앞서 언급된 예의 디바이스 제조 방법에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPD는 거리 LGPS보다 길다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 소스와 수직으로 중첩된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 드레인과 수직으로 중첩된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 게이트에 전기적으로 연결된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 직접전인 전기 연결부를 포함하지 않는다. 앞서 언급된 예의 디바이스 제조 방법에서, 상기 p-구역은 상기 소스에 전기적으로 연결된다.
하나의 예는 기판; 상기 기판 상의 3족-질화물 버퍼층; 상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -; 상기 3족-질화물 베리어층 상의 소스; 상기 3족-질화물 베리어층 상의 드레인; 상기 3족-질화물 베리어층 상에서 상기 소스와 상기 드레인 사이에 있는 게이트; 및 적어도 상기 기판 내에 배치된 p-구역을 포함하고, 상기 기판의 소스측의 부분에는 상기 p-구역이 없으며, 상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 장치를 포함한다.
앞서 언급된 예는 후속하는 양태들 중 두 개 이상 중 임의의 하나의 또는 이들의 조합을 더 포함할 수 있다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장된다. 앞서 언급된 예의 장치에서, 거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고, 거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며, 거리 LGD는 거리 LGS보다 길다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD와 같다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPS는 거리 LGPD보다 길다. 앞서 언급된 예의 장치에서, 거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고, 거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며, 거리 LGPD는 거리 LGPS보다 길다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스와 수직으로 중첩된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 드레인과 수직으로 중첩된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 게이트에 전기적으로 연결된다. 앞서 언급된 예의 장치에서, 상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된다. 앞서 언급된 예의 장치에서, 상기 p-구역은 직접전인 전기 연결부를 포함하지 않는다. 앞서 언급된 예의 장치에서, 상기 p-구역은 상기 소스에 전기적으로 연결된다.
본 명세서가 예시적인 양태들의 관점에서 설명되었지만, 당업자들은 본 발명이 첨부된 청구범위의 사상 및 범위 내에서 변형되어 실시될 수 있다는 것을 인식할 것이다. 전술된 이러한 예들은 단순히 예시적인 것이고, 가능한 본 발명의 모든 설계, 양태, 애플리케이션 또는 변형예의 망라적인 목록을 의미하는 것이 아니다.
Claims (110)
- 기판;
상기 기판 상의 3족-질화물 버퍼층;
상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 가짐 -;
상기 3족-질화물 베리어층에 전기적으로 커플링된 소스;
상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트;
상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및
적어도 상기 기판 내에 배치된 p-구역
을 포함하고,
상기 p-구역은 상기 기판의 소스측을 향해 연장되며,
상기 p-구역은 상기 기판의 드레인측을 향해 연장되는, 장치. - 제 1 항에 있어서,
상기 기판의 소스측의 부분에는 p-구역이 없고,
상기 기판의 드레인측의 부분에는 p-구역이 없는, 장치. - 제 1 항에 있어서,
상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고,
상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는, 장치. - 제 1 항에 있어서,
상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고,
상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는, 장치. - 제 1 항에 있어서,
상기 p-구역은, 상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 구성되고 배치된, 장치. - 제 1 항에 있어서,
상기 장치는,
상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함하는, 장치. - 제 1 항에 있어서,
상기 장치는,
외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함하는, 장치. - 제 1 항에 있어서,
상기 장치는,
무선주파수(radiofrequency) 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함하는, 장치. - 제 1 항에 있어서,
상기 장치는 전계판(field plate)을 더 포함하고,
상기 p-구역이 주입된, 장치. - 제 1 항에 있어서,
상기 장치는 전계판을 더 포함하고,
상기 전계판은 상기 소스에 전기적으로 커플링된, 장치. - 제 10 항에 있어서,
상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장되는, 장치. - 제 1 항에 있어서,
거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고,
거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며,
거리 LGD는 거리 LGS보다 긴, 장치. - 제 1 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD와 같은, 장치. - 제 1 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD보다 긴, 장치. - 제 1 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPD는 거리 LGPS보다 긴, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 소스와 수직으로 중첩된, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 드레인과 수직으로 중첩된, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 게이트에 전기적으로 연결된, 장치. - 제 1 항에 있어서,
상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된, 장치. - 제 1 항에 있어서,
상기 p-구역은 직접적 전기 연결을 포함하지 않는, 장치. - 제 1 항에 있어서,
상기 p-구역은 상기 소스에 전기적으로 연결된, 장치. - 디바이스 제조 방법으로서,
기판을 제공하는 단계;
상기 기판 상에 3족-질화물 버퍼층을 제공하는 단계;
상기 3족-질화물 버퍼층 상에 3족-질화물 베리어층을 제공하는 단계 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -;
소스를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계;
게이트를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계;
드레인을 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 및
적어도 상기 기판 내에 배치되는 p-구역을 제공하는 단계
를 포함하고,
상기 p-구역은 상기 기판의 소스측을 향해 연장되며,
상기 p-구역은 상기 기판의 드레인측을 향해 연장된, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 기판의 소스측의 부분에는 p-구역이 없고,
상기 기판의 드레인측의 부분에는 p-구역이 없는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고,
상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고,
상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 상기 p-구역을 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
무선주파수 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
상기 p-구역을 주입하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
전계판을 제공하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 디바이스 제조 방법은,
전계판을 제공하는 단계를 더 포함하고,
상기 전계판은 상기 소스에 전기적으로 커플링된, 디바이스 제조 방법. - 제 35 항에 있어서,
상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장되는, 디바이스 제조 방법. - 제 25 항에 있어서,
거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고,
거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며,
거리 LGD는 거리 LGS보다 긴, 디바이스 제조 방법. - 제 25 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD와 같은, 디바이스 제조 방법. - 제 25 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD보다 긴, 디바이스 제조 방법. - 제 25 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPD는 거리 LGPS보다 긴, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 소스와 수직으로 중첩된, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 드레인과 수직으로 중첩된, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 게이트에 전기적으로 연결된, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 직접적 전기 연결을 포함하지 않는, 디바이스 제조 방법. - 제 25 항에 있어서,
상기 p-구역은 상기 소스에 전기적으로 연결된, 디바이스 제조 방법. - 기판;
상기 기판 상의 3족-질화물 버퍼층;
상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -;
상기 3족-질화물 베리어층에 전기적으로 커플링된 소스;
상기 3족-질화물 베리어층에 전기적으로 커플링된 게이트;
상기 3족-질화물 베리어층에 전기적으로 커플링된 드레인; 및
적어도 상기 기판 내에 배치된 p-구역
을 포함하고,
상기 기판의 소스측의 부분에는 상기 p-구역이 없으며,
상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 장치. - 제 50 항에 있어서,
상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고,
상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는, 장치. - 제 50 항에 있어서,
상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고,
상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는, 장치. - 제 50 항에 있어서,
상기 p-구역은, 상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 구성되고 배치된, 장치. - 제 50 항에 있어서,
상기 장치는,
상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함하는, 장치. - 제 50 항에 있어서,
상기 장치는,
외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함하는, 장치. - 제 50 항에 있어서,
상기 장치는,
무선주파수 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 더 포함하는, 장치. - 제 50 항에 있어서,
상기 장치는 전계판을 더 포함하고,
상기 p-구역이 주입된, 장치. - 제 50 항에 있어서,
상기 장치는 전계판을 더 포함하고,
상기 전계판은 상기 소스에 전기적으로 커플링된, 장치. - 제 58 항에 있어서,
상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장되는, 장치. - 제 50 항에 있어서,
거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고,
거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며,
거리 LGD는 거리 LGS보다 긴, 장치. - 제 50 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD와 같은, 장치. - 제 50 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD보다 긴, 장치. - 제 50 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPD는 거리 LGPS보다 긴, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 소스와 수직으로 중첩된, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 드레인과 수직으로 중첩된, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 게이트에 전기적으로 연결된, 장치. - 제 50 항에 있어서,
상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된, 장치. - 제 50 항에 있어서,
상기 p-구역은 직접적 전기 연결을 포함하지 않는, 장치. - 제 50 항에 있어서,
상기 p-구역은 상기 소스에 전기적으로 연결된, 장치. - 디바이스 제조 방법으로서,
기판을 제공하는 단계;
상기 기판 상에 3족-질화물 버퍼층을 제공하는 단계;
상기 3족-질화물 버퍼층 상에 3족-질화물 베리어층을 제공하는 단계 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -;
소스를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계;
게이트를 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계;
드레인을 상기 3족-질화물 베리어층에 전기적으로 커플링하는 단계; 및
적어도 상기 기판 내에 배치되는 p-구역을 제공하는 단계를 포함하고,
상기 기판의 소스측의 부분에는 상기 p-구역이 없으며,
상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 기판의 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하고,
상기 기판의 다른 부분은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 기판은 상기 소스의 수직 아래에 위치된 p-구역을 포함하지 않고,
상기 기판은 상기 드레인의 수직 아래에 위치된 p-구역을 포함하지 않는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은,
상기 p-구역의 어느 부분도 상기 드레인의 수직 아래에 위치되지 않도록 상기 p-구역을 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은,
상기 게이트에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은,
외부 신호 또는 바이어스를 수신하도록 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은,
무선주파수 회로에 전기적으로 연결된 콘택에 전기적으로 연결된, 상기 p-구역으로의 연결부를 형성하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은,
상기 p-구역을 주입하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은,
전계판을 제공하는 단계를 더 포함하는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 디바이스 제조 방법은 전계판을 제공하는 단계를 더 포함하고,
상기 전계판은 상기 소스에 전기적으로 커플링된, 디바이스 제조 방법. - 제 82 항에 있어서,
상기 p-구역은, 상기 p-구역이 상기 소스 및 드레인을 지난 영역의 수직 아래에 위치되지 않도록, 상기 3족-질화물 베리어층에 평행한 제한된 길이만큼 연장되도록 구성되고 배치된, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장되는, 디바이스 제조 방법. - 제 73 항에 있어서,
거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고,
거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며,
거리 LGD는 거리 LGS보다 긴, 디바이스 제조 방법. - 제 73 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD와 같은, 디바이스 제조 방법. - 제 73 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD보다 긴, 디바이스 제조 방법. - 제 73 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPD는 거리 LGPS보다 긴, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 소스와 수직으로 중첩된, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 드레인과 수직으로 중첩된, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 게이트에 전기적으로 연결된, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 직접적 전기 연결을 포함하지 않는, 디바이스 제조 방법. - 제 73 항에 있어서,
상기 p-구역은 상기 소스에 전기적으로 연결된, 디바이스 제조 방법. - 기판;
상기 기판 상의 3족-질화물 버퍼층;
상기 3족-질화물 버퍼층 상의 3족-질화물 베리어층 - 상기 3족-질화물 베리어층은 상기 3족-질화물 버퍼층의 밴드갭보다 높은 밴드갭을 포함함 -;
상기 3족-질화물 베리어층 상의 소스;
상기 3족-질화물 베리어층 상의 드레인;
상기 3족-질화물 베리어층 상에서 상기 소스와 상기 드레인 사이에 있는 게이트; 및
적어도 상기 기판 내에 배치된 p-구역을 포함하고,
상기 기판의 소스측의 부분에는 상기 p-구역이 없으며,
상기 기판의 드레인측의 부분에는 상기 p-구역이 없는, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 게이트 아래에 그리고 상기 게이트의 길이에 걸쳐 배치되고, 상기 소스 및 드레인을 향해 연장되는, 장치. - 제 97 항에 있어서,
거리 LGD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 드레인의 하부 모서리까지의 거리이고,
거리 LGS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 게이트측 상의 상기 소스의 하부 모서리까지의 거리이며,
거리 LGD는 거리 LGS보다 긴, 장치. - 제 97 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD와 같은, 장치. - 제 97 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPS는 거리 LGPD보다 긴, 장치. - 제 97 항에 있어서,
거리 LGPS는 상기 소스측 상의 상기 게이트의 하부 모서리로부터 상기 소스를 향하는 상기 p-구역의 부분의 길이를 규정하고,
거리 LGPD는 상기 드레인측 상의 상기 게이트의 하부 모서리로부터 상기 드레인을 향하는 상기 p-구역의 부분의 길이를 규정하며,
거리 LGPD는 거리 LGPS보다 긴, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 소스를 향해 연장되지만 상기 소스와 수직으로 중첩되지 않는, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 소스와 수직으로 중첩된, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 드레인을 향해 연장되지만 상기 드레인과 수직으로 중첩되지 않는, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 드레인과 수직으로 중첩된, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 게이트에 전기적으로 연결된, 장치. - 제 97 항에 있어서,
상기 게이트는 임의의 외부 회로 또는 전압에 전기적으로 연결된, 장치. - 제 97 항에 있어서,
상기 p-구역은 직접적 전기 연결을 포함하지 않는, 장치. - 제 97 항에 있어서,
상기 p-구역은 상기 소스에 전기적으로 연결된, 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/172,669 US20210167199A1 (en) | 2016-06-24 | 2021-02-10 | Group iii-nitride high-electron mobility transistors with gate connected buried p-type layers and process for making the same |
| US17/172,669 | 2021-02-10 | ||
| PCT/US2022/013085 WO2022173571A1 (en) | 2021-02-10 | 2022-01-20 | Group iii-nitride high-electron mobility transistors and process for making the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230137469A true KR20230137469A (ko) | 2023-10-04 |
Family
ID=82837976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237030798A KR20230137469A (ko) | 2021-02-10 | 2022-01-20 | 3족-질화물 고-전자이동도 트랜지스터 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP4292132A1 (ko) |
| JP (1) | JP2024507153A (ko) |
| KR (1) | KR20230137469A (ko) |
| CN (1) | CN117121211A (ko) |
| WO (1) | WO2022173571A1 (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576708B1 (ko) * | 2003-12-05 | 2006-05-03 | 한국전자통신연구원 | 화합물 반도체 고주파 스위치 소자 |
| US10032775B2 (en) * | 2015-05-29 | 2018-07-24 | Rohde & Schwarz Gmbh & Co. Kg | Switching device for switching radio frequency signals |
| US9917578B2 (en) * | 2016-02-19 | 2018-03-13 | Infineon Technologies Austria Ag | Active gate-source capacitance clamp for normally-off HEMT |
| US10192980B2 (en) * | 2016-06-24 | 2019-01-29 | Cree, Inc. | Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same |
| US10937873B2 (en) * | 2019-01-03 | 2021-03-02 | Cree, Inc. | High electron mobility transistors having improved drain current drift and/or leakage current performance |
-
2022
- 2022-01-20 WO PCT/US2022/013085 patent/WO2022173571A1/en active Application Filing
- 2022-01-20 KR KR1020237030798A patent/KR20230137469A/ko active Search and Examination
- 2022-01-20 CN CN202280027490.7A patent/CN117121211A/zh active Pending
- 2022-01-20 JP JP2023548631A patent/JP2024507153A/ja active Pending
- 2022-01-20 EP EP22753113.4A patent/EP4292132A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP4292132A1 (en) | 2023-12-20 |
| WO2022173571A8 (en) | 2023-02-16 |
| WO2022173571A1 (en) | 2022-08-18 |
| JP2024507153A (ja) | 2024-02-16 |
| CN117121211A (zh) | 2023-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11862719B2 (en) | Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same | |
| US20210167199A1 (en) | Group iii-nitride high-electron mobility transistors with gate connected buried p-type layers and process for making the same | |
| US10192980B2 (en) | Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same | |
| US20220344500A1 (en) | Gallium nitride high-electron mobility transistors with p-type layers and process for making the same | |
| US20220376099A1 (en) | High electron mobility transistors having improved performance | |
| WO2022245886A1 (en) | Methods of manufacturing high electron mobility transistors having improved performance | |
| CN115244683A (zh) | 共享结构特征的iii族hemt和电容器 | |
| US10840334B2 (en) | Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same | |
| US11929428B2 (en) | Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same | |
| KR20240007684A (ko) | 후방 장벽 구조와 매립된 p형 층을 갖는 3족 질화물 트랜지스터 및 그 방법 | |
| US20220367695A1 (en) | Circuits and group iii-nitride transistors with buried p-layers and controlled gate voltages and methods thereof | |
| US20230197841A1 (en) | Group iii-nitride high-electron mobility transistors with a buried conductive material layer and process for making the same | |
| JP2023041688A (ja) | 埋込みｐ型層を有する第ＩＩＩ族窒化物高電子移動度トランジスタおよびその作製プロセス | |
| KR20230137469A (ko) | 3족-질화물 고-전자이동도 트랜지스터 및 그 제조 방법 | |
| JP2024519853A (ja) | バックバリア構造および埋め込みｐ型層を有するＩＩＩ族窒化物トランジスタならびにその方法 | |
| JP2024519856A (ja) | 埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタならびにそれらの方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |