CN117121211A - Iii族氮化物高电子迁移率晶体管及其制造工艺 - Google Patents

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Abstract

一种解决栅极滞后效应和/或其它负面性能的装置，包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层可以包括比III族氮化物缓冲层的带隙更高的带隙；电耦合到III族氮化物势垒层的源极；电耦合到III族氮化物势垒层的栅极；电耦合到III族氮化物势垒层的漏极；以及至少在衬底中布置的p区。具体地，p区朝向衬底的源极侧延伸；并且p区朝向衬底的漏极侧延伸。

Description

III族氮化物高电子迁移率晶体管及其制造工艺
相关申请的交叉引用
本申请要求于2021年2月10日提交的美国专利申请第17/172669号的优先权，其通过引用整体并入本文，该申请是2020年12月16日提交的美国专利申请第17/123727号的部分延续，其通过引用整体并入本文；该申请是2019年4月5日提交的美国专利申请第16/376596号的延续，其通过引用整体并入本文；该申请是2019年1月28日提交的美国专利申请第16/260095号(现为2020年11月17日发布的美国专利第10840334号)的部分延续，其通过引用整体并入本文；该申请是2017年2月3日提交的美国专利申请第15/424209号(现为2019年1月29日发布的美国专利第10192980号)的部分延续，其通过引用整体并入本文；该申请是2016年6月24日提交的美国专利申请第15/192545号的部分延续，其通过引用整体并入本文。
技术领域
本公开涉及微电子设备，更具体地，涉及具有掩埋p型层的氮化镓高电子迁移率晶体管。本公开还涉及制造微电子设备的工艺，更具体地，涉及制造具有掩埋p型层的氮化镓高电子迁移率晶体管的工艺。
背景技术
基于III族氮化物或基于氮化镓(GaN)的高电子迁移率晶体管(HEMT)是分立和MMIC(单片微波集成电路)形式的高功率射频(RF)应用的非常有前途的候选。当前的GaNHEMT设计使用包括陷阱的缓冲层来实现期望的击穿。但是，这些陷阱会导致记忆效应，从而对性能产生不利影响。具体是，这些设计显示了一些与所谓的“栅极滞后效应”相关联的陷阱。栅极滞后效应在高负栅极电压下可能特别普遍。
因此，需要一种解决方案来解决III族氮化物HEMT中的栅极滞后效应和/或其他负面性能问题，并提高这种设备的性能。
发明内容
一个总体方面包括一种装置，该装置包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；电耦合到III族氮化物势垒层的源极；电耦合到III族氮化物势垒层的栅极；电耦合到III族氮化物势垒层的漏极；以及至少在衬底中布置的p区，其中p区朝向衬底的源极侧延伸；并且其中，p区朝向衬底的漏极侧延伸。
一个总体方面包括一种制造设备的方法，该方法包括：提供衬底；在衬底上提供III族氮化物缓冲层；在III族氮化物缓冲层上提供III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；将源极电耦合到III族氮化物势垒层；将栅极电耦合到III族氮化物势垒层；将漏极电耦合到III族氮化物势垒层；以及提供至少在衬底中布置的p区，其中，p区朝向衬底的源极侧延伸；并且其中，p区朝向衬底的漏极侧延伸。
一个总体方面包括一种装置，该装置包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；电耦合到III族氮化物势垒层的源极；电耦合到III族氮化物势垒层的栅极；电耦合到III族氮化物势垒层的漏极；以及至少在衬底中布置的p区，其中，衬底的源极侧的一部分没有p区；并且其中，衬底的漏极侧的一部分没有p区。
一个总体方面包括一种制造设备的方法，该方法包括：提供衬底；在衬底上提供III族氮化物缓冲层；在III族氮化物缓冲层上提供III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；将源极电耦合到III族氮化物势垒层；将栅极电耦合到III族氮化物势垒层；将漏极电耦合到III族氮化物势垒层；以及提供至少在衬底中布置的p区，其中，衬底的源极侧的一部分没有p区；并且其中，衬底的漏极侧的一部分没有p区。
一个总体方面包括一种装置，该装置包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层可以包括比III族氮化物缓冲层的带隙更高的带隙；III族氮化物势垒层上的源极；III族氮化物势垒层上的漏极；在源极和漏极之间的III族氮化物势垒层上的栅极；至少在衬底中布置的p区；并且其中，衬底的源极侧的一部分没有p区；并且其中，衬底的漏极侧的一部分没有p区。
通过考虑以下详细描述、附图和权利要求，本公开的额外特征、优点和方面可以阐述或显而易见。此外，应当理解，本公开的前述概述和以下详细描述都是示例性的，并且旨在提供进一步的解释，而不限制所要求保护的本公开的范围。
附图说明
附图被包括，以提供对本公开的进一步理解，这些附图包含在本说明书中并构成本说明书的一部分，示出了本公开的各个方面，并且与详细描述一起用于解释本公开的原理。没有试图比本公开及其可实践的各种方式的基本理解所必需的更详细地示出本公开的结构细节。在附图中：
图1示出了根据本公开的晶体管的一个方面的横截面图。
图2示出了根据本公开的晶体管的一个方面的横截面图。
图3示出了根据本公开的一个方面的可以包括多个晶胞晶体管的半导体设备。
图4是沿图3的线IV-IV截取的示意性横截面图。
图5示出了根据本公开的晶体管的一个方面的俯视图。
图6示出了根据本公开的晶体管的一个方面的俯视图。
图7示出了根据本公开的晶体管的一个方面的俯视图。
图8示出了根据本公开的晶体管的另一方面的横截面图。
图9示出了根据本公开的晶体管的另一方面的横截面图。
图10示出了根据本公开的晶体管的另一方面的横截面图。
图11示出了根据本公开的用于制造晶体管的工艺。
具体实施方式
参考在附图中描述和/或示出并在以下描述中详细描述的非限制性方面和示例，更全面地解释本公开的方面及其各种特征和有利细节。应当注意，附图中示出的特征不一定按比例绘制，并且一个方面的特征可以与本领域技术人员将认识到的其他方面一起使用，即使本文没有明确说明。可以省略对公知部件和处理技术的描述，以免不必要地模糊本公开的各个方面。本文使用的示例仅仅是为了便于理解可以实践本公开的方式，并且进一步使得本领域技术人员能够实践本公开的各方面。因此，本文的示例和方面不应被解释为限制本公开的范围，本公开的范围仅由所附权利要求和适用的法律限定。此外，应当注意，在附图的几个视图和所公开的不同方面中，相同的附图标记表示相似的部分。
将理解，尽管在本文中可以使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可以称为第二元件，并且类似地，第二元件可以称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。
应当理解，当诸如层、区域或衬底等元件被称为在另一元件上或延伸到另一元件上时，可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为直接在另一元件“上”或直接在另一元件“上”延伸时，不存在中间元件。同样，应该理解，当诸如层、区域或衬底等元件被称为在另一元件“上方”或在另一元件“上方”延伸时，可以直接在另一元件上方或直接在另一元件上方延伸，或者也可以存在中间元件。相反，当元件被称为直接在另一元件“上方”或直接在另一元件“上方”延伸时，不存在中间元件。还应当理解，当一个元件称为“连接”或“耦合”到另一元件时，可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接到”或“直接耦合到”另一个元件时，不存在中间元件。
诸如“下方”或“上方”或“上部”或“下部”或“水平”或“竖直”等相关术语在本文中可以用来描述一个元件、层或区域与图中所示的另一元件、层或区域的关系。应当理解，这些术语和上面讨论的那些术语旨在包括除了附图中描绘的方位之外的设备的不同方位。
本文使用的术语仅用于描述特定方面的目的，并不旨在限制本公开。如本文所使用的，除非上下文另外明确指示，否则单数形式“一”、“一个”、“该”也旨在包括复数形式。将进一步理解，当在本文使用时，术语“包括”、“包含”、“具有”和/或“含有”指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合的存在或添加。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。还应当理解，本文使用的术语应当被解释为具有与它们在本说明书和相关领域的上下文中的含义一致的含义，并且除非在本文明确定义，否则不会被解释为理想化或过于正式的含义。
除了结构类型之外，形成晶体管的半导体材料的特征也可能影响操作参数。在影响晶体管操作参数的特征中，电子迁移率、饱和电子漂移速度、电击穿场和热导率可能对晶体管的高频和高功率特征有影响。
电子迁移率是测量在存在电场的情况下，电子加速到饱和速度的速度。在过去，具有高电子迁移率的半导体材料是优选的，因为可以用较小的场产生更多的电流，导致当施加场时更快的响应时间。饱和电子漂移速度是电子在半导体材料中可以获得的最大速度。对于高频应用，具有较高饱和电子漂移速度的材料是优选的，因为较高的速度意味着从源极到漏极的时间较短。
电击穿场是肖特基结击穿和通过设备栅极的电流突然增加时的场强。高电击穿场材料对于高功率、高频晶体管是优选的，因为给定尺寸的材料通常可以支持较大的电场。较大的电场允许更快的瞬变，因为较大的电场可以比较小的电场更快地加速电子。
热导率是半导体材料散热的能力。在典型操作中，所有晶体管都产生热量。反过来，高功率和高频晶体管通常比小信号晶体管产生更大的热量。随着半导体材料的温度增加，结漏电流通常增加，并且由于载流子迁移率随温度增加而减少，通过场效应晶体管的电流通常减少。因此，如果热量从半导体中消散，材料将保持在较低的温度，并能够以较低的漏电流携带较大的电流。
本公开包括非本征半导体和本征半导体。本征半导体是未掺杂的(纯的)。非本征半导体是掺杂的，这意味着已经引入了一种试剂来改变半导体在热平衡时的电子和空穴载流子浓度。公开了p型和n型半导体，其中p型具有大于电子浓度的空穴浓度，并且n型具有大于空穴浓度的电子浓度。
碳化硅(SiC)具有优异的物理和电子属性，这在理论上应该允许生产相比于由硅(Si)或砷化镓(GaAs)衬底生产的设备可以在更高温度、更高功率和更高频率下工作的电子设备。约4×E6 V/cm的高电击穿场、约2.0×E7 cm/sec的高饱和电子漂移速度和约4.9W/cm-°K的高热导率指示SiC将适用于高频率和高功率应用。在一些方面，本公开的晶体管包括Si、GaAs或其他合适的衬底。
基于GaN的HEMT是分立和MMIC形式的高功率RF应用的非常有前途的候选。GaNHEMT设计可以使用包括陷阱(trap)的缓冲层来实现期望的击穿。但是，这些陷阱可能会导致记忆效应，从而对性能产生不利影响。为了克服这一限制，可以利用具有掩埋p层的结构来实现以最小的陷阱获得击穿。这些设备显示出漏极滞后效应和与该效应相关联的陷阱部分的减少和/或消除。然而，它们仍然显示出一些与所谓的“栅极滞后效应”相关联的陷阱，尤其是在高负栅极电压下。
我们的模拟已经表明，这种效应也是由缓冲层中的陷阱引起的。对于许多系统应用，希望至少基本上消除这种效应。为了克服这个问题，我们在这里提出将掩埋p层连接到栅极或分离的负栅极电压。
这里提出的方法使得GaN HEMT设备能够在没有陷阱效应或具有降低的陷阱效应的情况下实施。所提出的结构可以用当前可用的工具和技术制造。本文描述的方法将允许显著提高商业和国防应用的性能。它们还可以使未来的设备能够用于低噪声应用。
可能的方面可以包括：
1.栅极在每个栅极指的一端或两端连接到掩埋p层的方面。这种连接可以通过向下蚀刻到靠近这些端部的p层并与其进行金属接触来实现。然后，这一金属可以电连接到栅极金属。
2.另一方面是如上所述在端部接触p层，但不将其连接到栅极金属。相反，可以为这种连接提供分离的接触垫。可以向该端子施加负电压。所施加的负电压可以比负栅极偏置更负。
3.第三方面可以类似于上面的方面2，并且可进一步包括RF扼流圈配置，以防止RF电流流过该端子。
图1示出了根据本公开的晶体管的一方面的横截面图。
具体地，图1示出了晶体管100的横截面图。晶体管100可以包括衬底层102。衬底层102可以由碳化硅(SiC)制成。在一些方面，衬底层102可以是半绝缘SiC衬底、p型衬底、n型衬底和/或类似物。在一些方面，衬底层102可以是非常轻地掺杂的。在一个方面，背景杂质水平可以是低的。在一个方面，背景杂质水平可以是1E15/cm3或更低。在一个方面，衬底层102可以由选自6H、4H、15R、3C SiC等的组中的SiC形成。在一个方面，衬底层102可以由SiC形成，SiC可以是半绝缘的，并且掺杂有钒或任何其他合适的掺杂剂，或者具有提供半绝缘属性的缺陷的高纯度未掺杂。
在另一方面，衬底层102可以是GaAs、GaN或适用于本文描述的应用的其它材料。在另一方面，衬底层102可以包括蓝宝石、尖晶石、ZnO、硅或能够支持III族氮化物材料生长的任何其他材料。在特定方面，衬底层102可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面上表面。在特定方面，衬底层102可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面下表面。其中上和下是沿Y轴定义的。
晶体管100可以包括掩埋p区或p型材料层106，其可以形成于衬底层102内。p型材料层106可以仅设置在衬底层102中，从衬底层102延伸到晶体管100内的外延层，或者仅位于晶体管100的外延层中。可以通过单独的离子注入、通过外延生长或两者的组合将掺杂剂掺入外延层中。p型材料层106可以跨越多个层并且包括不同的或分级的p掺杂的多个区域。根据本公开的其他方面，p型材料层106也可以形成于势垒层108下方、势垒层108和衬底层102之间和/或衬底层102内。
根据本公开的方面，衬底层102的至少一些部分可以包括p型材料层106。根据本公开的方面，p型材料层106可以通过离子注入铝(Al)和退火来形成。在其他方面，p型材料层106可以通过离子注入硼、镓或可以形成p型层的任何其他材料或这些材料的组合来形成。在一个方面，p型材料层106可以通过在生长任何GaN层之前对Al进行注入和退火来形成。在一个方面，离子实施方式可以利用沟道注入。在一个方面，沟道注入可以包括将离子束对准衬底层102。离子束的对准可以导致注入效率的增加。
本公开的方面可以利用注入在衬底层102的碳化硅实施方式中沟道化以可控地形成的p型材料层106的注入区域，该注入区域在深度上高度均匀，并且还导致减少的晶格损伤。当沿着衬底层102的晶体轴注入离子时，经历沟道化。当注入的方向接近晶体晶格的主轴时，晶体晶格中的原子看起来相对于注入的方向“排成一行”，并且注入的离子看起来沿着由晶体结构产生的沟道行进，以形成p型材料层106。这减少了注入离子和晶体晶格中的原子之间碰撞的可能性。结果，p型材料层106的注入深度可以大大增加。
通常，当注入的方向在碳化硅晶体的结晶轴的约±0.2°范围内时，碳化硅中会出现沟道化。在一些方面，注入可以大于碳化硅晶体的结晶轴的±0.2°，然而注入可能效果较差。例如，当注入的方向大于碳化硅晶体的结晶轴的约±0.2°时，晶格中的原子可能看起来相对于注入的方向是随机分布的，这可以降低沟道化效应。如本文所使用的，术语“注入角度”是指注入的方向与注入离子的半导体层的结晶轴(例如c轴或<0001>轴)之间的角度。因此，相对于碳化硅层的c轴小于约2°的注入角度可能会导致沟道化。然而，也可以利用其他注入角度。
在一个方面，p型材料层106可以通过在25℃以1E13cm2的剂量以E1＝100keV的注入能量的沟道化条件下注入的4H-SiC中离子注入27Al来形成。在一个方面，p型材料层106可以通过在25℃以1E13cm2的剂量以E2＝300keV的注入能量的沟道化条件下注入的4H-SiC中离子注入27Al来形成。然而，也可以考虑其他注入能量和剂量。例如，在一些方面，注入能量可以是20keV至80keV、80keV至120keV、120keV至160keV、160keV至200keV、200keV至240keV、240keV至280keV、280keV至340keV、340keV至400keV、20keV至400keV和/或80keV至340keV；并且在一些方面，注入剂量可以是0.6E13cm2至0.8E13cm2、0.8E13cm2至1.2E13cm2、1.2E13cm2至1.6E13cm2、1.6E13cm2至2E13cm2、0.6E13cm2至2E13cm2和/或0.8E13cm2至1.2E13cm2。此外，应当注意，p型材料层106可以通过注入诸如硼(B)、镓(Ga)和/或类似物的其他材料来形成，并且可以随后进行高温退火。
在一个方面，离子注入可以导致p型材料层106为深层。在一个方面，离子注入可以导致p型材料层106具有1μm或更小的厚度。在一个方面，离子注入可以导致p型材料层106具有0.7μm或更小的厚度。在一个方面，离子注入可以导致p型材料层106具有0.5μm或更小的厚度。在一个方面，离子注入可以导致p型材料层106具有0.3μm至0.5μm的厚度。在一个方面，离子注入可以导致p型材料层106具有0.2μm至0.6μm的厚度。在一个方面，离子注入可以导致p型材料层106具有0.4μm至0.6μm的厚度。在一个方面，离子注入可以导致p型材料层106具有0.6μm至0.8μm的厚度。在一个方面，离子注入可以导致p型材料层106具有0.6μm至1.6μm的厚度。在一个方面，离子注入可以导致p型材料层106具有0.6μm至2.1μm的厚度。在一个方面，离子注入可以导致p型材料层106具有1μm至5μm的厚度。在一个方面，p型材料层106的注入和/或掺杂可以在每cm3，5E15至5E17的范围内，并且延伸至高达5μm的深度。
在一个方面，离子注入可以导致p型材料层106具有衬底层102厚度的0.05％至0.3％的厚度。在一个方面，离子注入可以导致p型材料层106具有衬底层102厚度的0.05％至0.1％的厚度。在一个方面，离子注入可以导致p型材料层106具有衬底层102厚度的0.1％至0.15％的厚度。在一个方面，离子注入可以导致p型材料层106具有衬底层102厚度的0.15％至0.2％的厚度。在一个方面，离子注入可以导致p型材料层106具有衬底层102厚度的0.2％至0.25％的厚度。在一个方面，离子注入可以导致p型材料层106具有衬底层102厚度的0.25％至0.3％的厚度。
p型材料层106可以注入在衬底层102内，并且可以随后进行退火。退火可以允许激活注入。在一个方面，可以在注入期间利用掩模层材料。在一些方面，在p型材料层106的退火期间，可以使用帽层材料覆盖晶片表面，以防止衬底在高温下解离。一旦已经形成p型材料层106，就可以移除掩模层材料。退火可以在1500-1850℃的温度范围内执行5分钟-30分钟。也可以考虑其他退火时间和温度分布。
在一些方面，衬底层102可以由p型材料SiC衬底制成。此外，在这方面，作为p型材料SiC衬底的衬底层102可以随后经受如本文所描述的工艺，包括注入附加p型层。在本公开的晶体管100的方面，p型材料层106可以被中和，以限制p型材料层106的长度。在一个方面，中和可以包括杂质的注入。在一个方面，中和p型材料层106可以包括用相反极性的材料吸收p型材料层106的电荷。限制p型材料层106的长度的另一种方式可以是蚀刻p型材料层106。限制p型材料层106的长度的另一种方式可以是使用掩模材料来限制用于注入的面积。
在本公开的晶体管100的方面，可以通过生长p型材料层106来形成p型材料层106。例如，生长可以是外延的。为了限制p型材料层106的长度，可以蚀刻或以其他方式中和p型材料层106。在本公开的晶体管100的方面，可以蚀刻衬底层102，并且可以通过生长p型材料层106来形成p型材料层106。在一个方面，生长可以是外延的。
在本公开的晶体管100的方面，p型材料层106可以是外延层并且可以是GaN。在一些方面，p型材料层106可以是外延层并且可以是GaN，并且p型材料层106可以包括镁(Mg)、碳(C)和/或锌。在一些方面，p型材料层106可以是外延层并且可以是GaN，并且p型材料层106可以包括镁(Mg)、碳(C)和/或锌的注入。
在本公开的晶体管100的方面，可以蚀刻衬底层102，并且可以通过生长p型材料层106来形成p型材料层106。在一个方面，生长可以是外延的。
在本公开的晶体管100的方面，p型材料层106可以是由SiC形成的外延层。在一些方面，p型材料层106可以是外延层并且可以是SiC，并且p型材料层106可以包括Al和/或Br。在一些方面，p型材料层106可以是外延层并且可以是SiC，并且p型材料层106可以包括Al和/或Br的注入。
在本公开的晶体管100的方面，p型材料层106可以是梯度层。在一个方面，p型材料层106可以是阶梯梯度层。在一个方面，p型材料层106可以是多层。在一个方面，p型材料层106可以是梯度层。在一个方面，p型材料层106可以是阶梯梯度层。在一个方面，p型材料层106可以是多层。在特定方面，p型材料层106可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面上表面。在特定方面，p型材料层106可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面下表面。其中上和下是沿Y轴定义的。取决于衬底层102的材料，成核层136可以形成于衬底层102上，以减少衬底层102和晶体管100中的下一层之间的晶格失配。在一个方面，成核层136可以直接形成于衬底层102上。在其他方面，成核层136可以通过中间层形成于衬底层102上，例如形成于衬底层102的SiC实施方式上的SiC外延层。成核层136可以包括不同的合适材料，例如III族氮化物材料，例如，Alxlny1-x-yGaN(其中0≤x≤1，0≤y≤1，x+y≤1)。可以使用诸如金属氧化物化学气相沉积(MOCVD)、氢化物气相外延(HVPE)、分子束外延(MBE)等的已知半导体生长技术在衬底层102上形成成核层136。在一些方面，成核层是氮化铝(AlN)或氮化铝镓(AlGaN)，例如未掺杂的AlN或AlGaN。
在一些方面，缓冲层104可以直接形成于成核层136上，或者通过中间层形成于成核层136上。取决于方面，缓冲层104可以由不同的合适材料形成，例如III族氮化物，例如AlxGayln(1-x-y)N(其中0≤x≤1，0≤y≤1，x+y≤1)，例如，GaN、AlGaN、AlN等，或者另一合适的材料。在一个方面，缓冲层104由GaN形成。缓冲层104或其部分可以掺杂有掺杂剂，例如Fe和/或C，或者可替代地，可以全部或部分未掺杂。在一个方面，缓冲层104直接在衬底层102上。在特定方面，缓冲层104可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面上表面。在特定方面，缓冲层104可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面下表面。其中上和下是沿Y轴定义的。
在一个方面，缓冲层104可以包括高纯度GaN的上部，并且缓冲层104还可以包括可以形成AlGaN背势垒以实现更好的电子限制的下部。在一个方面，形成背势垒的下部可以是n型AlGaN。可以在本公开的任何方面中实施背势垒结构。
在一个方面，缓冲层104可以是高纯度GaN。在一个方面，缓冲层104可以是高纯度GaN，高纯度GaN可以是低掺杂n型。在一个方面，缓冲层104还可以在缓冲层104的与势垒层108的另一侧上使用更高带隙的III族氮化物层作为背势垒，例如AlGaN背势垒，以实现更好的电子限制。
在一个方面，缓冲层104可以具有缓冲层厚度，缓冲层厚度被限定为衬底层102的上表面和势垒层108的下表面之间的距离。在一个方面，缓冲层厚度可以小于0.8微米、小于0.7微米、小于0.6微米、小于0.5微米或小于0.4微米。在一个方面，缓冲层厚度可以具有0.8微米至0.6微米、0.7微米至0.5微米、0.6微米至0.4微米、0.5微米至0.3微米、0.4微米至0.2微米或0.7微米至0.3微米的范围。
在一个方面，晶体管100可以具有中间层厚度，中间层厚度被限定为衬底层102的上表面和势垒层108的下表面之间的长度。在一个方面，中间层厚度可以小于0.8微米、小于0.7微米、小于0.6微米、小于0.5微米或小于0.4微米。在一个方面，中间层的厚度可以具有0.8微米至0.6微米、0.7微米至0.5微米、0.6微米至0.4微米、0.5微米至0.3微米或0.4微米至0.2微米的范围。
势垒层108可以形成于缓冲层104上。在一个方面，势垒层108可以直接形成于缓冲层104上，并且在其他方面，势垒层108通过中间层形成于缓冲层104上。取决于方面，缓冲层104可以由不同的合适材料形成，例如III族氮化物，例如AlxGayln(1-x-y)N(其中0≤x≤1，0≤y≤1，x+y≤1)，例如，AlGaN、AlN或InAlGaN，或者另一合适的材料。在一个方面，势垒层108可以是AlGaN，并且在另一方面，势垒层108是AlN。在一个方面，势垒层108可以是未掺杂的。在一个方面，势垒层108可以是掺杂的。在一个方面，势垒层108可以是n型材料。在一些方面，势垒层108可以具有多层包括不同载流子浓度的n型材料。在一个方面，势垒层108可以是III族氮化物或其组合。在特定方面，势垒层108可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面上表面。在特定方面，势垒层108可以包括大致平行于图1所示的X轴和/或大致平行于Z轴(垂直于X轴和Y轴)的平面下表面。其中上和下是沿Y轴定义的。
在一个方面，缓冲层104的带隙可以小于势垒层108的带隙，以当在适当的水平偏置时，在缓冲层104和势垒层108之间的异质界面152处形成二维电子气(2DEG)。在一个方面，缓冲层104(其可以是GaN)的带隙可以小于势垒层108(其可以是AlGaN)的带隙，以当在适当的水平偏置时，在缓冲层104和势垒层108之间的异质界面152处形成二维电子气(2DEG)。
在本公开的方面，异质界面152可以在势垒层108和缓冲层104之间。在一个方面，源极110和漏极112电极可以形成为进行欧姆接触，使得当栅极114电极在适当的水平被偏置时，电流经由在缓冲层104和势垒层108之间的异质界面152处感应的二维电子气(2DEG)在源极110和漏极112电极之间流动。在一个方面，异质界面152可以在0.005μm至0.007μm、0.007μm至0.009μm和0.009μm至0.011μm的范围内。
在一个方面，源极110、漏极112和栅极114可以形成于势垒层108上。源极110、漏极112和/或栅极114可以直接布置在势垒层108上，或者可以布置在势垒层108上的中间层上，例如AlN势垒层上的AlGaN层。其他或附加的中间层是可行的。例如，可以在势垒层108或其他中间层上提供SiN、AlO、SiO、SiO2、AlN等或其组合的间隔层116。在一个方面，势垒层108可以包括在源极110和/或漏极112下方的N+材料的区域164。在一个方面，势垒层108可以包括在源极110和/或漏极112下方的Si掺杂的区域164。在一个方面，注入区域164中的n型掺杂剂。
在一个方面，源极110、漏极112和栅极114可以形成于缓冲层104上。源极110、漏极112和/或栅极114可以直接布置在缓冲层104上，或者可以布置在缓冲层104上的中间层上，例如AlN势垒层上的AlGaN层。在一个方面，缓冲层104可以包括在源极110和/或漏极112下方的N+材料的区域164。在一个方面，缓冲层104可以包括在源极110和/或漏极112下方的Si掺杂的区域164。在一个方面，注入区域164中的n型掺杂剂。
在一些方面，源极110和漏极112可以相对于栅极114对称。在一些开关设备应用方面，源极110和漏极112可以相对于栅极114对称。在一些方面，源极110和漏极112可以相对于栅极114不对称。在一个方面，栅极114可以是T形栅极。在一个方面，栅极114可以是非T形栅极。
为了保护和分离栅极114和漏极112，间隔层116可以布置在势垒层108上，在与缓冲层104相对的一侧，邻近栅极114、漏极112和源极110。间隔层116可以是由SiN、AlO、SiO、SiO2、AlN等制成的钝化层，或者结合了其多层的组合。在一个方面，间隔层116是由SiN制成的钝化层。在一个方面，可以使用MOCVD、等离子体化学气相沉积(CVD)、热丝CVD或溅射来沉积间隔层116。在一个方面，间隔层116可以包括Si3N4的沉积。在一个方面，间隔层116形成绝缘层。在一个方面，间隔层116形成绝缘体。在一个方面，间隔层116可以是电介质。在一个方面，间隔层116可以设置在势垒层108上。在一个方面，间隔层116可以包括非导电材料，例如电介质。在一个方面，间隔层116可以包括多个不同的介电层或介电层的组合。在一个方面，间隔层116可以是许多不同的厚度，合适的厚度范围为大约0.05至2微米。在一个方面，间隔层116可以包括诸如具有不同III族元素的III族氮化物材料的材料，诸如Al、Ga或In的合金，其中合适的间隔层材料是AlxlnyGa1-x-y(其中0≤x≤1，0≤y≤1，x+y≤1)。
在一些方面，栅极114可以沉积在形成于间隔层116中的沟道中，并且可以使用本领域普通技术人员理解的半导体处理技术来形成T型栅极。其他栅极配置是可行的。
在本公开的晶体管100的方面，衬底层102可以是碳化硅并且包括碳面。在一个方面，衬底层102可以是碳化硅，并且包括邻近缓冲层104布置的碳面。在一个方面，衬底层102可以是碳化硅并且包括碳面，并且衬底层102可以翻转以便邻近缓冲层104布置。在这方面，缓冲层104可以是具有邻近衬底层102的碳面的氮面的GaN。在一个方面，缓冲层104可以是具有交替的GaN和N层的GaN，其中N层和/或氮面邻近衬底层102的碳面。
在本公开的晶体管100的方面，缓冲层104可以包括非极性GaN。在一个方面，缓冲层104可以包括半极性GaN。在一个方面，缓冲层104可以包括热壁外延。在一个方面，缓冲层104可以包括热壁外延，其厚度在0.15微米至0.25微米、0.2微米至0.3微米、0.25微米至0.35微米、0.3微米至0.35微米、0.35微米至0.4微米、0.4微米至0.45微米、0.45微米至0.5微米、0.5微米至0.55微米或0.15微米至0.55微米的范围内。p型材料层106可以帮助避免击穿和材料杂质的问题。例如，没有p型材料层106，晶体管100可能需要杂质，其不能很好地放电。p型材料层106可以形成于栅极114之下，并且可以朝向设备的源极110和漏极112延伸。
在本公开的晶体管100的方面，缓冲层104可以被设计为高纯度类型，其中费米能级在带隙的上半部分，这将通常在GaN HEMT中观察到的慢陷阱效应最小化。在这方面，费米能级以下的陷阱总是被填充，因此可以防止缓慢瞬变。在一些方面，缓冲层104可以尽可能薄，以符合实现良好的晶体质量。申请人已经演示了具有良好质量的0.4μm层。
在本公开的晶体管100的方面，AlxlnyGa1-x-y(其中0≤x≤1和0≤y≤1，x+y≤1)成核层136或缓冲层104可以经由外延晶体生长方法，例如MOCVD(金属有机化学气相沉积)、HVPE(氢化物气相外延)或MBE(分子束外延)在衬底层102上生长。成核层136的形成可以取决于衬底层102的材料。
在本公开的晶体管100的方面，缓冲层104可以用横向外延过生长(LEO)形成。例如，LEO可以改善GaN层的晶体质量。当HEMT的半导体层是外延的时，在其上生长每个外延层的层可能影响设备的特征。例如，LEO可以降低外延GaN层中的位错密度。
参考图8的描述，晶体管100可以包括第二间隔层117，第二间隔层可以形成于间隔层116和栅极114上。参考图9的描述，晶体管100可以包括场板132。参考图10的描述，晶体管100可以包括到场板132的连接154。
图2示出了根据本公开的晶体管的方面的横截面图。
在本公开的一个方面，p型材料层106可以不在晶体管100的整个区域上延伸。在这方面，p型材料层106可以如本文所描述选择性地布置，p型材料层106可以如本文所描述在整个长度上布置并选择性地去除，p型材料层106可以如本文所描述在整个长度上布置并选择性地电中和，等等。因此，下面描述的p型材料层106的具体构造包括导致p型材料层106具有如下所述的操作构造和布置的这些工艺中的任何一个。换句话说，p型材料层106的长度和/或尺寸不包括部分电中和、部分蚀刻等的部分。p型材料层106的长度和/或尺寸可以取决于晶体管100的应用、对晶体管100的要求等。限制p型材料层106的长度减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
如图2中所示，p型材料层106可以存在于有限的区域中，如下文进一步详细描述的。在一些方面，p型材料层106可以存在于栅极-源极区域中。在一些方面，p型材料层106可以存在于栅极-源极区域中，并且还部分存在于栅极114之下。在一些方面，p型材料层106可以至少部分地布置在栅极114和/或源极110之下。在一些方面，p型材料层106可以至少部分地布置在栅极114之下和/或不布置在源极110之下。
在一个方面，p型材料层106可以沿着y轴至少部分地竖直布置在栅极114之下，并且可以沿着x轴部分地朝向源极110和漏极112延伸。在这方面，p型材料层106的任何部分都不沿着y轴竖直位于源极110下方；并且p型材料层106的任何部分都不沿着y轴竖直位于源极110下方。在这方面，衬底层102的一部分在晶体管100的源极侧上可以没有p型材料层106；并且衬底层102的一部分在晶体管100的漏极侧上可以没有p型材料层106。在这方面，如图2中所示，晶体管100的源极侧被限定为晶体管100的从栅极114朝向源极110延伸并经过源极110的侧；并且如图2中所示，晶体管100的漏极侧被限定为晶体管100从栅极114朝向漏极112延伸并经过漏极112的侧。
在一个方面，p型材料层106可以沿着y轴至少部分地竖直布置在栅极114之下，并且可以沿着x轴部分地朝向源极110和漏极112延伸。在这方面，只有p型材料层106的一部分可以沿着y轴竖直位于源极110下方；并且p型材料层106的任何部分都不沿着y轴竖直位于源极110下方。在这方面，衬底层102的一部分可以不包括沿着y轴竖直位于源极110下方的p型材料层106。在这方面，衬底层102的一部分可以在晶体管100的源极侧上没有p型材料层106；并且衬底层102的一部分可以在晶体管100的漏极侧上没有p型材料层106。
在一个方面，p型材料层106可以沿着y轴至少部分地竖直布置在栅极114之下，并且可以沿着x轴部分地朝向源极110和漏极112延伸。在这方面，p型材料层106的一部分可以沿着y轴完全竖直位于源极110下方；并且p型材料层106的任何部分都不沿着y轴竖直位于漏极112下方。在这方面，衬底层102的一部分可以不包括沿着y轴竖直位于源极110下方的p型材料层106。在这方面，衬底层102的一部分可以在晶体管100的源极侧上没有p型材料层106；并且衬底层102的一部分可以在晶体管100的漏极侧上没有p型材料层106。
在一个方面，p型材料层106可以沿着y轴竖直布置在栅极114之下，并且可以沿着x轴部分地朝向源极110和漏极112延伸。在这方面，p型材料层106的一部分可以沿着y轴完全竖直位于源极110下方；并且p型材料层106的任何部分都不沿着y轴竖直位于源极110下方。在这方面，衬底层102的一部分可以不包括沿着y轴竖直位于源极110下方的p型材料层106。在这方面，衬底层102的一部分可以在晶体管100的源极侧上没有p型材料层106；并且衬底层102的一部分可以在晶体管100的漏极侧上没有p型材料层106。
参考图2，将描述晶体管100的部件的各种尺寸，以便定义p型材料层106的尺寸。栅极114可以沿着栅极114的与平行于x轴的势垒层108相邻的下表面具有宽度LG。具体地，宽度LG可以从栅极114的一个下角延伸到栅极114的另一个下角。宽度LG的定义如图2中所示。在一些方面，沿着x轴的长度，宽度LG可以在0.05μm和0.6μm、0.5μm和0.6μm、0.4μm和0.5μm、0.3μm和0.4μm、0.2μm和0.3μm、0.1μm和0.2μm，或0.1μm和0.05μm之间。在一些方面，栅极114的下表面上方的宽度可以大于图2中所示的宽度LG。
从栅极114到源极110的距离可以被定义为距离LGS。具体地，距离LGS可以被限定为从源极侧上的栅极114的下角到栅极侧上的源极110的下角的距离。距离LGS的限定如图2中所示。
从栅极114到漏极112的距离可以被限定为距离LGD。具体地，距离LGD可以被限定为从漏极侧上的栅极114的下角到栅极侧上的漏极112的下角的距离。距离LGD的限定如图2中所示。
在一个方面，p型材料层106可以沿着x轴从源极侧上的栅极114的下角的至少下方朝向源极110横向延伸距离LGPS。距离LGPS的限定如图2中所示。在一些方面，沿着x轴的长度，距离LGPS可以在1μm和6μm、5μm和6μm、4μm和5μm、3μm和4μm、2μm和3μm，或1μm和3μm之间。
在一个方面，p型材料层106可以沿着x轴从漏极侧上的栅极114的下角的至少下方朝向漏极112横向延伸距离LGPD。在一些方面，沿着x轴的长度，距离LGPD可以在0.1μm和0.6μm、0.5μm和0.6μm、0.4μm和0.5μm、0.3μm和0.4μm、0.2μm和0.3μm，或0.1μm和0.3μm之间。
因此，p型材料层106的长度可以是距离LGPD、宽度LG和距离LGPS的和。就这一点而言，p型材料层106的长度减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
在一个方面，长度LGPS可以是LG的100％至700％、LG的100％至200％、LG的200％至300％、LG的300％至400％、LG的400％至500％、LG的500％至600％或LG的600％至700％。
在一个方面，长度LG可以是LGPD的10％至180％、LGPD的10％至20％、LGPD的20％至30％、LGPD的30％至40％、LGPD的40％至50％、LGPD的50％至60％、LGPD的60％至70％、LGPD的70％至80％、LGPD的80％至90％、LGPD的90％至100％、LGPD的100％至110％、LGPD的110％至120％、LGPD的110％至130％、LGPD的130％至140％、LGPD的140％至150％、LGPD的150％至160％、LGPD的160％至170％，或LGPD的170％至180％。
在一个方面，长度LGS可以是LGPS的10％至180％、LGPS的10％至20％、LGPS的20％至30％、LGPS的30％至40％、LGPS的40％至50％、LGPS的50％至60％、LGPS的60％至70％、LGPS的70％至80％、LGPS的80％至90％、LGPS的90％至100％、LGPS的100％至100％、LGPS的110％至120％、LGPS的110％至120％、LGPS的110％至130％、LGPS的130％至140％、LGPS的140％至150％、LGPS的150％至160％、LGPS的160％至170％或LGPS的170％至180％。
在一个方面，长度LG可以是LGPD的10％至180％、LGPD的10％至20％、LGPD的20％至30％、LGPD的30％至40％、LGPD的40％至50％、LGPD的50％至60％、LGPD的60％至70％、LGPD的70％至80％、LGPD的80％至90％、LGPD的90％至100％、LGPD的100％至110％、LGPD的110％至120％、LGPD的110％至130％、LGPD的130％至140％、LGPD的140％至150％、LGPD的150％至160％、LGPD的160％至170％，或LGPD的170％至180％。
在一些方面，p型材料层106的厚度可以低于0.6μm。在一些方面，p型材料层106的厚度可以低于0.5μm。在一些方面，p型材料层106的厚度可以低于0.4μm。在一些方面，p型材料层106的厚度可以低于0.3μm。在一些方面，p型材料层106的厚度可以低于0.2μm。在一些方面，p型材料层106的厚度可以在0.1至0.6μm之间。在一些方面，p型材料层106的厚度可以在0.5至0.6μm之间。在一些方面，p型材料层106的厚度可以在0.4至0.5μm之间。在一些方面，p型材料层106的厚度可以在0.3至0.4μm之间。在一些方面，p型材料层106的厚度可以在0.2至0.3μm之间。在一些方面，p型材料层106的厚度可以在0.1至0.3μm之间。在一些方面，p型材料层106的厚度可以在0.05至0.25μm之间。在一些方面，p型材料层106的厚度可以在0.15至0.25μm之间。
在一个或多个方面，衬底层102的源极侧的一部分可以没有p型材料层106。在一个或多个方面，衬底层102的漏极侧的一部分可以没有p型材料层106。在一个或多个方面，衬底层102的源极侧的一部分可以没有p型材料层106，并且衬底层102的漏极侧的一部分可以没有p型材料层106。在一个或多个方面，p型材料层106可以布置在栅极114的下方并横跨栅极114的长度，并且可以朝向源极110和漏极112延伸。
在一个或多个方面，距离LGD可以是从漏极112侧上的栅极114的下角到栅极侧上的漏极112的下角的距离；距离LGS可以是从源极110侧上的栅极114的下角到栅极侧上的源极110的下角的距离；并且距离LGD可以大于距离LGS。在一个或多个方面，距离LGPS可以限定从源极110侧上的栅极114的下角朝向源极110的p型材料层106的一部分的长度；距离LGPD可以限定从漏极112侧上的栅极114的下角朝向漏极112的p型材料层106的一部分的长度；并且距离LGPS可以等于距离LGPD。在一个或多个方面，距离LGPS可以限定从源极110侧上的栅极114的下角朝向源极110的p型材料层106的一部分的长度；距离LGPD可以限定从漏极112侧上的栅极114的下角朝向漏极112的p型材料层106的一部分的长度；并且距离LGPS可以大于距离LGPD。在一个或多个方面，距离LGPS可以限定从源极110侧上的栅极114的下角朝向源极110的p型材料层106的一部分的长度；距离LGPD可以限定从漏极112侧上的栅极114的下角朝向漏极112的p型材料层106的一部分的长度；并且距离LGPD可以大于距离LGPS。
在一个或多个方面，p型材料层106可以朝向源极110延伸，但不竖直地与源极110重叠。在一个或多个方面，p型材料层106可以竖直地与源极110重叠。在一个或多个方面，p型材料层106可以朝向漏极112延伸，但不竖直地与漏极112重叠。在一个或多个方面，p型材料层106可以竖直地与漏极112重叠。在一个或多个方面，p型材料层106可以电连接到栅极114。在一个或多个方面，栅极114可以电连接到任何外部电路或电压。在一个或多个方面，p型材料层106可以不具有直接电连接。在一个或多个方面，p型材料层106可以电连接到源极110。
在一些方面，从漏极112到源极110的部分电压可以在p型材料层106区域中下降。这也可能在横向方向上耗尽沟道。横向耗尽可以减少横向场并增加击穿电压。可替代地，对于所需的击穿电压，可以获得更紧凑的结构。p型材料层106可以消除维持施加的漏极电压所需的缓冲的C或Fe掺杂的需要。消除C和Fe导致在操作条件下电流减少下降(无陷阱)。此外，在一些方面，p型材料层106可以支持场。
在一些方面，p型材料层106还可以被配置为具有垂直于表面的变化的掺杂和/或注入分布。在一些方面，p型材料层106还可以被配置为具有垂直于延伸到图的横截面图中的表面的变化分布。该分布可以被优化以实现期望的击穿电压、设备尺寸、开关时间等。
图3示出了根据本公开的方面的可以包括多个晶胞晶体管的半导体设备。
如图3中所示，本公开的方面可以包括半导体设备400，该半导体设备可以包括多个晶体管100。具体地，晶体管100可以是在半导体设备400中实施的多个晶胞430中的一个。
具体地，图3示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图3的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图3的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
半导体设备400可以包括栅极总线402，栅极总线可以连接到多个栅极指406，栅极指可以在连接到栅极114或形成栅极114的一部分的第一方向(例如，图3中所指示的Z方向)上平行延伸。源极总线410可以连接到多个并联的源极触点416，源极触点连接到源极110或形成源极110的一部分。在一些方面中，源极总线410可以连接到半导体设备400下侧上的接地电压节点。漏极总线420可以连接到多个漏极触点426，漏极触点426连接到漏极112或形成漏极112的一部分。
如图3中可见，每个栅极指406可以沿着Z方向在一对相邻的源极触点416和漏极触点426中的之间延伸。半导体设备400可以包括多个晶胞430，其中多个晶胞430中的每一个包括晶体管100的实施方式。多个晶胞430中的一个由图3中的虚线框示出，并且包括在相邻的源极触点416和漏极触点426之间延伸的栅极指406。
“栅极宽度”是指栅极指406在Z方向上与和其相关联的源极触点416和漏极触点426中的一个重叠的距离。也就是说，栅极指406的“宽度”是指与源极触点416和漏极触点426的实施方式平行并相邻地延伸的栅极指406的尺寸(沿着Z方向的距离)。多个晶胞430中的每一个可以与多个晶胞430中的一个或多个相邻晶胞共享源极触点416和/或漏极触点426中的一个。尽管在图3中示出了特定数量俄多个晶胞430，但是应当理解，半导体设备400可以包括更多或更少的多个晶胞430。
图4是沿图3的线IV-IV截取的示意性横截面图。
参考图4，如本文所描述的，半导体设备400可以包括半导体结构440，该半导体结构包括衬底层102、缓冲层104、势垒层108和/或类似物。如本文所描述的，源极触点416和漏极触点426可以在势垒层108上。如本文所描述的，栅极指406可以在源极触点416和漏极触点426之间的衬底层102上。虽然栅极指406、源极触点416和漏极触点426都在图3和图4中示意性地示出为具有类似的“尺寸”，但是应当理解，每个可以具有与本公开一致的不同形状和尺寸。
图5示出了根据本公开的晶体管的一个方面的俯视图。
具体地，图5示出了晶体管100和/或半导体设备400的配置，以便减少和/或消除与“栅极滞后效应”相关联的晶体管100内的陷阱。栅极滞后效应可能具体发生在高负栅极电压下。具体地，图5示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图5的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图5的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
在一个方面，p型材料层106可以电连接在栅极指406的一端、栅极指406的两端、多个栅极指406的一端、多个栅极指406的两端、每个栅极指406的一端、每个栅极指406的两端等。在一个方面，p型材料层106可以电连接在栅极114的一端、栅极114的两端、多个栅极114的一端、多个栅极114的两端、每个栅极114的一端、每个栅极114的两端等。
具体地，栅极114和/或栅极指406可以通过连接550连接到p型材料层106。可以通过向下蚀刻到靠近栅极指406和/或栅极114的一个或多个端部的p型材料层106并使金属接触到p型材料层106来实现连接550。然后，这一金属可以电连接到栅极114和/或栅极指406金属。在一个方面，连接550可以至少部分地实施为通孔。通孔可以延伸通过晶体管100的一个或多个层。通孔可以延伸通过第二间隔层117、间隔层116、势垒层108、缓冲层104和/或类似物中的一个或多个。
在一个方面，连接550可以在p型材料层106上具有p型材料触点。p型材料触点可以形成于p型材料层106上的缓冲层104、势垒层108和/或类似物中提供的凹槽中。p型材料触点可以电耦合到p型材料层106。凹槽可以向下延伸至p型材料层106，以允许在那里产生p型材料触点。可以通过蚀刻缓冲层104、势垒层108和/或类似物来形成凹槽，并且还可以使用材料来限定凹槽。可以在已经产生凹槽之后移除材料。
连接550可以包括到p型材料层106、到栅极114和/或到栅极指406的连接。具体地，连接550或其部分可以从晶体管100中形成的凹槽中的p型材料层106和/或p型材料触点延伸，并且可以向上延伸到栅极114和/或栅极指406。
连接550和/或p型材料触点可以电耦合到p型材料层106。凹槽可以被配置作为晶体管100的表面中的部分凹槽、部分沟槽等。在一个方面，在p型材料触点之下或邻近p型材料触点的区或区域可以被注入和/或掺杂有p型掺杂剂，以形成与p型材料层106的电连接。在一个方面，该层可以是其上提供p型材料触点的外延材料。
在一个方面，连接550可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、作为金属的合适材料或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
图6示出了根据本公开的晶体管的一个方面的俯视图。
具体地，图6示出了晶体管100的构造，以便减少和/或消除与“栅极滞后效应”相关联的晶体管100内的陷阱。栅极滞后效应可能具体发生在高负栅极电压下。具体地，图6示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图6的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图6的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
具体地，晶体管100可以包括连接650。可以通过向下蚀刻到靠近栅极指406的端部的p型材料层106并使金属接触到p型材料层106来实现连接650。在一个方面，连接650可以至少部分地实施为通孔。通孔可以延伸通过晶体管100的一个或多个层。通孔可以延伸通过第二间隔层117、间隔层116、势垒层108、缓冲层104和/或类似物中的一个或多个。在某些方面，连接650可以包括电连接的触点652，以接收外部信号或偏置。在一个方面，可以向触点652施加负电压。在一个方面，所施加的负电压可以比负栅极偏置更负。在一个方面，所施加的负电压可以是-5V至-75V、-5V至-15V、-15V至-25V、-25V至-35V、-35V至-45V、-45V至-55V、-55V至-65V和/或-65V至-75V。
在一个方面，连接可以布置在栅极指406的一端、栅极指406的两端、多个栅极指406的一端、多个栅极指406的两端、每个栅极指406的一端、每个栅极指406的两端等。在一个方面，连接650可以布置在栅极114的一端、栅极114的两端、多个栅极114的一端、多个栅极114的两端、每个栅极114的一端、每个栅极114的两端等。
在一个方面，连接650可以在p型材料层106上具有p型材料触点。p型材料触点可以形成于p型材料层106上的缓冲层104、势垒层108和/或类似物中提供的凹槽中。p型材料触点可以电耦合到p型材料层106。凹槽可以向下延伸至p型材料层106，以允许在那里产生p型材料触点。可以通过蚀刻缓冲层104、势垒层108和/或类似物来形成凹槽，并且还可以使用材料来限定凹槽。可以在已经产生凹槽之后移除材料。
连接650可以包括到p型材料层106和/或触点652的连接。具体地，连接650或其部分可以从晶体管100中形成的凹槽中的p型材料触点延伸，并且可以向上延伸到触点652。
连接650、触点652和/或p型材料触点可以电耦合到p型材料层106。凹槽可以被配置作为晶体管100的表面中的部分凹槽、部分沟槽等。在一个方面，在p型材料触点下方或邻近p型材料触点的区或区域可以被注入和/或掺杂有p型掺杂剂，以形成与p型材料层106的电连接。在一个方面，该层可以是其上提供p型材料触点的外延材料。
在一个方面，触点652可以被配置作为接触垫。在这方面，通过连接650和/或触点652，p型材料层106可以接收其自身的偏置和信号。就这一点而言，p型材料层106可以用于调制晶体管100的特征。
在一个方面，连接650和/或触点652可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、作为金属的合适材料或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
在一个方面，连接650可以是从p型材料触点延伸到触点652的金属连接。在一个方面，触点652可以是掩埋接触垫。就这一点而言，触点652可以被掩埋在晶体管100的上述结构中的任何一个中。在一个方面，触点652可以被布置在势垒层108上。在一个方面，触点652可以被直接布置在势垒层108上。在一个方面，触点652可以被布置在势垒层108上的间隔层116上。在一个方面，触点652可以与栅极114、源极110和/或漏极112分离。
图7示出了根据本公开的晶体管的一个方面的俯视图。
具体地，图7示出了晶体管100构造，以便减少和/或消除与“栅极滞后效应”相关联的晶体管100内的陷阱。栅极滞后效应可能具体发生在高负栅极电压下。具体地，图7示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图7的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图7的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
具体地，晶体管100可以包括如参考图6所描述的连接650和/或触点652。此外，图7示出晶体管100可进一步包括射频电路702。在一个方面，射频电路702可以被配置为防止RF电流流过连接650和/或触点652。在一个方面，射频电路702可以被配置作为射频扼流圈。
射频电路702可以被实施为一个或多个电阻器、一个或多个电容器、一个或多个电感器、一个或多个电阻器电路、一个或多个电容器电路、一个或多个电感器电路和/或类似物。在一个方面，射频电路702可以连接到触点652，并且还连接到与电感器串联的负电压偏置；并且电感器的一端可以与电容器串联接地。在一个方面，所施加的负电压可以是-5V至-75V、-5V至-15V、-15V至-25V、-25V至-35V、-35V至-45V、-45V至-55V、-55V至-65V和/或-65V至-75V。
射频电路702可以被实施为集成无源设备(IPD)和/或集成无源部件(IPC)。被实施为IPD的射频电路702可以实施或支持各种射频(RF)无源设备。被实施为IPD的射频电路702可以实施或支持各种功能技术，包括提供电阻、电感、电容、阻抗匹配电路、匹配电路、输入匹配电路、输出匹配电路、谐波滤波器、谐波终端、耦合器、巴伦、功率组合器、功率分配器、射频(RF)电路、径向短截线电路、传输线电路、基频匹配电路、基带终端电路、二阶谐波终端电路等中的一个或多个。被实施为IPD的射频电路702可以实施或支持各种功能技术，作为对有源区域、RF电路和/或类似物的输入、输出和/或级内功能。
一般来说，被实施为IPD的射频电路702可以指它们包括集成电路的实施方式，集成电路可以是基于半导体的，并且可以包括多个无源设备。可以由IPD提供自定义电路拓扑。被实施为IPD的射频电路702可以用于提供阻抗匹配电路、匹配电路、输入匹配电路、输出匹配电路、谐波滤波器、谐波终端、耦合器、巴伦、功率组合器、功率分配器、射频(RF)电路、径向短截线电路、传输线电路、基频匹配电路、基带终端电路、二阶谐波终端电路等的一些或所有无源部件。
图8示出了根据本公开的晶体管的另一方面的横截面图。
具体地，图8示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图8的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图8的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。具体地，图8示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图8的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图8的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
图8进一步示出了第二间隔层117的实施方式。第二间隔层117可以设置在栅极114和/或间隔层116上方。第二间隔层117可以是由SiN、AlO、SiO、SiO2、AlN等制成的钝化层，或者结合了其多层的组合。
在一个方面，第二间隔层117是由SiN制成的钝化层。在一个方面，可以使用MOCVD、等离子体化学气相沉积(CVD)、热丝CVD或溅射来沉积第二间隔层117。在一个方面，第二间隔层117可以包括Si3N4的沉积。在一个方面，第二间隔层117形成绝缘层。在一个方面，第二间隔层117形成绝缘体。在一个方面，第二间隔层117可以是电介质。在一个方面，第二间隔层117可以设置在间隔层116上。在一个方面，第二间隔层117可以包括非导电材料，例如电介质。在一个方面，第二间隔层117可以包括多个不同的介电层或介电层的组合。在一个方面，第二间隔层117可以是许多不同的厚度，合适的厚度范围为大约0.05至2微米。在一个方面，第二间隔层117可以包括诸如具有不同III族元素的III族氮化物材料的材料，诸如Al、Ga或In的合金，其中合适的间隔层材料是AlxlnyGa1-x-y(其中0≤x≤1，0≤y≤1，x+y≤1)。
图9示出了根据本公开的晶体管的另一方面的横截面图。
具体地，图9示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。图9的晶体管100可以包括如上所描述的p型材料层106。具体地，图9示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图9的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图9的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
图9进一步示出了场板132的实施方式。在一个方面，场板132可以布置在栅极114和漏极112之间的第二间隔层117上。在一个方面，场板132可以沉积在栅极114和漏极112之间的第二间隔层117上。在一个方面，场板132可以电连接到晶体管100中的一个或多个其他部件。在一个方面，场板132可以不电连接到晶体管100的任何其他部件。在一些方面，场板132可以邻近栅极114，并且介电材料的第二间隔层117可以至少部分地包括在栅极114上，以将栅极114与场板132隔离。在一些方面，场板132可以与栅极114重叠，并且介电材料的第二间隔层117可以至少部分地包括在栅极114上，以将栅极114与场板132隔离。
场板132可以从栅极114的边缘延伸不同的距离，其中合适的距离范围约为0.1至2微米。在一些方面，场板132可以包括许多不同的导电材料，其中合适的材料是使用标准金属化方法沉积的金属或金属的组合。在一个方面，场板132可以包括钛、金、镍、钛/金、镍/金等。
在一个方面，场板132可以形成于栅极114和漏极112之间的第二间隔层117上，其中场板132靠近栅极114，但不与栅极114重叠。在一个方面，栅极114和场板132之间的空间可以足够宽以将栅极114与场板132隔离，同时足够小以最大化由场板132提供的场效应。
在某些方面，场板132可以降低晶体管100中的峰值工作电场。在某些方面，场板132可以降低晶体管100中的峰值工作电场，并且可以增加晶体管100的击穿电压。在某些方面，场板132可以降低晶体管100中的峰值工作电场，并且可以降低晶体管100中的陷阱。在某些方面，场板132可以降低晶体管100中的峰值工作电场，并且可以降低晶体管100中的漏电流。
在其他方面，例如，间隔层116形成于势垒层108上和栅极114上。在这些方面，场板132可以直接形成于间隔层116上。其它多场板配置是可行的，其中场板132与栅极114重叠或不重叠和/或使用多个场板132。
图10示出了根据本公开的晶体管的另一方面的横截面图。
具体地，图10示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图10的晶体管100可以包括如上所描述的p型材料层106。图10进一步示出了场板132的实施方式，场板可以通过连接154电连接到源极110。具体地，图10示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，图10的晶体管100可以包括如上所描述的p型材料层106。就这一点而言，图10的晶体管100实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
在一个方面，连接154可以形成于间隔层116和/或第二间隔层117上，以在源极110和场板132之间延伸。在一些方面，连接154可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、作为金属的合适材料或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
具体地，图10的晶体管100示出了通过连接154(源极-场板互连)连接到源极110的场板132。在一个方面，连接154可以形成于间隔层116和/或第二间隔层117上，以在场板132和源极110之间延伸。在一个方面，连接154可以在相同的制造步骤期间与场板132一起形成。在一个方面，可以使用多个连接154。在一个方面，可以使用多个场板132。在一个方面，可以使用多个场板132，并且多个场板132中的每一个可以通过在它们之间的介电材料而堆叠。在一些方面，连接154可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、作为金属的合适材料或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
在本文描述的晶体管100的一个方面，栅极114可以由铂(Pt)、镍(Ni)和/或金(Au)形成，然而，可以使用本领域技术人员已知的用于实现肖特基效应的其他金属。在一个方面，栅极114可以包括肖特基栅极触点，该肖特基栅极触点可以具有三层结构。由于一些材料的高粘合性，这种结构可能具有优点。在一个方面，栅极114可进一步包括高导电金属的覆盖层。在一个方面，栅极114可以被配置作为T形栅极。
在本文描述的晶体管100的一个方面，可以在源极110、触点652、漏极112和栅极114中的一个或多个上提供一个或多个金属覆盖层。覆盖层可以是Au、银(Ag)、Al、Pt、Ti、Si、Ni、Al和/或铜(Cu)。其它合适的高导电性金属也可以用于覆盖层。在一个或多个方面，金属覆盖层可以电耦合到触点652。在另一方面，源极110、触点652、漏极112和栅极114可以包括Au、银(Ag)、Al、Pt、Ti、Si、Ni、Al和/或铜(Cu)。也可以使用其他合适的高导电性金属。
在本文描述的晶体管100的一个方面，第二缓冲层可以在缓冲层104的第一实施方式的与衬底层102相对的一侧上沉积或生长在缓冲层104的第一实施方式上。在一个方面，第二缓冲层可以直接形成在缓冲层104的第一实施方式上。在一个方面，第二缓冲层可以是高纯度材料，例如氮化镓(GaN)、AlN等。在一个方面，第二缓冲层可以是高纯度GaN。在一个方面，第二缓冲层可以是高纯度AlN。第二缓冲层可以是p型材料或n型材料。在另一方面，第二缓冲层可以是未掺杂的。
在本公开的晶体管100的方面，源极110、栅极114和/或漏极112的触点可以包括Al、Ti、Si、Ni和/或Pt。在一些方面，触点652可以包括Al、Ti、Si、Ni和/或Pt。在特定方面，源极110、栅极114和/或漏极112的触点的材料可以是与触点652相同的材料。在这方面，利用相同的材料可以是有益的，因为制造可以更容易、简化和/或成本更低。在其他方面，源极110、栅极114、漏极112的触点和触点652的材料可以不同。
图11示出了根据本公开的用于制造晶体管的工艺。
具体地，图11示出了用于制造本公开的晶体管100的示例性工艺500。应当注意，工艺500仅仅是示例性的，并且可以根据本文公开的各个方面进行修改。具体地，工艺500可以包括本文描述的公开的任何一个或多个方面。具体地，工艺500可以包括如上所描述的制造p型材料层106。就这一点而言，工艺500实施了如本文所描述的p型材料层106的长度，其减少了栅极滞后效应，避免了对某些晶体管应用的RF性能的不利影响，和/或类似物。
工艺500可以在步骤502开始，形成衬底层102。衬底层102可以按照本公开来形成。例如，衬底层102可以由碳化硅(SiC)制成。在一些方面，衬底层102可以是半绝缘SiC衬底、p型衬底、n型衬底和/或类似物。在一些方面，衬底层102可以是非常轻地掺杂的。在一个方面，背景杂质水平可以是低的。在一个方面，背景杂质水平可以是1E15/cm3或更低。衬底层102可以由选自6H、4H、15R、3C SiC等的组中的SiC形成。在另一方面，衬底层102可以是GaAs、GaN或适用于本文描述的应用的其它材料。在另一方面，衬底层102可以包括蓝宝石、尖晶石、ZnO、硅或能够支持III族氮化物材料生长的任何其他材料。
工艺500可以包括形成p型材料层106的步骤504。p型材料层106可以如本公开中所描述的那样形成。这可以包括将Al注入到衬底层102中，以在衬底层102中形成p型材料层106。例如，p型材料层106可以通过离子注入Al和退火来形成。在一个方面，p型材料层106可以通过在生长任何GaN层之前对Al进行注入和退火来形成。在一个方面，离子实施方式可以利用沟道注入。在一个方面，沟道注入可以包括将离子束对准衬底层102。离子束的对准可以导致注入效率的增加。在一些方面，工艺500可进一步包括将Al注入到衬底层102中，以在衬底层102中形成p型材料层106。此后，衬底层102可以如本文所定义的那样退火。在一个方面，p型材料层106可以通过在25℃以1E13cm2的剂量以E1＝100keV的注入能量的沟道化条件下注入的4H-SiC中离子注入27Al来形成。在一个方面，p型材料层106可以通过在25℃以1E13cm2的剂量以E2＝300keV的注入能量的沟道化条件下注入的4H-SiC中离子注入27Al来形成。然而，也可以考虑其他注入能量和剂量。
工艺500可以包括在衬底层102上形成缓冲层104的步骤506。如本公开中所描述的，缓冲层104可以生长或沉积在衬底层102上。在一个方面，缓冲层104可以是GaN。在另一方面，缓冲层104可以由LEO形成。在一个方面，成核层136可以形成于衬底层102上，并且在步骤506缓冲层104可以形成于成核层136上。缓冲层104可以生长或沉积在成核层136上。在一个方面，缓冲层104可以是GaN。在另一方面，缓冲层104可以由LEO形成。
此外，在作为步骤508的一部分的工艺500期间，势垒层108可以形成于缓冲层104上。势垒层108可以如本公开中所描述的那样形成。例如，势垒层108可以是n型导电层，或者可以是未掺杂的。在一个方面，势垒层108可以是AlGaN。
此外，在作为步骤510的一部分的工艺500期间，为了创建用于与p型材料层106接触的位置，可以通过移除势垒层108的至少一部分和缓冲层104的至少一部分来创建凹槽。用于形成连接550和/或连接650的工艺500可以包括移除p型材料层106上方的任何材料，从而在与衬底层102相对的一侧上暴露p型材料层106。在本公开的另一方面，为了创建用于与p型材料层106接触的位置，可以通过移除势垒层108的至少一部分和缓冲层104的至少一部分来创建连接550和/或连接650。凹槽形成工艺可以移除与源极110相关联的区域的一部分内的p型材料层106上方的任何材料，从而在与衬底层102相对的一侧上暴露p型材料层106。
此外，在步骤510中，可以形成触点652。一旦暴露p型材料层106，镍或其他合适的材料可以蒸发以沉积触点652。例如，镍或另一种合适的材料可以退火以形成欧姆接触。在一些方面，触点652的触点可以包括Al、Ti、Si、Ni和/或Pt。这种沉积和退火工艺可以利用本领域技术人员已知的常规技术执行。例如，用于触点652的欧姆接触可以在约600℃至约1050℃的温度下退火。一旦触点652已经形成于p型材料层106上，金属覆盖层可以将p型材料层106的触点652电耦合到源极110。这样做可以将p型材料层106和源极110的导电性保持在相同的电位。
此外，在步骤510中，可以制造射频电路702并将其连接到触点652。具体地，如本文所描述的，射频电路702可以包括一个或多个电阻器、一个或多个电容器、一个或多个电感器、一个或多个电阻器电路、一个或多个电容器电路、一个或多个电感器电路和/或类似物。附加地或可替代地，射频电路702可以包括如本公开所阐述的任何其他特征。
此外，在作为步骤512的一部分的工艺500期间，源极110可以布置在势垒层108上。源极110可以是可以退火的合适材料的欧姆接触。例如，源极110可以在约500℃到约800℃的温度下退火约2分钟。然而，也可以利用其他时间和温度。例如，从约30秒到约10分钟的时间可以是可接受的。在一些方面，源极110可以包括Al、Ti、Si、Ni和/或Pt。在一个方面，可以在势垒层108中形成源极110下方的N+材料的区域164。在一个方面，漏极112下方的区域164可以是Si掺杂的。
此外，在作为步骤512的一部分的工艺500期间，漏极112可以布置在势垒层108上。像源极110一样，漏极112可以是Ni或另一合适材料的欧姆接触，并且也可以以类似的方式退火。在一个方面，N+注入可以与势垒层108结合使用，并且接触注入物。在一个方面，可以在势垒层108中形成漏极112下方的N+材料的区域164。在一个方面，漏极112下方的区域164可以是Si掺杂的。
此外，在作为步骤512的一部分的工艺500期间，栅极114可以布置在源极110和漏极112之间的势垒层108上。可以通过蒸发沉积或其他技术为栅极114形成Ni、Pt、AU等层。然后可以通过沉积Pt和Au或其他合适的材料来完成栅极结构。在一些方面，栅极114的触点可以包括Al、Ti、Si、Ni和/或Pt。
此外，在作为步骤512的一部分的工艺500期间，可以形成间隔层116。间隔层116可以是钝化层，例如SiN、AlO、SiO、SiO2、AlN等，或者结合了其多层的组合，间隔层116可以沉积在势垒层108的暴露表面上方。
源极110和漏极112电极可以形成为进行欧姆接触，使得当栅极114电极在适当的水平被偏置时，电流经由在缓冲层104和势垒层108之间的异质界面152处感应的二维电子气(2DEG)在源极110和漏极112电极之间流动。在一个方面，源极110可以电耦合到势垒层108，漏极112可以电耦合到势垒层108，并且栅极114可以电耦合到势垒层108，使得当栅极114电极在适当的水平被偏置时，电流经由在缓冲层104和势垒层108之间的异质界面152处感应的二维电子气(2DEG)在源极110和漏极112之间流动。在一个方面，源极110可以电耦合到晶体管100，漏极112可以电耦合到晶体管100，并且栅极114可以电耦合到晶体管100，使得当栅极114在适当的水平被偏置时，电流经由在缓冲层104和势垒层108之间的异质界面152处感应的二维电子气(2DEG)在源极110和漏极112之间流动。在各个方面，栅极114可以基于放置在栅极114上的信号和/或偏置来控制2DEG中的电子流。就这一点而言，取决于层的组成和/或层的掺杂，晶体管100可以正常导通或晶体管100可以正常关断，而栅极上没有偏置或信号。在一个方面，异质界面152可以在0.005μm至0.007μm、0.007μm至0.009μm和0.009μm至0.011μm的范围内。
栅极114可以在间隔物或间隔物层116的顶部上延伸。可以蚀刻间隔层116并沉积栅极114，使得栅极114的底部在势垒层108的表面上。形成栅极114的金属可以被图案化以延伸穿过间隔层116，使得栅极114的顶部形成场板132。
此外，在作为步骤512的一部分的工艺500的一些方面期间，可以形成第二间隔层117，并且场板132可以布置在第二间隔层117的顶部，并且可以与栅极114分离。在一个方面，场板132可以沉积在栅极114和漏极112之间的第二间隔层117上。在一些方面，场板132可以包括许多不同的导电材料，其中合适的材料是使用标准金属化方法沉积的金属或金属的组合。在一个方面，场板132可以包括钛、金、镍、钛/金、镍/金等。
在一个方面，连接154可以在相同的制造步骤期间与场板132一起形成(见图10)。在一个方面，可以使用多个场板132。在一个方面，可以使用多个场板132，并且多个场板132中的每一个可以通过在它们之间的介电材料而堆叠。在一个方面，场板132朝向栅极114的边缘朝向漏极112延伸。在一个方面，场板132朝向源极110延伸。在一个方面，场板132朝向漏极112和朝向源极110延伸。在另一方面，场板132不朝向栅极114的边缘延伸。最后，该结构可以覆盖有介电间隔层，例如氮化硅。也可以类似于间隔层116来实施介电间隔层。此外，应当注意，图中所示的栅极114的横截面形状是示例性的。例如，在一些方面，栅极114的横截面形状可以不包括T形延伸部分。可以利用栅极114的其他构造，例如图8或图1中所示的栅极114的构造。
此外，在作为步骤512的一部分的工艺500的一些方面期间，可以形成连接550。在一个方面，连接550可以形成为在p型材料层106和栅极114之间延伸。此外，在作为步骤512的一部分的工艺500的一些方面期间，可以形成连接154。在一些方面，场板132可以通过连接154电连接到源极110。在一个方面，连接154可以形成于第二间隔层117上，以在场板132和源极110之间延伸。
应当注意，工艺500的步骤可以按照与上面描述的方面一致的不同顺序来执行。此外，工艺500可以被修改为具有与本文公开的各个方面一致的更多或更少的工艺步骤。在工艺500的一个方面，可以仅用p型材料层106来实施晶体管100。在工艺500的一个方面，可以用p型材料层106和p型材料层106来实施晶体管100。在工艺500的一个方面，可以仅用p型材料层106来实施晶体管100。
在本文描述的晶体管100的一个方面，p型材料层106可以尽可能高地掺杂，具有最小的可实现的薄层电阻。在一个方面，p型材料层106可以具有小于1019的注入浓度。在一个方面，p型材料层106可以具有小于1020的注入浓度。在一个方面，p型材料层106可以具有1017-1020、1019-1020、1018-1019或1017-1018的注入浓度。在一个方面，p型材料层106可以具有1019或更高的注入浓度。在一个方面，p型材料层106可以具有1018-1020、1018-1019或1019-1020的注入浓度。
在本文描述的晶体管100的一个方面，p型材料层106的掺杂可以小于1E17 cm3。在一个方面，p型材料层106的掺杂可以小于2E17 cm3。在一个方面，p型材料层106的掺杂可以小于6E17 cm3。在一个方面，p型材料层106的掺杂可以小于2E18 cm3。在一个方面，p型材料层106的掺杂可以在每cm3，5E15至5E17的范围内。在这些方面，p型材料层106的掺杂浓度可以大于p型材料层106的掺杂浓度。
因此，本公开已经提出了一种解决方案，用于解决III族氮化物HEMT中的栅极滞后效应并提高这种设备的性能。此外，本公开已经提出了一种解决方案，用于解决引起对性能产生不利影响的记忆效应的陷阱。此外，本公开已经提出了在HEMT中形成p型层的更简单的替代解决方案。所公开的结构可以容易地用当前可用的技术制造。此外，所公开的高纯度材料的使用最小化了漏极滞后效应。此外，所公开的p型材料层提供延迟电场以获得具有低泄漏的良好电子限制。此外，本公开的方面已经详细描述了具有p型层的晶体管的变化以及形成这些p型层的方式。所公开的晶体管使RF功率最大化，允许有效放电，并使击穿最大化。
根据本公开的进一步方面，在高电阻率衬底上制造的晶体管，例如GaN HEMT，可以用于高功率RF(射频)放大器、高功率射频(RF)应用，并且还用于低频高功率开关应用。GaNHEMT有利的电子和热属性也使它们在开关高功率RF信号方面非常有吸引力。就这一点而言，本公开描述了一种在源极区下方具有掩埋p层的结构，以在包括功率放大器的各种应用的HEMT中获得的高击穿电压，同时消除由缓冲和/或半绝缘衬底中的陷阱引起的设备特征漂移。对于RF开关，在HEMT中使用掩埋p层也可能是重要的，以获得高击穿电压和输入和输出之间的良好隔离。
以下是本公开的方面的多个非限制性示例。
一个示例包括一种装置，该装置包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；电耦合到III族氮化物势垒层的源极；电耦合到III族氮化物势垒层的栅极；电耦合到III族氮化物势垒层的漏极；以及至少在衬底中布置的p区，p区朝向衬底的源极侧延伸；并且其中，p区朝向衬底的漏极侧延伸。
上述示例可进一步包括以下方面中的任何一个或一个以上的组合。上述示例的装置，其中：衬底的源极侧的一部分没有p区；并且衬底的漏极侧的一部分没有p区。上述示例的装置，其中：衬底的一部分包括竖直位于源极下方的p区；并且衬底的另一部分不包括竖直位于源极下方的p区。上述示例的装置，其中：衬底不包括竖直位于源极下方的p区；并且衬底不包括竖直位于漏极下方的p区。上述示例的装置，其中，p区被构造和布置成使得p区的任何部分都不竖直位于漏极下方。上述示例的装置进一步包括到p区的连接，p区电连接到栅极。上述示例的装置进一步包括到p区的连接，p区电连接到触点，以接收外部信号或偏置。上述示例的装置进一步包括到p区的连接，p区电连接到触点，触点电连接到射频电路。上述示例的装置进一步包括场板，其中，注入了p区。上述示例的装置进一步包括场板，其中，场板电耦合到所述源极。上述示例的装置，其中，p区被构造和布置成平行于III族氮化物势垒层延伸有限长度，使得p区不竖直位于经过源极和漏极的区域下方。上述示例的装置，其中，p区布置在栅极的下方并横跨栅极的长度，并且朝向源极和漏极延伸。上述示例的装置，其中：距离LGD是从漏极侧上的栅极的下角到栅极侧上的漏极的下角的距离；距离LGS是从源极侧上的栅极的下角到栅极侧上的源极的下角的距离；并且距离LGD大于距离LGS。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS等于距离LGPD。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS大于距离LGPD。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPD大于距离LGPS。上述示例的装置，其中，p区朝向源极延伸，但是不竖直地与源极重叠。上述示例的装置，其中，p区竖直地与源极重叠。上述示例的装置，其中，p区朝向漏极延伸，但是不竖直地与漏极重叠。上述示例的装置，其中，p区竖直地与漏极重叠。上述示例的装置，其中，p区电连接到栅极。上述示例的装置，其中，栅极电连接到任何外部电路或电压。上述示例的装置，其中，p区不包括直接电连接。上述示例的装置，其中，p区电连接到源极。
一个示例包括一种制造设备的方法，该方法包括：提供衬底；在衬底上提供III族氮化物缓冲层；在III族氮化物缓冲层上提供III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；将源极电耦合到III族氮化物势垒层；将栅极电耦合到III族氮化物势垒层；将漏极电耦合到III族氮化物势垒层；以及提供至少在衬底中布置的p区，其中，p区朝向衬底的源极侧延伸；并且其中，p区朝向衬底的漏极侧延伸。
上述示例可进一步包括以下方面中的任何一个或一个以上的组合。制造上述示例的设备的方法，其中：衬底的源极侧的一部分没有p区；并且衬底的漏极侧的一部分没有p区。制造上述示例的设备的方法，其中：衬底的一部分包括竖直位于源极下方的p区；并且衬底的另一部分不包括竖直位于源极下方的p区。制造上述示例的设备的方法，其中：衬底不包括竖直位于源极下方的p区；并且衬底不包括竖直位于漏极下方的p区。制造上述示例的设备的方法进一步包括形成p区，使得p区的任何部分都不竖直位于漏极下方。制造上述示例的设备的方法进一步包括形成到p区的连接，p区电连接到栅极。制造上述示例的设备的方法进一步包括形成到p区的连接，p区电连接到触点，以接收外部信号或偏置。制造上述示例的设备的方法进一步包括形成到p区的连接，p区电连接到触点，触点电连接到射频电路。制造上述示例的设备的方法进一步包括注入p区。制造上述示例的设备的方法进一步包括提供场板。制造上述示例的设备的方法进一步包括提供场板，其中，场板电耦合到所述源极。制造上述示例的设备的方法，其中，p区被构造和布置成平行于III族氮化物势垒层延伸有限长度，使得p区不竖直位于经过源极和漏极的区域下方。制造上述示例的设备的方法，其中，p区布置在栅极的下方并横跨栅极的长度，并且朝向源极和漏极延伸。制造上述示例的设备的方法，其中：距离LGD是从漏极侧上的栅极的下角到栅极侧上的漏极的下角的距离；距离LGS是从源极侧上的栅极的下角到栅极侧上的源极的下角的距离；并且距离LGD大于距离LGS。制造上述示例的设备的方法，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS等于距离LGPD。制造上述示例的设备的方法，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS大于距离LGPD。制造上述示例的设备的方法，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPD大于距离LGPS。制造上述示例的设备的方法，其中，p区朝向源极延伸，但是不竖直地与源极重叠。制造上述示例的设备的方法，其中，p区竖直地与源极重叠。制造上述示例的设备的方法，其中，p区朝向漏极延伸，但是不竖直地与漏极重叠。制造上述示例的设备的方法，其中，p区竖直地与漏极重叠。制造上述示例的设备的方法，其中，p区电连接到栅极。制造上述示例的设备的方法，其中，栅极电连接到任何外部电路或电压。制造上述示例的设备的方法，其中，p区不包括直接电连接。制造上述示例的设备的方法，其中，p区电连接到源极。
一个示例包括一种装置，该装置包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；电耦合到III族氮化物势垒层的源极；电耦合到III族氮化物势垒层的栅极；电耦合到III族氮化物势垒层的漏极；以及至少在衬底中布置的p区，其中，衬底的源极侧的一部分没有p区；并且其中，衬底的漏极侧的一部分没有p区。
上述示例可进一步包括以下方面中的任何一个或一个以上的组合。上述示例的装置，其中：衬底的一部分包括竖直位于源极下方的p区；并且衬底的另一部分不包括竖直位于源极下方的p区。上述示例的装置，其中：衬底不包括竖直位于源极下方的p区；并且衬底不包括竖直位于漏极下方的p区。上述示例的装置，其中，p区被构造和布置成使得p区的任何部分都不竖直位于漏极下方。上述示例的装置包括到p区的连接，p区电连接到栅极。上述示例的装置包括到p区的连接，p区电连接到触点，以接收外部信号或偏置。上述示例的装置包括到p区的连接，p区电连接到触点，触点电连接到射频电路。上述示例的装置包括场板，其中，注入了p区。上述示例的装置包括场板，其中，场板电耦合到所述源极。上述示例的装置，其中，p区被构造和布置成平行于III族氮化物势垒层延伸有限长度，使得p区不竖直位于经过源极和漏极的区域下方。上述示例的装置，其中，p区布置在栅极的下方并横跨栅极的长度，并且朝向源极和漏极延伸。上述示例的装置，其中：距离LGD是从漏极侧上的栅极的下角到栅极侧上的漏极的下角的距离；距离LGS是从源极侧上的栅极的下角到栅极侧上的源极的下角的距离；并且距离LGD大于距离LGS。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分长度；并且距离LGPS等于距离LGPD。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS大于距离LGPD。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPD大于距离LGPS。上述示例的装置，其中，p区朝向源极延伸，但是不竖直地与源极重叠。上述示例的装置，其中，p区竖直地与源极重叠。上述示例的装置，其中，p区朝向漏极延伸，但是不竖直地与漏极重叠。上述示例的装置，其中，p区竖直地与漏极重叠。上述示例的装置，其中，p区电连接到栅极。上述示例的装置，其中，栅极电连接到任何外部电路或电压。上述示例的装置，其中，p区不包括直接电连接。上述示例的装置，其中，p区电连接到源极。
一个示例包括一种制造设备的方法，该方法包括：提供衬底；在衬底上提供III族氮化物缓冲层；在III族氮化物缓冲层上提供III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；将源极电耦合到III族氮化物势垒层；将栅极电耦合到III族氮化物势垒层；将漏极电耦合到III族氮化物势垒层；以及提供至少在衬底中布置的p区，其中，衬底的源极侧的一部分没有p区；并且其中，衬底的漏极侧的一部分没有p区。
上述示例可进一步包括以下方面中的任何一个或一个以上的组合。制造上述示例的设备的方法，其中：衬底的一部分包括竖直位于源极下方的p区；并且衬底的另一部分不包括竖直位于源极下方的p区。制造上述示例的设备的方法，其中：衬底不包括竖直位于源极下方的p区；并且衬底不包括竖直位于漏极下方的p区。制造上述示例的设备的方法进一步包括形成p区，使得p区的任何部分都不竖直位于漏极下方。制造上述示例的设备的方法进一步包括形成到p区的连接，p区电连接到栅极。制造上述示例的设备的方法进一步包括形成到p区的连接，p区电连接到触点，以接收外部信号或偏置。制造上述示例的设备的方法进一步包括形成到p区的连接，p区电连接到触点，触点电连接到射频电路。制造上述示例的设备的方法进一步包括注入p区。制造上述示例的设备的方法进一步包括提供场板。制造上述示例的设备的方法进一步包括提供场板，其中，场板电耦合到所述源极。制造上述示例的设备的方法，其中，p区被构造和布置成平行于III族氮化物势垒层延伸有限长度，使得p区不竖直位于经过源极和漏极的区域下方。制造上述示例的设备的方法，其中，p区布置在栅极的下方并横跨栅极的长度，并且朝向源极和漏极延伸。制造上述示例的设备的方法，其中：距离LGD是从漏极侧上的栅极的下角到栅极侧上的漏极的下角的距离；距离LGS是从源极侧上的栅极的下角到栅极侧上的源极的下角的距离；并且距离LGD大于距离LGS。制造上述示例的设备的方法，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS等于距离LGPD。制造上述示例的设备的方法，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS大于距离LGPD。制造上述示例的设备的方法，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPD大于距离LGPS。制造上述示例的设备的方法，其中，p区朝向源极延伸，但是不竖直地与源极重叠。制造上述示例的设备的方法，其中，p区竖直地与源极重叠。制造上述示例的设备的方法，其中，p区朝向漏极延伸，但是不竖直地与漏极重叠。制造上述示例的设备的方法，其中，p区竖直地与漏极重叠。制造上述示例的设备的方法，其中，p区电连接到栅极。制造上述示例的设备的方法，其中，栅极电连接到任何外部电路或电压。制造上述示例的设备的方法，其中，p区不包括直接电连接。制造上述示例的设备的方法，其中，p区电连接到源极。
一个示例包括一种装置，该装置包括：衬底；在衬底上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物势垒层，III族氮化物势垒层包括比III族氮化物缓冲层的带隙更高的带隙；III族氮化物势垒层上的源极；III族氮化物势垒层上的漏极；在源极和漏极之间的III族氮化物势垒层上的栅极；至少在衬底中布置的p区；并且其中，衬底的源极侧的一部分没有p区；并且其中，衬底的漏极侧的一部分没有p区。
上述示例可进一步包括以下方面中的任何一个或一个以上的组合。上述示例的装置，其中，p区布置在栅极的下方并横跨栅极的长度，并且朝向源极和漏极延伸。上述示例的装置，其中：距离LGD是从漏极侧上的栅极的下角到栅极侧上的漏极的下角的距离；距离LGS是从源极侧上的栅极的下角到栅极侧上的源极的下角的距离；并且距离LGD大于距离LGS。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS等于距离LGPD。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPS大于距离LGPD。上述示例的装置，其中：距离LGPS限定了p区的从源极侧上的栅极的下角朝向源极的部分的长度；距离LGPD限定了p区的从漏极侧上的栅极的下角朝向漏极的部分的长度；并且距离LGPD大于距离LGPS。上述示例的装置，其中，p区朝向源极延伸，但是不竖直地与源极重叠。上述示例的装置，其中，p区竖直地与源极重叠。上述示例的装置，其中，p区朝向漏极延伸，但是不竖直地与漏极重叠。上述示例的装置，其中，p区竖直地与漏极重叠。上述示例的装置，其中，p区电连接到栅极。上述示例的装置，其中，栅极电连接到任何外部电路或电压。上述示例的装置，其中，p区不包括直接电连接。上述示例的装置，其中，p区电连接到源极。
虽然已经根据示例性方面描述了本公开，但是本领域技术人员将认识到，可以在所附权利要求的精神和范围内进行修改来实践本公开。上面给出的这些示例仅仅是说明性的，并不意味着是本公开的所有可能的设计、方面、应用或修改的详尽列表。

Claims (110)

1.一种装置，所述装置包括：
衬底；
在所述衬底上的III族氮化物缓冲层；
在所述III族氮化物缓冲层上的III族氮化物势垒层，所述III族氮化物势垒层包括比所述III族氮化物缓冲层的带隙更高的带隙；
电耦合到所述III族氮化物势垒层的源极；
电耦合到所述III族氮化物势垒层的栅极；
电耦合到所述III族氮化物势垒层的漏极；以及
至少在所述衬底中布置的p区，
其中，所述p区朝向所述衬底的源极侧延伸；以及
其中，所述p区朝向所述衬底的漏极侧延伸。
2.根据权利要求1所述的装置，其中：
所述衬底的所述源极侧的一部分没有所述p区；以及
所述衬底的所述漏极侧的一部分没有所述p区。
3.根据权利要求1所述的装置，其中：
所述衬底的一部分包括竖直位于所述源极下方的所述p区；以及
所述衬底的另一部分不包括竖直位于所述源极下方的所述p区。
4.根据权利要求1所述的装置，其中：
所述衬底不包括竖直位于所述源极下方的所述p区；以及
所述衬底不包括竖直位于所述漏极下方的所述p区。
5.根据权利要求1所述的装置，其中，所述p区被构造和布置成使得所述p区的任何部分都不竖直位于所述漏极下方。
6.根据权利要求1所述的装置，进一步包括到所述p区的连接，所述p区电连接到所述栅极。
7.根据权利要求1所述的装置，进一步包括到所述p区的连接，所述p区电连接到触点，以接收外部信号或偏置。
8.根据权利要求1所述的装置，进一步包括到所述p区的连接，所述p区电连接到触点，所述触点电连接到射频电路。
9.根据权利要求1所述的装置，进一步包括场板，
其中，注入所述p区。
10.根据权利要求1所述的装置，进一步包括场板，其中，所述场板电耦合到所述源极。
11.根据权利要求10所述的装置，其中，所述p区被构造和布置成平行于所述III族氮化物势垒层延伸有限长度，使得所述p区不竖直位于经过所述源极和所述漏极的区域下方。
12.根据权利要求1所述的装置，其中，所述p区被布置在所述栅极的下方并横跨所述栅极的长度，并且朝向所述源极和所述漏极延伸。
13.根据权利要求1所述的装置，其中：
距离LGD是从所述漏极侧上的所述栅极的下角到栅极侧上的所述漏极的下角的距离；
距离LGS是从所述源极侧上的所述栅极的下角到所述栅极侧上的所述源极的下角的距离；以及
所述距离LGD大于所述距离LGS。
14.根据权利要求1所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS等于所述距离LGPD。
15.根据权利要求1所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了从所述漏极侧上的所述栅极的下角朝向所述漏极的所述p区的部分的长度；以及
所述距离LGPS大于所述距离LGPD。
16.根据权利要求1所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPD大于所述距离LGPS。
17.根据权利要求1所述的装置，其中，所述p区朝向所述源极延伸，但是不竖直地与所述源极重叠。
18.根据权利要求1所述的装置，其中，所述p区竖直地与所述源极重叠。
19.根据权利要求1所述的装置，其中，所述p区朝向所述漏极延伸，但是不竖直地与所述漏极重叠。
20.根据权利要求1所述的装置，其中，所述p区竖直地与所述漏极重叠。
21.根据权利要求1所述的装置，其中，所述p区电连接到所述栅极。
22.根据权利要求1所述的装置，其中，所述栅极电连接到任意外部电路或电压。
23.根据权利要求1所述的装置，其中，所述p区不包括直接电连接。
24.根据权利要求1所述的装置，其中，所述p区电连接到所述源极。
25.一种制造设备的方法，所述方法包括：
提供衬底；
在所述衬底上提供III族氮化物缓冲层；
在所述III族氮化物缓冲层上提供III族氮化物势垒层，所述III族氮化物势垒层包括比所述III族氮化物缓冲层的带隙更高的带隙；
将源极电耦合到所述III族氮化物势垒层；
将栅极电耦合到所述III族氮化物势垒层；
将漏极电耦合到所述III族氮化物势垒层；以及
提供至少在所述衬底中布置的p区，
其中，所述p区朝向所述衬底的源极侧延伸；以及
其中，所述p区朝向所述衬底的漏极侧延伸。
26.根据权利要求25所述的制造设备的方法，其中：
所述衬底的所述源极侧的一部分没有所述p区；以及
所述衬底的所述漏极侧的一部分没有所述p区。
27.根据权利要求25所述的制造设备的方法，其中：
所述衬底的一部分包括竖直位于所述源极下方的所述p区；以及
所述衬底的另一部分不包括竖直位于所述源极下方的所述p区。
28.根据权利要求25所述的制造设备的方法，其中：
所述衬底不包括竖直位于所述源极下方的所述p区；以及
所述衬底不包括竖直位于所述漏极下方的所述p区。
29.根据权利要求25所述的制造设备的方法，进一步包括形成所述p区，使得所述p区的任何部分都不竖直位于所述漏极下方。
30.根据权利要求25所述的制造设备的方法，进一步包括形成到所述p区的连接，所述p区电连接到所述栅极。
31.根据权利要求25所述的制造设备的方法，进一步包括形成到所述p区的连接，所述p区电连接到触点，以接收外部信号或偏置。
32.根据权利要求25所述的制造设备的方法，进一步包括形成到所述p区的连接，所述p区电连接到触点，所述触点电连接到射频电路。
33.根据权利要求25所述的制造设备的方法，进一步包括注入所述p区。
34.根据权利要求25所述的制造设备的方法，进一步包括提供场板。
35.根据权利要求25所述的制造设备的方法，进一步包括提供场板，所述场板电耦合到所述源极。
36.根据权利要求35所述的制造设备的方法，其中，所述p区被构造和布置成平行于所述III族氮化物势垒层延伸有限长度，使得所述p区不竖直位于经过所述源极和所述漏极的区域下方。
37.根据权利要求25所述的制造设备的方法，其中，所述p区被布置在所述栅极的下方并横跨所述栅极的长度，并且朝向所述源极和所述漏极延伸。
38.根据权利要求25所述的制造设备的方法，其中：
距离LGD是从所述漏极侧上的所述栅极的下角到栅极侧上的所述漏极的下角的距离；
距离LGS是从所述源极侧上的所述栅极的下角到所述栅极侧上的所述源极的下角的距离；以及
所述距离LGD大于所述距离LGS。
39.根据权利要求25所述的制造设备的方法，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS等于所述距离LGPD。
40.根据权利要求25所述的制造设备的方法，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS大于所述距离LGPD。
41.根据权利要求25所述的制造设备的方法，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPD大于所述距离LGPS。
42.根据权利要求25所述的制造设备的方法，其中，所述p区朝向所述源极延伸，但是不竖直地与所述源极重叠。
43.根据权利要求25所述的制造设备的方法，其中，所述p区竖直地与所述源极重叠。
44.根据权利要求25所述的制造设备的方法，其中，所述p区朝向所述漏极延伸，但是不竖直地与所述漏极重叠。
45.根据权利要求25所述的制造设备的方法，其中，所述p区竖直地与所述漏极重叠。
46.根据权利要求25所述的制造设备的方法，其中，所述p区电连接到所述栅极。
47.根据权利要求25所述的制造设备的方法，其中，所述栅极电连接到任意外部电路或电压。
48.根据权利要求25所述的制造设备的方法，其中，所述p区不包括直接电连接。
49.根据权利要求25所述的制造设备的方法，其中，所述p区电连接到所述源极。
50.一种装置，所述装置包括：
衬底；
在所述衬底上的III族氮化物缓冲层；
在所述III族氮化物缓冲层上的III族氮化物势垒层，所述III族氮化物势垒层包括比所述III族氮化物缓冲层的带隙更高的带隙；
电耦合到所述III族氮化物势垒层的源极；
电耦合到所述III族氮化物势垒层的栅极；
电耦合到所述III族氮化物势垒层的漏极；以及
至少在所述衬底中布置的p区，
其中，所述衬底的源极侧的一部分没有所述p区；以及
其中，所述衬底的漏极侧的一部分没有所述p区。
51.根据权利要求50所述的装置，其中：
所述衬底的一部分包括竖直位于所述源极下方的所述p区；以及
所述衬底的另一部分不包括竖直位于所述源极下方的所述p区。
52.根据权利要求50所述的装置，其中：
所述衬底不包括竖直位于所述源极下方的所述p区；以及
所述衬底不包括竖直位于所述漏极下方的所述p区。
53.根据权利要求50所述的装置，其中，所述p区被构造和布置成使得所述p区的任何部分都不竖直位于所述漏极下方。
54.根据权利要求50所述的装置，进一步包括到所述p区的连接，所述p区电连接到所述栅极。
55.根据权利要求50所述的装置，进一步包括到所述p区的连接，所述p区电连接到触点，以接收外部信号或偏置。
56.根据权利要求50所述的装置，进一步包括到所述p区的连接，所述p区电连接到触点，所述触点电连接到射频电路。
57.根据权利要求50所述的装置，进一步包括场板，
其中，注入所述p区。
58.根据权利要求50所述的装置，进一步包括场板，其中，所述场板电耦合到所述源极。
59.根据权利要求58所述的装置，其中，所述p区被构造和布置成平行于所述III族氮化物势垒层延伸有限长度，使得所述p区不竖直位于经过所述源极和所述漏极的区域下方。
60.根据权利要求50所述的装置，其中，所述p区被布置在所述栅极的下方并横跨所述栅极的长度，并且朝向所述源极和所述漏极延伸。
61.根据权利要求50所述的装置，其中：
距离LGD是从所述漏极侧上的所述栅极的下角到栅极侧上的所述漏极的下角的距离；
距离LGS是从所述源极侧上的所述栅极的下角到所述栅极侧上的所述源极的下角的距离；以及
所述距离LGD大于所述距离LGS。
62.根据权利要求50所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS等于所述距离LGPD。
63.根据权利要求50所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS大于所述距离LGPD。
64.根据权利要求50所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPD大于所述距离LGPS。
65.根据权利要求50所述的装置，其中，所述p区朝向所述源极延伸，但是不竖直地与所述源极重叠。
66.根据权利要求50所述的装置，其中，所述p区竖直地与所述源极重叠。
67.根据权利要求50所述的装置，其中，所述p区朝向所述漏极延伸，但是不竖直地与所述漏极重叠。
68.根据权利要求50所述的装置，其中，所述p区竖直地与所述漏极重叠。
69.根据权利要求50所述的装置，其中，所述p区电连接到所述栅极。
70.根据权利要求50所述的装置，其中，所述栅极电连接到任意外部电路或电压。
71.根据权利要求50所述的装置，其中，所述p区不包括直接电连接。
72.根据权利要求50所述的装置，其中，所述p区电连接到所述源极。
73.一种制造设备的方法，所述方法包括：
提供衬底；
在所述衬底上提供III族氮化物缓冲层；
在所述III族氮化物缓冲层上提供III族氮化物势垒层，所述III族氮化物势垒层包括比所述III族氮化物缓冲层的带隙更高的带隙；
将源极电耦合到所述III族氮化物势垒层；
将栅极电耦合到所述III族氮化物势垒层；
将漏极电耦合到所述III族氮化物势垒层；以及
提供至少在所述衬底中布置的p区，
其中，所述衬底的源极侧的一部分没有所述p区；以及
其中，所述衬底的漏极侧的一部分没有所述p区。
74.根据权利要求73所述的制造设备的方法，其中：
所述衬底的一部分包括竖直位于所述源极下方的所述p区；以及
所述衬底的另一部分不包括竖直位于所述源极下方的所述p区。
75.根据权利要求73所述的制造设备的方法，其中：
所述衬底不包括竖直位于所述源极下方的所述p区；以及
所述衬底不包括竖直位于所述漏极下方的所述p区。
76.根据权利要求73所述的制造设备的方法，进一步包括形成所述p区，使得所述p区的任何部分都不竖直位于所述漏极下方。
77.根据权利要求73所述的制造设备的方法，进一步包括形成到所述p区的连接，所述p区电连接到所述栅极。
78.根据权利要求73所述的制造设备的方法，进一步包括形成到所述p区的连接，所述p区电连接到触点，以接收外部信号或偏置。
79.根据权利要求73所述的制造设备的方法，进一步包括形成到所述p区的连接，所述p区电连接到触点，所述触点电连接到射频电路。
80.根据权利要求73所述的制造设备的方法，进一步包括注入所述p区。
81.根据权利要求73所述的制造设备的方法，进一步包括提供场板。
82.根据权利要求73所述的制造设备的方法，进一步包括提供场板，所述场板电耦合到所述源极。
83.根据权利要求82所述的制造设备的方法，其中，所述p区被构造和布置成平行于所述III族氮化物势垒层延伸有限长度，使得所述p区不竖直位于经过所述源极和所述漏极的区域下方。
84.根据权利要求73所述的制造设备的方法，其中，所述p区被布置在所述栅极的下方并横跨所述栅极的长度，并且朝向所述源极和所述漏极延伸。
85.根据权利要求73所述的制造设备的方法，其中：
距离LGD是从所述漏极侧上的所述栅极的下角到栅极侧上的所述漏极的下角的距离；
距离LGS是从所述源极侧上的所述栅极的下角到所述栅极侧上的所述源极的下角的距离；以及
所述距离LGD大于所述距离LGS。
86.根据权利要求73所述的制造设备的方法，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS等于所述距离LGPD。
87.根据权利要求73所述的制造设备的方法，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS大于所述距离LGPD。
88.根据权利要求73所述的制造设备的方法，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPD大于所述距离LGPS。
89.根据权利要求73所述的制造设备的方法，其中，所述p区朝向所述源极延伸，但是不竖直地与所述源极重叠。
90.根据权利要求73所述的制造设备的方法，其中，所述p区竖直地与所述源极重叠。
91.根据权利要求73所述的制造设备的方法，其中，所述p区朝向所述漏极延伸，但是不竖直地与所述漏极重叠。
92.根据权利要求73所述的制造设备的方法，其中，所述p区竖直地与所述漏极重叠。
93.根据权利要求73所述的制造设备的方法，其中，所述p区电连接到所述栅极。
94.根据权利要求73所述的制造设备的方法，其中，所述栅极电连接到任意外部电路或电压。
95.根据权利要求73所述的制造设备的方法，其中，所述p区不包括直接电连接。
96.根据权利要求73所述的制造设备的方法，其中，所述p区电连接到所述源极。
97.一种装置，所述装置包括：
衬底；
在所述衬底上的III族氮化物缓冲层；
在所述III族氮化物缓冲层上的III族氮化物势垒层，所述III族氮化物势垒层包括比所述III族氮化物缓冲层的带隙更高的带隙；
所述III族氮化物势垒层上的源极；
所述III族氮化物势垒层上的漏极；
所述III族氮化物势垒层上的在所述源极和所述漏极之间的栅极；
至少在所述衬底中布置的p区；以及
其中，所述衬底的源极侧的一部分没有所述p区；以及
其中，所述衬底的漏极侧的一部分没有所述p区。
98.根据权利要求97所述的装置，其中，所述p区被布置在所述栅极的下方并横跨所述栅极的长度，并且朝向所述源极和所述漏极延伸。
99.根据权利要求97所述的装置，其中：
距离LGD是从所述漏极侧上的所述栅极的下角到栅极侧上的所述漏极的下角的距离；
距离LGS是从所述源极侧上的所述栅极的下角到栅极侧上的所述源极的下角的距离；以及
所述距离LGD大于所述距离LGS。
100.根据权利要求97所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS等于所述距离LGPD。
101.根据权利要求97所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPS大于所述距离LGPD。
102.根据权利要求97所述的装置，其中：
距离LGPS限定了所述p区的从所述源极侧上的所述栅极的下角朝向所述源极的部分的长度；
距离LGPD限定了所述p区的从所述漏极侧上的所述栅极的下角朝向所述漏极的部分的长度；以及
所述距离LGPD大于所述距离LGPS。
103.根据权利要求97所述的装置，其中，所述p区朝向所述源极延伸，但是不竖直地与所述源极重叠。
104.根据权利要求97所述的装置，其中，所述p区竖直地与所述源极重叠。
105.根据权利要求97所述的装置，其中，所述p区朝向所述漏极延伸，但是不竖直地与所述漏极重叠。
106.根据权利要求97所述的装置，其中，所述p区竖直地与所述漏极重叠。
107.根据权利要求97所述的装置，其中，所述p区电连接到所述栅极。
108.根据权利要求97所述的装置，其中，所述栅极电连接到任意外部电路或电压。
109.根据权利要求97所述的装置，其中，所述p区不包括直接电连接。
110.根据权利要求97所述的装置，其中，所述p区电连接到所述源极。
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US10032775B2 (en) * 2015-05-29 2018-07-24 Rohde & Schwarz Gmbh & Co. Kg Switching device for switching radio frequency signals
US9917578B2 (en) * 2016-02-19 2018-03-13 Infineon Technologies Austria Ag Active gate-source capacitance clamp for normally-off HEMT
US10192980B2 (en) * 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10937873B2 (en) * 2019-01-03 2021-03-02 Cree, Inc. High electron mobility transistors having improved drain current drift and/or leakage current performance

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