CN118248725A - 具有隐埋p型层的iii族氮化物高电子迁移率晶体管及其制造方法 - Google Patents

具有隐埋p型层的iii族氮化物高电子迁移率晶体管及其制造方法 Download PDF

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Abstract

本发明提供了具有隐埋P型层的III族氮化物高电子迁移率晶体管及其制造方法。本发明还提供了一种装置，包括基板。该装置还包括该基板上的III族氮化物缓冲层；III族氮化物缓冲层上的III族氮化物阻挡层，III族氮化物阻挡层包括比III族氮化物缓冲层的带隙更高的带隙。该装置还包括电连接至III族氮化物阻挡层的源极；电连接至III族氮化物阻挡层的栅极；电连接至III族氮化物阻挡层的漏极；和以下中的至少一种的p区：在所述III族氮化物阻挡层下方的基板中或基板上。

Description

具有隐埋P型层的III族氮化物高电子迁移率晶体管及其制造 方法
本申请是申请日为2020年1月28日、发明名称为“具有隐埋P型层的III族氮化物高电子迁移率晶体管及其制造方法”的中国专利申请号202080025271.6的分案申请。
相关申请的引证
本申请是2019年1月28日提交的美国专利申请第16/260,095号的部分继续申请，该申请的全部内容通过引证并入本文；其是2017年2月3日提交的美国专利申请第15/424,209号、现为2019年1月29日授权的美国专利第10,192,980号的部分继续申请，该申请的全部内容通过引证并入本文；其是2016年6月24日提交的美国专利申请第15/192,545号的部分继续申请，该申请的全部内容通过引证并入本文。
技术领域
本公开涉及微电子器件，并且更具体地涉及具有隐埋P型层的氮化镓高电子迁移率晶体管。本公开还涉及一种制造微电子器件的方法，更具体地涉及一种制造具有隐埋P型层的氮化镓高电子迁移率晶体管的方法。
背景技术
基于III族氮化物的高电子迁移率晶体管(HEMT)是高功率射频(RF)应用以及低频高功率切换应用的非常有前景的候选，因为III族氮化物的材料特性，例如GaN及其合金可实现高电压和高电流，以及高射频增益和射频应用的线性度。典型的III族氮化物HEMT依赖于二维电子气(2DEG)的形成，其形成在较高带隙III族氮化物(例如，AlGaN)阻挡层与较低带隙III族氮化物材料(例如，GaN)缓冲层之间的界面处，其中带隙材料越小具有越高的电子亲和势。2DEG是较小带隙材料中的累积层，并且可以包含高电子浓度和高电子迁移率。
这些晶体管器件中的一个重要问题是缓冲层的设计。许多设计目前使用深能级杂质，如铁(Fe)或碳(C)，以最大限度地减少在高漏极电压条件下通过缓冲层的漏电流。然而，Fe和C都会导致漏极滞后(drain lag)效应，即当漏极电压从高值变为低值时，漏极电流缓慢恢复。这对于电源和RF应用都是非常不期望的，因为其导致较低的切换电流、较低的效率和其他问题。在电信应用中，这种漏极滞后效应可导致失真并使预失真校正方案复杂化。通过使用不含Fe或C的高纯度缓冲层可以消除漏极滞后效应。然而，这些器件通过缓冲层具有高漏电流，这也是不可接受的。
由于在高电压和电流下这些器件中存在的高电场，电荷俘获可导致性能降低。重叠栅极结构或场板已被用于修改电场并提高III族氮化物HEMT的性能。
因此，需要一种替代解决方案来解决III族氮化物HEMT中的滞后效应并提高此类器件的性能。
发明内容
根据本发明的一个方面，晶体管器件使用隐埋P型层以能够使用更高纯度的缓冲层，从而减少漏极滞后效应，同时减少漏电流。在某些实施方式中，晶体管器件是III族氮化物HEMT，其包括基板上的III族氮化物缓冲层和III族氮化物缓冲层上的III族氮化物阻挡层。III族氮化物(例如，AlGaN)阻挡层比III族氮化物(例如，GaN)缓冲层具有更高的带隙。源极、栅极和漏极触点电连接至III族氮化物阻挡层。p区设置在所述III族氮化物阻挡层下方。
在某些实施方式中，晶体管器件是III族氮化物HEMT，其包括基板上的III族氮化物缓冲层和III族氮化物缓冲层上的III族氮化物阻挡层。III族氮化物(例如，AlGaN)阻挡层比III族氮化物(例如，GaN)缓冲层具有更高的带隙。源极、栅极和漏极触点电连接至III族氮化物阻挡层。晶体管还包括电连接至所述p区的触板(contact pad)。
在某些实施方式中，晶体管器件是III族氮化物HEMT，其包括基板上的III族氮化物缓冲层和III族氮化物缓冲层上的III族氮化物阻挡层。III族氮化物(例如，AlGaN)阻挡层比III族氮化物(例如，GaN)缓冲层具有更高的带隙。源极、栅极和漏极触点电连接至III族氮化物阻挡层。栅极电连接至p区。
在某些实施方式中，p区在阻挡层下方的基板中和/或基板上。
在某些实施方式中，p区是注入的。
在某些实施方式中，p区在外延层中。
在某些实施方式中，p区包含多个p区。
在某些实施方式中，p区具有单独的触点。
在某些实施方式中，p区电连接至源极。
在某些实施方式中，p区电连接至栅极。
在某些实施方式中，HEMT包括场板，
在某些实施方式中，场板电连接至源极。
在某些实施方式中，场板和p区连接至源极。
在某些实施方式中，晶体管可以包括将触板电连接至p区的连接部。
在某些实施方式中，触板配置为接收以下中的至少一种：偏压和信号。
在某些实施方式中，晶体管可以包括将栅极电连接至所述p区的连接部。
本发明的一般方面包括制造上文描述的晶体管器件的方法。
考虑以下详细描述、附图和权利要求，本公开的附加特征、优点和方面可以被阐明或显而易见。此外，应当理解，本公开的前述概述和以下详细描述都是示例性的并且
旨在提供进一步的解释而不限制所要求保护的本公开的范围。
附图说明
包括以提供对本公开的进一步理解的附图被并入并构成本说明书的一部分，示出了本公开的方面并且与详细描述一起用于解释本公开的原理。没有尝试比对本公开的基本理解及其中可实施它的各种方式所必需的更详细地显示本公开的结构细节。在附图中：
图1示出了根据本公开的晶体管的一个方面的截面图。
图2示出了根据本公开的晶体管的另一个方面的截面图。
图3示出了根据本公开的晶体管的另一个方面的截面图。
图4示出了根据本公开的晶体管的另一个方面的截面图。
图5示出了根据本公开的晶体管的另一个方面的截面图。
图6示出了根据本公开的晶体管的另一个方面的截面图。
图7示出了根据本公开的晶体管的另一个方面的截面图。
图8示出了根据本公开的晶体管的另一个方面的截面图。
图9示出了根据本公开的晶体管的另一个方面的截面图。
图10示出了根据本公开的晶体管的另一个方面的截面图。
图11示出了根据本公开的晶体管的另一个方面的平面图。
图12示出了根据本公开的晶体管的另一个方面的截面图。
图13示出了根据本公开的晶体管的另一个方面的截面图。
图14示出了根据本公开的晶体管的制造方法。
图15示出了与常规注入条件的模拟相比，根据本公开的方面的以沟道效应条件注入的Al的分布。
图16示出了根据本公开的晶体管的另一个方面的截面图。
图17示出了根据本公开的晶体管的另一个方面的截面图。
图18示出了根据本公开的晶体管的另一个方面的截面图。
图19示出了根据本公开的晶体管的另一个方面的截面图。
图20示出了根据本公开的晶体管的另一个方面的截面图。
图21示出了根据本公开的晶体管的另一个方面的截面图。
图22示出了根据本公开的晶体管的另一个方面的截面图。
图23示出了根据本公开的晶体管的另一个方面的截面图。
图24示出了根据本公开的晶体管的另一个方面的截面图。
图25示出了根据本公开的晶体管的另一个方面的截面图。
图26示出了根据本公开的晶体管的另一个方面的截面图。
图27示出了根据本公开的晶体管的另一个方面的截面图。
图28示出了根据本公开的晶体管的另一个方面的截面图。
图29示出了根据本公开的晶体管的另一个方面的截面图。
图30示出了根据本公开的晶体管的另一个方面的截面图。
图31示出了根据本公开的晶体管的另一个方面的截面图。
图32示出了根据本公开的晶体管的另一个方面的截面图。
图33示出了根据本公开的晶体管的另一个方面的截面图。
图34示出了根据本公开的晶体管的另一个方面的截面图。
图35示出了根据本公开的晶体管的另一个方面的截面图。
具体实施方式
本公开的各方面及其各种特征和有利细节将参考在附图中描述和/或说明以及在下面的说明书中详述的非限制性方面和实例进行更全面地解释。应当注意，附图中所示的特征不一定按比例绘制，并且一个方面的特征可以与其他方面一起使用，如技术人员将认识到的，即使本文没有明确说明。可以省略众所周知的组件和处理技术的描述，以免不必要地混淆本公开的方面。在本文使用的实例仅旨在促进对可以实践本公开的方式的理解并且进一步使本领域技术人员能够实践本公开的方面。因此，本文的实例和方面不应被解释为限制本公开的范围，本公开的范围仅由所附权利要求和适用法律定义。此外，应注意，贯穿附图的若干视图以及在公开的不同实施方式中，相同的附图标记表示相似的部件。
应理解的是，尽管术语“第一”、“第二”等在本文可以用于描述各种元件，但是这些元件不受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所用，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
应当理解，当如层、区域或基板的元件被称为在另一个元件“上”或延伸到另一个元件“之上”时，其可以直接在另一个元件上或直接延伸到另一个元件之上或可能存在中间元件。相比之下，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件之上”时，不存在中间元件。同样，应当理解，当如层、区域或基板的元件被称为在另一个元件“上方”或“在另一个元件上方延伸”时，它可以直接位于另一个元件上方或直接在另一个元件上方延伸或也可能存在中间元件。相比之下，当一个元件被称为“直接在另一个元件上方”或“直接在另一个元件上方延伸”时，不存在中间元件。还应当理解，当一个元件被称为“连接”或“偶连”至另一个元件时，其可以直接连接或偶连至另一个元件，或者可以存在中间元件。相比之下，当一个元件被称为“直接连接至另一个元件”或“直接偶连至另一个元件”时，不存在中间元件。
如“下方”或“上方”或“上部”或“下部”或“水平”或“垂直”的相对术语在本文中可以用于描述一个元件、层或区域与另一个元件、层或区域的关系，如图所示。应当理解，这些术语和上面讨论的那些术语旨在涵盖除图中描绘的取向之外的器件的不同取向。
本文使用的术语仅用于描述特定方面的目的，而不旨在限制本公开。如本文所用，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。还应该理解，术语“包括(comprises)”和/或“包括(comprising)”、“包括(includes)”和/或“包括(including)”当在本文使用时指定所述特征、整数、步骤、操作、元件和/组件的存在，但并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其分组。
除非另外定义，否则在本文使用的所有术语(包括技术和科学术语)具有与由本公开所属领域的普通技术人员通常所理解的相同的含义。将进一步理解，本文使用的术语应被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且除非在本文中明确如此定义，否则不应以理想化或过于正式的含义进行解释。
除了结构类型之外，形成晶体管的半导体材料的特性也可能影响操作参数。在影响晶体管工作参数的特性中，电子迁移率、饱和电子漂移速度、击穿电场和热导率可能影响晶体管的高频和高功率特性。
电子迁移率是在存在电场的情况下电子被多快加速到其饱和速度的量度。在过去，具有高电子迁移率的半导体材料是优选的，因为可以在较小的场中形成更多的电流，从而在施加场时导致更快的响应时间。饱和电子漂移速度是电子在半导体材料中所能获得的最大速度。具有更高饱和电子漂移速度的材料对于高频应用是优选的，因为更高的速度转化成从源极到漏极的更短时间。
击穿电场是肖特基结击穿和通过器件栅极的电流突然增加时的场强。高电击穿场材料对于高功率、高频晶体管是优选的，因为给定尺寸的材料通常可以支持较大的电场。较大的电场允许更快的瞬变，因为与较小的电场相比，电子可以被较大的电场更快地加速。
热导率是半导体材料散热的能力。在典型操作中，所有晶体管都产生热量。反过来，高功率和高频晶体管通常比小信号晶体管产生更多的热量。随着半导体材料的温度升高，由于载流子迁移率随温度升高而降低，结漏电流通常增加并且通过场效应晶体管的电流通常降低。因此，如果热量从半导体散发出去，材料将保持较低的温度，并能够以较低的漏电流承载较大的电流。
本公开包括非本征和本征半导体。本征半导体是未掺杂的(纯的)。非本征半导体是掺杂的，意味着已引入一种试剂来改变热平衡时半导体的电子和空穴载流子浓度。公开了p型和n型半导体，p型的空穴浓度大于电子浓度，且n型的电子浓度大于空穴浓度。
碳化硅(SiC)具有优异的物理和电子特性，理论上其应允许生产可以在比由硅(Si)或砷化镓(GaAs)基板生产的器件更高的温度、更高的功率和更高的频率下运行的电子器件。约4*E6 V/cm的高击穿电场、约2.0*E7 cm/sec的高饱和电子漂移速度和约4.9W/cm-°K的高热导率表明SiC将适用于高频和高功率应用。在一些实施方式中，本发明的晶体管包括Si、GaAs或其他合适的基板。
公开的HEMT中的漏极滞后在一些方面通过添加结构来解决。在这些结构中，p型埋层用于同时实现高击穿和减少漏极滞后，而不会过度增加漏电流。p型层有助于优化击穿电压，并且可以容易地充电和放电，其确保减少漏极滞后。在一个实施方式中，p型层形成在SiC基板中。
在其中在基板中形成p区的实施方式中，可以减轻两个问题：1.使用离子注入难以在III族-N中形成p型层。选择性离子注入可以通过允许在不同区域获得不同浓度的掺杂剂来实现器件结构的优化。对于外延生长，这可能更加困难。然而，应当理解，根据本发明的不同实施方式的隐埋p区可以单独设置在基板中、从基板延伸到外延层、或单独位于外延层中。可以通过单独的离子注入、通过外延生长或两者的组合将掺杂剂掺入到外延层中。2.使用镁(Mg)对GaN的p型掺杂也表现出记忆效应，其阻止突变界面的形成。
公开的方法和结构可以使得能够开发具有高电压能力的III族-N HEMT，其适用于具有减小的漏极滞后效应的功率切换。公开的方法和结构还可以导致将降低成本的更紧凑的器件结构(由于优化的场成形)。此外，通过适当的设计，所公开的结构还可以应用于用于电信和其他应用的高功率RF器件。一个重要的优势是设备记忆效应(其对于电信应用来说是严重的问题)的最小化。
图1示出了根据本公开的晶体管的一个实施方式的截面图。
具体地，图1示出了晶体管100的截面图。晶体管100可以包括基板层102。基板层102可以由碳化硅(SiC)制成。在一些方面，基板层102可以是半绝缘SiC基板、p型基板、n型基板等。在一些方面，基板层102可以被非常轻地掺杂。在一个方面，背景杂质水平可能较低。在一个方面，背景杂质水平可以是1E15/cm3或更小。在一个方面，基板层102可以由选自6H、4H、15R、3C SiC等的SiC形成，并且SiC是半绝缘的并且掺杂有钒或任何其他合适的掺杂剂或未掺杂的高纯度，具有提供半绝缘性能的缺陷。
在另一个方面，基板层102可以是GaAs、GaN或适用于本文所描述的应用的其他材料。在另一个方面，基板层102可以包括蓝宝石、尖晶石、ZnO、硅或能够支持III族氮化物材料生长的任何其他材料。
取决于基板层102的材料，可以在基板层102上形成成核层136以减少基板层102和晶体管100中的下一层之间的晶格失配。在一个方面，成核层136直接形成在基板层102上。在其他方面，成核层136形成在具有(一个或多个)中间层的基板层102上，例如形成在SiC基板层102上的(一个或多个)SiC外延层。成核层136可以包括不同的合适材料，例如III族氮化物材料，例如Alxlnyi-x-yGaN(其中0<＝x<＝1、0<＝y<＝1、x+y<＝1)。可以使用如金属氧化物化学气相沉积(MOCVD)、氢化物气相外延(HVPE)、分子束外延(MBE)等的已知半导体生长技术在基板层102上形成成核层136。在一些实施方式中，成核层是AlN或AlGaN，例如未掺杂的AlN或AlGaN。
在一些实施方式中，缓冲层104直接形成在成核层136上或形成在具有(一个或多个)中间层的成核层136上。根据该实施方式，缓冲层104可以由不同的合适材料形成，例如III族氮化物，例如AlxGayln(i-x-y)N(其中0<＝x<＝1、0<＝y<＝1、x+y<＝1)，例如GaN、氮化铝镓(AIGaN)、氮化铝(AIN)等，或另一种合适的材料。在一个方面，缓冲层104由GaN形成。缓冲层104或其部分可以掺杂有掺杂剂，例如Fe和/或C，或者替代地可以是完全或部分未掺杂的。在一个方面，缓冲层104直接位于基板层102上。
在一个方面，缓冲层104可以是高纯度GaN。在一个方面，缓冲层104可以是可为低掺杂n型的高纯度GaN。在一个方面，缓冲层104也可以在来自阻挡层108的缓冲层104的另一侧上使用更高带隙的III族氮化物层作为背势垒，例如AlGaN背势垒，以实现更好的电子约束。
在一个方面，缓冲层104可以具有定义为基板层102的上表面和阻挡层108的下表面之间的距离的缓冲层厚度。在一个方面，缓冲层厚度可以小于0.8微米、小于.7微米、小于.6微米、小于.5微米或小于.4微米。在一个方面，缓冲层厚度可具有.8微米至.6微米、.7微米至.5微米、.6微米至.4微米、.5微米至.3微米、0.4微米至.2微米，或.7微米至.3微米的范围。
在一个方面，晶体管100可以具有定义为基板层102的上表面和阻挡层108的下表面之间的长度的中间层厚度。在一个方面，中间层厚度可以小于.8微米、小于.7微米、小于.6微米、小于.5微米或小于.4微米。在一个方面，中间层厚度可具有.8微米至.6微米、.7微米至.5微米、.6微米至.4微米、.5微米至.3微米或.4微米至.2微米的范围。
阻挡层108可以形成在缓冲层104上。在一个方面，阻挡层108可以直接形成在缓冲层104上，并且在其他方面，阻挡层108形成在具有(一个或多个)中间层的缓冲层104上。根据该实施方式，缓冲层104可以由不同的合适材料形成，例如III族氮化物，例如AlxGayln(i-x-y)N(其中0<＝x<＝1、0<＝y<＝1、x+y<＝1)，例如AlGaN、AlN或InAlGaN或另一种合适的材料。在一个方面，阻挡层108可以是AlGaN，并且在另一个方面，阻挡层108是AlN。在一个方面，阻挡层108可以是未掺杂的。在一个方面，阻挡层108可以是掺杂的。在一个方面，阻挡层108可以是n型材料。在一些方面，阻挡层108可以具有多层具有不同载流子浓度的n型材料。在一个方面，阻挡层108可以是III族氮化物或其组合。在一个方面，缓冲层104的带隙可以小于阻挡层108的带隙以当偏压在适当的水平时在缓冲层104和阻挡层108之间的异质界面152处形成二维电子气(2DEG)。在一个方面，可以是GaN的缓冲层104的带隙可以小于可以是AlGaN的阻挡层108的带隙以当偏压在适当的水平时在缓冲层104和阻挡层108之间的异质界面152处形成二维电子气(2DEG)。
在一个方面，在阻挡层108上形成源极110、漏极112和栅极114。源极110、漏极112和/或栅极114可以直接设置在阻挡层108上或者可以设置在阻挡层108上的(一个或多个)中间层上，例如AlN阻挡层上的AlGaN层。其他或附加的中间层是可能的。例如，SiN、AlO、SiO、SiO2、AlN等或其组合的间隔层116可以设置在阻挡层108或其他中间层上。在一个方面，阻挡层108可以包括在源极110和/或漏极112下方的N+材料的区域164。在一个方面，阻挡层108可以包括在源极110和/或漏极112下方的Si掺杂的区域164。在一个方面，注入区域164中的n型掺杂剂。
为了保护和隔离栅极114和漏极112，可以在阻挡层108上，在与缓冲层104相对的一侧上，与栅极114、漏极112和源极110相邻设置间隔层116。间隔层116可以是由SiN、AlO、SiO、SiO2、AlN等，或结合其多个层的组合制成的钝化层。在一个方面，间隔层116是由SiN制成的钝化层。在一个方面，间隔层116可以使用MOCVD、等离子体化学气相沉积(CVD)、热丝CVD或溅射来沉积。在一个方面，间隔层116可以包括Si3N4的沉积。在一个方面，间隔层116形成绝缘层。在一个方面，间隔层116形成绝缘体。在一个方面，间隔层116可以是电介质。
在一些实施方式中，栅极114沉积在间隔层116中形成的沟道中，并且使用本领域普通技术人员理解的半导体处理技术形成T栅极。其他门配置是可能的。在一些实施方式中，在第一间隔层116和栅极114上形成第二间隔层117，并且在第二间隔层117上可以设置场板132。在其他实施方式中，例如，第一间隔层116形成在阻挡层108上和栅极114上。在这样的实施方式中，场板132可以直接形成在第一间隔层116上。其他多场板配置是可能的，其中场板132与使用的栅极114和/或多个场板132重叠或不重叠。
根据本发明的方面，在阻挡层108和基板层102之间和/或基板层102内的阻挡层108下方形成隐埋p区或p型材料层120。p型材料区可以单独设置在基板层102中，从基板层102延伸到外延层，或者单独位于外延层中。可以通过单独的离子注入、通过外延生长或两者的组合将掺杂剂掺入到外延层中。p型材料层120可以跨越多个层并且包括不同的或分级的p掺杂的多个区域。取决于实施方式，p型材料层120或其部分可以从形成在晶体管100中的凹部119中的p型材料触点118延伸并且可以延伸直至源极110或超出源极110，直至或超出栅极114，在栅极114之前，直至栅极114，和/或横跨晶体管100。
在某些实施方式中，p型材料触点118被电连接以接收外部信号或偏压。在某些实施方式中，源极110通过连接部138电连接至p型材料层120。在某些实施方式中，场板132通过连接部140电连接至源极110。在某些实施方式中，场板132连接至源极110，并且源极110通过连接部140、连接部138或至两者的单个连接部连接至p型材料层120。在某些实施方式中，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在某些实施方式中，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在某些实施方式中，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而没有任何中间连接。在某些实施方式中，栅极114通过连接部154电连接至p型材料层120。
根据本发明的方面，基板层102的至少一些部分可以包括p型材料层120。根据本发明的方面，p型材料层120可以通过铝(Al)的离子注入和退火形成。在其他方面，p型材料层120可以通过硼、镓或可以形成p型层的任何其他材料或这些的组合的离子注入来形成。在一个方面，在生长任何GaN层之前，p型材料层120可以通过Al的注入和退火形成。在一个方面，离子实现可以利用沟道注入。在一个方面，沟道注入可以包括将离子束对准基板层102。离子束的对准可导致注入效率增加。
本公开的方面基于以下认识：注入沟道效应可以用于在碳化硅中可控地形成深度上高度均匀的注入区域并且还导致减少的晶格损伤。当沿着半导体的晶轴注入离子时会经历沟道效应。当注入方向接近晶格的主轴时，晶格中的原子似乎相对于注入方向“排列”，并且注入的离子似乎沿着由晶体结构产生的通道向下行进。这降低了注入的离子与晶格中的原子之间碰撞的可能性。结果，注入的深度大大增加。
通常，当注入方向在碳化硅晶体的晶轴的约±.2°内时，在碳化硅中出现沟道效应。在一些方面，注入可以大于碳化硅晶体的晶轴的±.2°，然而注入可能不太有效。例如，当注入方向大于碳化硅晶体的晶轴约±.2°时，晶格中的原子似乎可能相对于注入方向随机分布，这可能降低沟道效应。如本文所用，术语“注入角度”是指注入方向与注入离子的半导体层的晶轴(例如c轴或<0001>轴)之间的角度。因此，可以预期相对于碳化硅层的c轴小于约2°的注入角度导致沟道效应。然而，也可以使用其他注入角度。
在一个方面，p型材料层120可以在25℃下以E1＝100keV的注入能量和1E13cm2的剂量在使用沟道效应条件注入的4H-SiC中通过离子注入27Al来形成。在一个方面，p型材料层120可以在25℃下以E2＝300keV的注入能量和1E13cm2的剂量在使用沟道效应条件注入的4H-SiC中通过离子注入27Al来形成。然而，也可以预期其他注入能量和剂量。例如，在一些方面，注入能量可以是20keV至80keV、80keV至120keV、120keV至160keV、160keV至200keV、200keV至240keV、240keV至280keV、280keV至340keV、340keV至400keV、20keV至400keV和/或80keV至340keV；在某些方面，注入剂量可以是.6E13cm2至.8E13cm2、.8E13cm2至1.2E13cm2、1.2E13cm2至1.6E13cm2、1.6E13cm2至2E13cm2、.6E13cm2至2E13cm2和/或.8E13cm2至1.2E13cm2。另外，需要说明的是，p型材料层120可以通过注入如硼(B)、镓(Ga)等的其他材料形成，随后可以进行高温退火。
在一个方面，离子注入可以导致p型材料层120为深层。在一个方面，离子注入可以导致p型材料层120具有1μm或更小的厚度。在一个方面，离子注入可以导致p型材料层120具有.7μm或更小的厚度。在一个方面，离子注入可以导致p型材料层120具有.5μm或更小的厚度。在一个方面，离子注入可以导致p型材料层120具有.3μm至.5μm的厚度。在一个方面，离子注入可以导致p型材料层120具有.2μm至.6μm的厚度。在一个方面，离子注入可以导致p型材料层120具有.4μm至.6μm的厚度。在一个方面，离子注入可以导致p型材料层120具有.6μm至.8μm的厚度。在一个方面，离子注入可以导致p型材料层120具有.6μm至1.6μm的厚度。在一个方面，离子注入可以导致p型材料层120具有.6μm至2.1μm的厚度。在一个方面，离子注入可以导致p型材料层120具有1μm至5μm的厚度。在一个方面，p型材料层120注入和/或掺杂可以在5E15至5E17/cm3的范围内并且延伸至多达5μm的深度。
在一个方面，离子注入可以导致p型材料层120的厚度为基板层102的厚度的.05％至.3％。在一个方面，离子注入可以导致p型材料层120的厚度为基板层102的厚度的.05％至.1％。在一个方面，离子注入可以导致p型材料层120的厚度为基板层102的厚度的.1％至.15％。在一个方面，离子注入可以导致p型材料层120的厚度为基板层102的厚度的.15％至.2％。在一个方面，离子注入可以导致p型材料层120的厚度为基板层102的厚度的.2％至.25％。在一个方面，离子注入可以导致p型材料层120的厚度为基板层102的厚度的.25％至.3％。
P型材料层120可以被注入到基板层102内并且可以随后被退火。退火可以允许注入被激活。在一个方面，可以在注入期间使用掩蔽层材料。在一些方面，在p型材料层120的退火期间，可以使用盖帽层材料来覆盖晶片表面以防止基板在高温下解离。一旦形成了p型材料层120，就可以去除掩蔽层材料。退火可以在1500-1850℃的温度范围内进行5分钟-30分钟。其他退火时间和温度曲线也是预期的。
在一些方面，基板层102可以由p型材料SiC基板制成。此外，在这方面，作为p型材料SiC基板的基板层102可以随后经受如本文所描述的方法，包括附加p型层的注入。
图2-34示出了本发明的不同实施方式和方面，在各种实施方式和附图中，相同的附图标记表示类似的部件。应当理解，在一个实施方式中描述的特征可以添加到另一个实施方式中或者替换另一个实施方式中的特征。
如图2和3所示，基板层102可以包括p+层106。p+层106可以用于减少充电时间常数并实现触点形成。在一些方面，p+层106也可以通过离子注入和退火形成。p+层106可以以最小可实现的薄层电阻尽可能高地掺杂。在一些方面，p+层106可以存在于栅极-源极区中。在一些方面，p+层106可以存在于栅极-源极区中并且还部分地在栅极114下方。在一些方面，p+层106可以存在于有限区域中，如下文进一步详细描述的。在一些方面，p+层106的厚度可以在.6μm以下。在一些方面，p+层106的厚度可以在.5μm以下。在一些方面，p+层106的厚度可以在.4μm以下。在一些方面，p+层106的厚度可以在.3μm以下。在一些方面，p+层106的厚度可以在.2μm以下。在一些方面，p+层106的厚度可以为.1μm至.6μm。在一些方面，p+层106的厚度可以为.5μm至.6μm。在一些方面，p+层106的厚度可以为.4μm至.5μm。在一些方面，p+层106的厚度可以为.3μm至.4μm。在一些方面，p+层106的厚度可以为.2μm至.3μm。在一些方面，p+层106的厚度可以为.1μm至.3μm。在一些方面，p+层106的厚度可以为.05μm至.25μm。在一些方面，p+层106的厚度可以为.15μm至.25μm。
在一个方面，源极110可以在p+层106上具有p型材料触点118。p型材料触点118可以形成在凹部119中的p+层106上，该凹部119设置在缓冲层104和阻挡层108中。p型材料触点118可以电连接至p+层106。凹部可以向下延伸到p+层106以允许在该处产生p型材料触点118。凹部119可以通过蚀刻形成，也可以使用材料来限定凹部119。在已经产生凹部119之后可以去除材料。
在一个方面，源极110可以在p型材料层120上具有p型材料触点118。P型材料触点118可以形成在凹部119中的p型材料层120上，该凹部119设置在缓冲层104和阻挡层108中。P型材料触点118可以电连接至p型材料层120。凹部119可以向下延伸到p型材料层120以允许在那里产生p型材料触点118。凹部119可以通过蚀刻形成，也可以使用材料来限定凹部119。在已经产生凹部119之后可以去除材料。
在一个方面，p型材料触点118可以形成在凹部119中的晶体管100的层中或层上，该凹部119如图1中的虚线框所示设置。在这方面，凹部119可以配置为晶体管100的表面中的部分凹部、部分沟槽等。在一个方面，可在p型材料触点118下方或附近的区或区域注入和/或掺杂p掺杂剂以形成与p型材料层120和/或p+层106的电连接。在一个方面，该层可以是外延材料，在该外延材料上提供p型材料触点118。在一个方面，可以在具有p掺杂剂的层或其他层的外延生长期间注入和/或掺杂p型材料触点118下方或附近的区或区域以形成与p型材料层120和/或p+层106的电连接。尽管在其余图中未示出，但是该方面可以被包括在本文示出或描述的晶体管100的任何方面中。
在一个方面，p型材料触点118可以形成在凹部119中的缓冲层104之中或之上，该凹部119向下设置到缓冲层104，如图1中所示的下部虚线框指示。在这方面，凹部119可以配置为晶体管100的表面中的部分凹部、部分沟槽等。在一个方面，可在p型材料触点118下方或附近的区或区域注入和/或掺杂p掺杂剂以形成与p型材料层120和/或p+层106的电连接。在一个方面，缓冲层104可以是外延材料，在该外延材料上提供p型材料触点118。在一个方面，可以在具有p掺杂剂的缓冲层104或其他层的外延生长期间注入和/或掺杂p型材料触点118下方或附近的区或区域以形成与p型材料层120和/或p+层106的电连接。尽管在其余图中未示出，但是该方面可以被包括在本文示出或描述的晶体管100的任何方面中。
在一个方面，p型材料触点118可以形成在阻挡层108之中或之上，如图1中所示的上部虚线框指示。在这方面，可以形成或可以不形成凹部119。如果形成凹部119，则凹部119可以配置为晶体管100的表面中的部分凹部、部分沟槽等。在一个方面，可以在p型材料触点118下方或附近的区或区域注入和/或掺杂p掺杂剂以形成与p型材料层120和/或p+层106的电连接。在一个方面，阻挡层108可以是外延材料，在该外延材料上提供p型材料触点118。在一个方面，可以在阻挡层108或具有p掺杂剂的其他层的外延生长过程中注入和/或掺杂在p型材料触点118下方或附近的区或区域以形成与p型材料层120和/或p+层106的电连接。尽管在其余图中未示出，但是该方面可以被包括在本文示出或描述的晶体管100的任何方面中。
在一个方面，可以在阻挡层108上设置间隔层116。在一个方面，可以在栅极114和第一间隔层116上方提供第二间隔层117。在一个方面，间隔层116可以包括如电介质的非导电材料。在一个方面，间隔层116可以包括多个不同的电介质层或电介质层的组合。在一个方面，间隔层116可以具有许多不同的厚度，合适的厚度范围为约0.05至2微米。
在一个方面，间隔层116可以包括如具有不同III族元素的III族氮化物材料的材料，例如Al、Ga或In的合金，合适的间隔层材料是AlxInyGa1-x-y(其中0<＝x<＝1和0<＝y<＝1，x+y<＝1)。
图4示出了根据本公开的晶体管的另一方面的截面图；且图5示出了根据本公开的晶体管的另一方面的截面图。
如图4和图5所示，可以在基板层102上形成外延层202。在一个方面，可以在基板层102上形成外延层202。在一个方面，可以在基板层102上直接形成外延层202。在图4和图5的方面中，p型材料层120可以在外延层202中。在一些方面，在其中基板层102包括GaAs、GaN等基板材料的某些方面中，p型材料层120可以在外延层202中。在一些方面，外延层202可以是III族氮化物材料。在一些方面，外延层202可以是多于一种的III族氮化物材料。
在一个方面，外延层202由SiC形成。在一些方面，p型材料层120可以在外延层202中并且可以是SiC。在一些方面，p型材料层120可以在外延层202中并且可以是SiC并且p型材料层120可以包括Al和/或Br。在一些方面，p型材料层120可以在外延层202中并且可以是SiC并且p型材料层120可以包括Al和/或Br的注入。
在一些方面，p型材料层120可以在外延层202中。在一些方面，p型材料层120可以在外延层202中并且可以是GaN。在一些方面，p型材料层120可以在外延层202中并且可以是GaN，并且p型材料层120可以包括镁(Mg)、碳(C)和/或锌。在一些方面，p型材料层120可以在外延层202中并且可以是GaN，并且p型材料层120可以包括镁(Mg)、碳(C)和/或锌的注入。
在一个方面，外延层202可以布置在基板层102的顶部。在一个方面，外延层202可以直接布置在基板层102的顶部。在一个方面，缓冲层104可以布置在外延层202的顶部。在一个方面，缓冲层104可以直接布置在外延层202的顶部。在一个方面，p型材料层120可以注入到外延层202内并且可以如本文所描述的随后退火。此外在这方面，外延层202可以随后经受如本文所描述的方法并且可以包括p+层106的形成和/或注入。
在一个方面，外延层202可以布置在基板层102的顶部并且缓冲层104可以形成在外延层202上。在一个方面，外延层202可以布置在基板层102的顶部并且缓冲层104可以直接形成在外延层202上。
在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的10％至20％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的20％至30％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的30％至40％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的40％至50％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的50％至60％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的60％至70％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的70％至80％。在一个方面，离子注入可以导致p型材料层120的厚度为外延层202的厚度的80％至90％。
在另一个方面，外延层202可以利用p型材料并且外延层202可以布置在基板层102的顶部。在另一个方面，外延层202可以利用p型材料并且外延层202可以直接布置在基板层102的顶部。在这一点，在某些方面，可以生长p型材料外延层202，这导致外延层202具有p型材料层120并且可能不需要如本文所描述的注入以形成p型材料层120。此后，外延层202可随后经受包括如本文所描述的p+层106的注入的方法。在一些方面，外延层202可以通过利用离轴定向晶片的外延生长来形成。
图5示出了根据本公开的晶体管的另一个方面的截面图。在图5的方面中，外延层202可以由p型材料形成并且外延层202可以布置在基板层102的顶部。在一个方面，外延层202可以由p型材料形成并且外延层202可以直接布置在基板层102的顶部。在这方面，整个外延层202可以形成p型材料层120。此后，外延层202可以随后经受包括如本文所描述的p+层106的注入的方法。
在一些方面，p型材料层120还可以配置为具有垂直于表面的变化的掺杂和/或注入分布。在一些方面，p型材料层120还可以配置为具有垂直于延伸到图的截面图中的表面的变化的轮廓。可以优化分布以实现期望的击穿电压、器件尺寸、切换时间等。
在一个方面，对于如图2、图4和图6所示的某些应用，p型材料层120可以均匀地存在于晶体管100下方。在一个方面，对于如图2、图4和图6所示的功率切换应用，p型材料层120可以均匀地存在于晶体管100下方。
在某些应用(例如RF应用)的另一方面中，p型材料层120可以位于有限区域中，例如在晶体管100的栅极-源极区的一部分中，如图3和图5所示并在下面进一步详细描述的。
在一些方面，从漏极112到源极110的电压的一部分可以在p型材料层120区中下降。这也可能在横向方向上耗尽沟道。横向耗尽可以减小横向场并增加击穿电压。可替代地，对于期望的击穿电压可以获得更紧凑的结构。p型材料层120可以消除对维持施加的漏极电压所需的缓冲剂的C或Fe掺杂的需要。消除C和Fe导致在操作条件(无捕获)减小的电流降低。此外，在一些方面，p型材料层120可以支持电场。
在一些方面，外延层202可以包括如图4、图5和图6所示的p+层106。P+层106可以用于减少充电时间常数并实现触点形成。在一些方面，p+层106也可以通过离子注入和退火形成。P+层106可以以最小可实现的薄层电阻尽可能高地掺杂。在一些方面，p+层106可以存在于栅极-源极区中。在一些方面，p+层106可以存在于栅极-源极区中并且还部分地在栅极114下方。在一些方面，p+层106可以存在于有限区域中，如下文进一步详细描述的。在一些方面，p+层106的厚度可以在.3μm以下。在一些方面，p+层106的厚度可以在.2μm以下。在一些方面，p+层106的厚度可以为.1μm至.3μm。在一些方面，p+层106的厚度可以为.05μm至.25μm。在一些方面，p+层106的厚度可以为.15μm至.25μm。
图7示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图7示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。特别地，图7方面示出缓冲层104可以包括高纯度GaN的上部602并且缓冲层104还可以包括可以形成AlGaN背势垒以实现更好的电子约束的下部604。在一个方面，形成背势垒的下部604可以是n型AlGaN。背势垒构造可以在本公开的任何方面中实施。
在本公开的晶体管100的方面中，缓冲层104可以设计为高纯度类型，其中费米能级位于带隙的上半部分，其最小化通常在GaN HEMT中观察到的缓慢俘获(slow trapping)效应。在这一点，费米能级下的阱总是被填充，因此可以防止缓慢的瞬变。在一些方面，缓冲层104可以尽可能薄以与实现良好的结晶质量一致。申请人已经展示了具有良好质量的0.4μm层。
在本公开的晶体管100的方面，AlxInyGa1-x-y(其中0<＝x<＝1并且0<＝y<＝1、x+y<＝1)成核层136或缓冲层104可以通过如MOCVD(金属有机化学气相沉积)、HVPE(氢化物气相外延)或MBE(分子束外延)的外延晶体生长方法在基板层102上生长。成核层136的形成可取决于基板层102的材料。
在本公开的晶体管100的方面中，缓冲层104可以形成有横向外延过生长(LEO)。例如，LEO可以提高GaN层的结晶质量。当HEMT的半导体层是外延的时，每个外延层在其上生长的层可能影响器件的特性。例如，LEO可以降低外延GaN层中的位错密度。
在本公开的晶体管100的方面，p型材料层120的注入可以扩展晶体管100的整个长度，如图2、图4和图6所示。在一些方面，p型材料层120的注入可以部分地延伸晶体管100的长度，如图3和图5所示。
在本公开的晶体管100的方面，p型材料层120可以被中和以限制p型材料层120的长度。在一个方面，中和可以包括杂质的注入。在一个方面，中和p型材料层120可以包括用相反极性的材料吸收p型材料层120的电荷。限制p型材料层120的长度的另一种方式可以是蚀刻p型材料层120。限制p型材料层120的长度的另一种方式可以是使用掩蔽材料来限制注入的面积。
在本公开的晶体管100的方面，可以通过生长p型材料层120来形成p型材料层120。例如，生长可以是外延的。为了限制p型材料层120的长度，可以蚀刻或以其他方式中和p型材料层120。
在本公开的晶体管100的方面，基板层102可以被蚀刻并且p型材料层120可以通过生长p型材料层120来形成。在一个方面，生长可以是外延的。
在本公开的晶体管100的方面，p型材料层120可以是由SiC形成的外延层。在一些方面，p型材料层120可以是外延层且可以是SiC并且p型材料层120可以包括Al和/或Br。在一些方面，p型材料层120可以是外延层202并且可以是SiC且p型材料层120可以包括Al和/或Br的注入。
在本公开的晶体管100的方面，p型材料层120可以是外延层并且可以是GaN。在一些方面，p型材料层120可以是外延层并且可以是GaN并且p型材料层120可以包括镁(Mg)、碳(C)和/或锌。在一些方面，p型材料层120可以是外延层并且可以是GaN并且p型材料层120可以包括镁(Mg)、碳(C)和/或锌的注入。
在本公开的晶体管100的方面，可以蚀刻基板层102并且可以通过生长p+层106来形成p+层106。在一个方面，生长可以是外延的。
在本公开的晶体管100的方面，p+层106可以是由SiC形成的外延层。在一些方面，p+层106可以是外延层且可以是SiC并且p+层106可以包括Al和/或Br。在一些方面，p+层106可以是外延层并且可以是SiC且p+层106可以包括Al和/或Br的注入。
在本公开的晶体管100的方面，p+层106可以是外延层并且可以是GaN。在一些方面，p+层106可以是外延层并且可以是GaN并且p+层106可以包括镁(Mg)、碳(C)和/或锌。在一些方面，p+层106可以是外延层并且可以是GaN并且p+层106可以包括镁(Mg)、碳(C)和/或锌的注入。
在本公开的晶体管100的方面，基板层102可以是碳化硅并且包括碳面。在一个方面，基板层102可以是碳化硅并且包括与缓冲层104相邻布置的碳面。在一个方面，基板层102可以是碳化硅并且包括碳面，并且基板层102可以翻转以与缓冲层104相邻布置。在这方面，缓冲层104可以是具有与基板层102的碳面相邻的氮面的GaN。在一个方面，缓冲层104可以是具有交替的GaN和N层的GaN，其中N层和/或氮面与基板层102的碳面相邻。
在本公开的晶体管100的方面，缓冲层104可以包括非极性GaN。在一个方面，缓冲层104可以包括半极性GaN。在一个方面，缓冲层104可以包括热壁外延。在一个方面，缓冲层104可以包括厚度在.15微米至.25微米、.2微米至.3微米、.25微米至.35微米、.3微米至.35微米、.35微米至.4微米、.4微米至.45微米、.45微米至.5微米、.5微米至.55微米或.15微米至0.55微米的范围内的热壁外延。p型材料层120可以帮助避免材料杂质的击穿和问题。例如，在没有p型材料层120的情况下，晶体管100可能需要不能良好地放电的杂质。p型材料层120可以形成在源极110下方，并且可以向器件的栅极114延伸。
在本公开的晶体管100的方面，p型材料层120可以延伸整个长度并保持如图2、图4和图6所示。在一个方面，p型材料层120通常可以延伸整个长度并保持如图3和5所示。
在本公开的另一个方面，p型材料层120可以不延伸在晶体管100的整个区域上方，如图3和图5中所示的箭头长度P 120所示。在此方面，p型材料层120可如本文所描述的选择性地布置，p型材料层120可如本文所描述的布置在整个长度上并选择性地去除，p型材料层120可如本文所描述的布置在整个长度上并选择性地电中和等。因此，下文描述的p型材料层120的具体构造包括导致p型材料层120具有如下所述的操作构造和布置的这些方法中的任一种。换言之，p型材料层120的长度和/或尺寸不包括部分电中和、部分蚀刻等的部分。p型材料层120的长度和/或尺寸可取决于晶体管100的应用、晶体管100的要求等。限制p型材料层120使其不延伸超出栅极114避免了对某些晶体管应用的RF性能的不利影响。
参考以下进一步描述的方面，p型材料层120可以平行于箭头长度P120水平延伸。此外，p型材料层120可平行于箭头长度P 120水平延伸至由垂直于箭头长度P 120的线所限定的点，并且如图所示延伸穿过晶体管100的组件。
在本公开的一个方面，p型材料层120可以至少从源极110下方朝向栅极114的第一边缘124横向延伸，如图3所示。在本公开的一个方面，p型材料层120可以至少从源极110下方横向延伸到栅极114的第一边缘124下方的位置。
在本公开的某些方面，p型材料层120可以水平地延伸到栅极114的第一边缘124的约0至约0.7μm内的点。在本公开的某些方面，p型材料层120可以水平地延伸到栅极114的第一边缘124的约0至约0.5μm内的点。在本公开的某些方面，p型材料层120可以水平地延伸到栅极114的第一边缘124的约0至约0.3μm内的点。在本公开的一个方面，p型材料层120可以至少从源极110下方水平地延伸到栅极114的第二边缘122下方的位置。在本公开的某些方面，p型材料层120可以水平地延伸到栅极114的第二边缘122的约0至约0.7μm内的点。在本公开的某些方面，p型材料层120可以水平地延伸到栅极114的第二边缘122的约0至约0.5μm内的点。在本公开的某些方面，p型材料层120可以水平地延伸到栅极114的第二边缘122的约0至约0.3μm内的点。
在其他方面，如图3所示，可以看到p型材料层120的长度，长度P 120与其他组件的位置和/或长度相关。长度SD可以是源极110的边缘142和漏极112的边缘144之间的长度，如图3中通过线150所示。
在一个方面，p型材料层120的长度可以从SD长度的10％延伸到20％，意味着p型材料层120可以延伸超过源极110的边缘142的10％至20％朝向漏极112。在一个方面，p型材料层120的长度可以从SD长度的20％延伸到30％，意味着p型材料层120可以延伸超过源极110的边缘142的20％至30％朝向漏极112。在一个方面，p型材料层120的长度可以从SD长度的30％延伸到40％，意味着p型材料层120可以延伸超过源极110的边缘142的30％至40％朝向漏极112。在一个方面，p型材料层120的长度可以从SD长度的40％延伸到50％，意味着p型材料层120可以延伸超过源极110的边缘142的40％至50％朝向漏极112。在一个方面，p型材料层120的长度可以从SD长度的50％延伸到60％，意味着p型材料层120可以延伸超过源极110的边缘142的50％至60％朝向漏极112。
在本公开的一个方面，如图所示，如箭头长度P+106所示，p+层106可以不在基板层102的整个区域上延伸。在此方面，p+层106可以如下文详细描述的选择性地布置，p+层106可以如下文详细描述的布置在整个长度上并且如下文详细描述的选择性地去除，p+层106可以如下文详细描述的布置在整个长度上并且选择性地电中和等。因此，下文描述的p+层106的具体构造包括导致p+层106具有如下所述的操作构造和布置的这些构造中的任一种。换言之，p+层106的长度和/或尺寸不包括部分电中和或部分蚀刻的部分。p+层106的长度和/或尺寸可取决于晶体管100的应用、晶体管100的要求等。
参考以下进一步描述的方面，p+层106可以平行于箭头长度P+106水平延伸。此外，p+层106可以平行于箭头长度P+106水平延伸到由垂直于箭头长度P+106的线限定的点并且如图所示延伸穿过晶体管100的组件。
在本公开的某些方面，p+层106可以延伸到栅极114的第一边缘124的约0至约0.7μm内的点。在本公开的某些方面，p+层106可以延伸到栅极114的第一边缘124的约0至约0.5μm内的点。在本公开的某些方面，p+层106可以延伸到栅极114的第一边缘124的约0至约0.3μm内的点。在本公开的一个方面，p+层106可以至少从源极110下方横向延伸到栅极114的第二边缘122下方的位置。在本公开的某些方面，p+层106可以延伸到栅极114的第二边缘122的约0至约0.7μm内的点。在本公开的某些方面，p+层106可以延伸到栅极114的第二边缘122的约0至约0.5μm内的点。在本公开的某些方面，p+层106可以延伸到栅极114的第二边缘122的约0至约0.3μm内的点。
在其他方面，p+层106的长度，长度P+106也可以基于如图3所示的长度SD相对于其他组件的位置和/或长度可见。在这种情况下，长度SD可以是源极110的边缘142朝向漏极112的边缘144之间的长度，如图3所示。
在一个方面，p+层106的长度可以从SD长度的10％延伸到20％，意味着p+层106可以延伸超过源极110的边缘142的10％至20％朝向漏极112。在一个方面，p+层106的长度可以从SD长度的20％延伸到30％，意味着p+层106可以延伸超过源极110的边缘142的20％至30％朝向漏极112。在一个方面，p+层106的长度可以从SD长度的30％延伸到40％，意味着p+层106可以延伸超过源极110的边缘142的30％至40％朝向漏极112。在一个方面，p+层106的长度可以从SD长度的40％延伸到50％，意味着p+层106可以延伸超过源极110的边缘142的40％至50％朝向漏极112。在一个方面，p+层106的长度可以从SD长度的50％延伸到60％，意味着p+层106可以延伸超过源极110的边缘142的50％至60％朝向漏极112。在一个方面，p+层106的长度可以从SD长度的60％延伸到70％，意味着p+层106可以延伸超过源极110的边缘142的60％至70％朝向漏极112。在一个方面，p+层106的长度可以从SD长度的70％延伸到80％，意味着p+层106可以延伸超过源极110的边缘142的70％至80％朝向漏极112。
可以在源极110和漏极112之间为栅极114提供栅极触点。此外，在本公开的某些方面，栅极触点可以设置在阻挡层108上。在一个方面，栅极触点可以直接设置在阻挡层108上。
栅极114可以由铂(Pt)、镍(Ni)和/或金(Au)形成，然而，可以使用本领域技术人员已知的其他金属来实现肖特基效应。在一个方面，栅极114可以包括可以具有三层结构的肖特基栅极触点。由于某些材料的高粘附性，这种结构可能具有优势。在一个方面，栅极114还可以包括高导电金属的覆盖层。在一个方面，栅极114可以配置为T形栅极。
在另一个方面，一个或多个金属覆盖层可以设置在源极110、p型材料触点118、漏极112和栅极114中的一个或多个上。覆盖层可以是Au、银(Ag)、Al、Pt、Ti、Si、Ni、Al和/或铜(Cu)。其他合适的高导电金属也可以用于覆盖层。在一个或多个方面，金属覆盖层可以电连接至p型材料触点118。在另一个方面，源极110、p型材料触点118、漏极112和栅极114可以包括Au、银(Ag)、Al、Pt、Ti、Si、Ni、Al和/或铜(Cu)。也可以使用其他合适的高导电金属。
图8示出了根据本公开的晶体管的另一个方面的截面图。特别地，图8示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。在图8的方面，p型材料层120可以形成在基板层102之中或之上，并且晶体管100可以包括第二缓冲层126。虽然图8示出了具有第一缓冲层104和第二缓冲层126的晶体管100，但晶体管100也可以仅使用一个缓冲层104。在一个方面，为了在基板层102中形成p型材料层120，可以在基板层102中注入Al并退火。在一个方面，基板层102可以掺杂有p型材料层120。在一个方面，基板层102可以掺杂硼以形成p型材料层120。其他材料也被考虑，包括Ga。靠近p型材料层120表面的p型材料层120的长度可以使用其他方面中描述的技术来限制。
在一个方面，第二缓冲层126可以在第一缓冲层104的与基板层102相对的第一缓冲层104的一侧上沉积或生长。在一个方面，第二缓冲层126直接形成在第一缓冲层104上。在一个方面，第二缓冲层126可以是如氮化镓(GaN)、AlN等的高纯度材料。在一个方面，第二缓冲层126可以是高纯度GaN。在一个方面，第二缓冲层126可以是高纯度AIN。第二缓冲层126可以是p型材料或n型材料。在另一个方面，第二缓冲层126可以是未掺杂的。
在本公开的晶体管100的方面，源极110、栅极114和/或漏极112的触点可以包括Al、Ti、Si、Ni和/或Pt。在一些方面，p型材料触点118可以包括Al、Ti、Si、Ni和/或Pt。在特定方面，源极110、栅极114和/或漏极112的触点的材料可以与p型材料触点118的材料相同。在这方面，使用相同的材料可能是有益的，因为制造可能更容易、简化和/或成本更低。在其他方面，源极110、栅极114、漏极112和p型材料触点118的触点材料可以不同。
在本公开的晶体管100的方面，p+层106可以是递变层。在一个方面，p+层106可以是阶梯递变层。在一个方面，p+层106可以是多层。在一个方面，p型材料层120可以是递变层。在一个方面，p型材料层120可以是阶梯递变层。在一个方面，p型材料层120可以是多层。
图9示出了根据本公开的晶体管的另一个方面的截面图。特别地，图9示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。
具体地，图9的晶体管100可以包括如上所描述的p+层106(图9中未示出)。在其他方面，图9的晶体管100可以不使用如图9所示的p+层106。在图9的一个方面，晶体管100可以仅用p+层106来实现。在图9的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图9的一个方面，晶体管100可以仅用p型材料层120来实现。
图9进一步示出了场板132的实现方式。在一个方面，场板132可以布置在栅极114和漏极112之间的间隔层117上。在一个方面，场板132可以沉积在栅极114和漏极112之间的间隔层117上。在一个方面，场板132可以电连接到晶体管100中的一个或多个其他组件。在一个方面，场板132可以不电连接到晶体管100的任何其他组件。在一些方面，场板132可以与栅极114相邻并且可以至少部分地在栅极114上方包括电介质材料的附加间隔层117以将栅极114与场板132隔离。在一些方面，场板132可以覆盖栅极114并且可以至少部分地在栅极114上方包括电介质材料的附加间隔层117以将栅极114与场板132隔离。
场板132可以从栅极114的边缘延伸不同的距离，合适的距离范围为约0.1至2微米。在一些方面，场板132可以包括许多不同的导电材料，其中合适的材料是使用标准金属化方法沉积的金属或金属的组合。在一个方面，场板132可以包括钛、金、镍、钛/金、镍/金等。
在一个方面，场板132可以形成在栅极114和漏极112之间的间隔层117上，场板132靠近栅极114但不与栅极114重叠。在一个方面，栅极114和场板132之间的空间可以足够宽以将栅极114与场板132隔离，同时足够小以最大化由场板132提供的场效应。
在某些方面，场板132可以降低晶体管100中的峰值工作电场。在某些方面，场板132可以降低晶体管100中的峰值工作电场并且可以增加晶体管100的击穿电压。在某些方面，场板132可以降低晶体管100中的峰值工作电场并且可以减少晶体管100中的俘获。在某些方面，场板132可以降低晶体管100中的峰值工作电场并且可以降低晶体管100中的漏电流。
在本公开的实施方式中，异质界面152可以在阻挡层108和缓冲层104之间。在一个方面，可以形成制造欧姆触点的源极110和漏极112电极，使得当栅极114电极被偏压在合适的水平时，电流通过在缓冲层104和阻挡层108之间的异质界面152处感应的二维电子气(2DEG)在源极110和漏极112电极之间流动。在一个方面，异质界面152可以在.005μm至.007μm、0.007μm至.009μm和.009μm至.011μm的范围内。
图10示出了根据本公开的晶体管的另一个方面的截面图。具体地，图10示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。特别地，在一些方面，图10的晶体管100可以包括如上所述的p+层106(图10中未示出)。其他方面可以不使用p+层106。在图10的一个方面，晶体管100可以仅用p+层106来实现。在图10的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图10的一个方面，晶体管100可以仅用p型材料层120来实现。
在各个方面，使用隐埋p层，例如p+层106和/或p型材料层120可能有利于晶体管100实现为用于RF应用的HEMT以获得高击穿电压和输入和输出之间的良好隔离。
然而，在一些应用中，例如RF开关应用，隐埋p层可以不连接到如本文所描述的源极110。在此方面，当晶体管100处于关断状态时，p层(p+层106和/或p型材料层120)与漏极112之间的正偏压导电可能导致输入-输出隔离的损失。为了避免、最小化和/或限制这个问题，本公开的图10中所示的方面可以包括将隐埋p层(p+层106和/或p型材料层120)连接到栅极114。
具体地，图10进一步说明了p型材料触点118可以通过连接部154(栅极互连)电连接到栅极114。在一个方面，连接部154可以形成在间隔层116和/或间隔层117上以在p型材料触点118和栅极114之间延伸。在一些方面，连接部154可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、合适的材料是金属或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
在一些方面，源极110和漏极112可以相对于栅极114对称。在一些切换器件应用方面，源极110和漏极112可以相对于栅极114对称。
图10配置的附加优点可以是p层可以用作第二栅极，这允许使用多个阻挡层108和/或多个沟道层。在此方面，多个阻挡层108和/或多个沟道层可以降低晶体管100的导通电阻，这是一个重要的性能特性。在图10的其他方面，可以在不显着增加输入-输出电容的情况下获得减小的导通电阻，这是另一个重要特性。在某些方面，图10配置可以实现Ron-Coff乘积的减小，这是RF开关的重要品质因数。
图11示出了根据本公开的晶体管的另一个方面的部分平面图。具体地，图11示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。特别地，在一些方面，图11的晶体管100可以配置为使得p层可以被设置有单独的触点162并且可以配置为接收它自己的偏压和信号。以这种方式，p层可以用于调节晶体管100的特性。
图11进一步示出了包括源极110、栅极114和漏极112的晶体管100。在此方面，为了理解的清楚起见，可能未示出晶体管100的各种层和组件中的一些。
在图11的一个方面，晶体管100可以仅用p+层106来实现。在图11的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图11的一个方面，晶体管100可以仅用p型材料层120来实现。在每种情况下，p+层106和p型材料层120用虚线表示，该虚线表示被隐埋的一个或多个层。
在一个方面，p型材料层120可以设置有触板162。在这方面，p型材料层120通过触板162可以接收其自身的偏压和信号。在此方面，p型材料层120可以用于调节晶体管100的特性。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在一些方面，连接部166可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、合适的材料是金属或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
在一个方面，p+层106可以设置有触板162。在这方面，p+层106通过触板162可以接收其自身的偏压和信号。在此方面，触板162可以用于调节晶体管100的特性。
在一个方面，p+层106可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。
在一个方面，连接部166可以是从p型材料触点118延伸到触板162的金属连接。在一个方面，触板162可以是隐埋触板。在此方面，触板162可以隐埋在晶体管100的上述结构中的任一种中。在一个方面，触板162可以布置在阻挡层108上。在一个方面，触板162可以直接布置在阻挡层108上。在一个方面，触板162可以布置在阻挡层108上的间隔层116上。在一个方面，触板162可以是单独的并且与栅极114、源极110和/或漏极112分离。图11进一步示出了电连接到栅极114的栅极焊盘168。需要说明的是，图11所示的p型材料触点件118、连接部166、触板162、p+层106、p型材料层120等的尺寸、布置和配置仅是示例性的。其他尺寸、布置和配置也被考虑。
图12示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图12示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。特别地，在一些方面，图12的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图12的一个方面，晶体管100可以仅用p+层106来实现。在图12的一个方面，晶体管100可以用p+层106和p型材料层120(图12中未示出)来实现。在图12的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图12的晶体管100示出了通过连接部140连接到源极110的场板132(源极-场板互连)。在这方面，场板132可以不包括到p型材料层120的连接。在一个方面，连接部140可以形成在间隔层116和/或间隔层117上以在场板132和源极110之间延伸。在一个方面，连接部140可以在相同的制造步骤期间与场板132一起形成。在一个方面，可以使用多个连接部140。在一个方面，可以使用多个场板132。在一个方面，可以使用多个场板132并且多个场板132中的每一个可以用在其之间的介电材料堆叠。在一些方面，连接部140可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、合适的材料是金属或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
图13示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图13示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图13的晶体管100可以包括如上所述的p+层106(图13中未示出)。其他方面可以不使用p+层106。在图13的一个方面，晶体管100可以仅用p+层106来实现。在图13的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图13的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图13的晶体管100示出了通过连接部140连接到源极110的场板132。图13进一步示出了p型材料触点118可以通过连接部138电连接到源极110。在一个方面，连接部138可以形成在间隔层116和/或间隔层117上以在p型材料触点118和源极110之间延伸。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而没有任何中间连接。在一些方面，连接部138可以包括使用标准金属化方法沉积的导电材料、许多不同的导电材料、合适的材料是金属或金属的组合。在一个方面，材料可以包括钛、金、镍等中的一种或多种。
图14示出了根据本公开的晶体管的制造方法。具体地，图14示出了用于制造本公开的晶体管100的示例性方法500。应当注意，方法500仅仅是示例性的并且可以与本文公开的各个方面一致地进行修改。
方法500可以通过形成基板层102在步骤502开始。基板层102可以由碳化硅(SiC)制成。在一些方面，基板层102可以是半绝缘SiC基板、p型基板、n型基板等。在一些方面，基板层102可以被非常轻地掺杂。在一个方面，背景杂质水平可能较低。在一个方面，背景杂质水平可以是1E15/cm3或更小。基板层102可以由选自6H、4H、15R、3C SiC等的组的SiC形成。在另一个方面，基板层102可以是GaAs、GaN或适用于本文所描述的应用的其他材料。在另一个方面，基板层102可以包括蓝宝石、尖晶石、ZnO、硅或能够支持III族氮化物材料生长的任何其他材料。
在涉及图2和图3的晶体管100的第一方面中，方法500可以包括将Al注入基板层102以在基板层102中形成p型材料层120的步骤504，例如图2和图3中所示。p型材料层120可以通过Al的离子注入和退火形成。在一个方面，可以在生长任何GaN层之前通过Al的注入和退火来形成p型材料层120。在一个方面，离子注入可以利用沟道注入。在一个方面，沟道注入可以包括将离子束对准基板层102。离子束的对准可以导致提高的注入效率。在一些方面，方法500还可以包括将Al注入基板层102以在基板层102中形成p+层106，例如如图2和图3所示。此后，基板层102可以如本文所定义的进行退火。在一个方面，p型材料层120可以在25℃下以E1＝100keV的注入能量和1E13cm2的剂量在使用沟道效应条件注入的4H-SiC中通过离子注入27Al来形成。在一个方面，p型材料层120可以在25℃下以E2＝300keV的注入能量和1E13cm2的剂量在使用沟道效应条件注入的4H-SiC中通过离子注入27Al来形成。然而，也可以预期其他注入能量和剂量。
在涉及图3和图4的晶体管100的第一方面，缓冲层104可以在步骤506形成在基板层102上。缓冲层104可以生长或沉积在基板层102上。在一个方面，缓冲层104可以是GaN。另一个方面，缓冲层104可以由LEO形成。在一个方面，成核层136可以形成在基板层102上并且缓冲层104可以在步骤506形成在成核层136上。缓冲层104可以生长或沉积在成核层136上。在一个方面，缓冲层104可以是GaN。另一个方面，缓冲层104可以由LEO形成。
在涉及图4和图5的晶体管100的第二方面，作为步骤504的另一部分，方法500可以包括在基板层102上形成外延层202。此后，可以将外延层202去除、蚀刻、损坏等以在外延层202中形成p型材料层120，如图3和图4所示。此外，p+层106可如本文所描述的形成。
在涉及图4和图5的晶体管100的第二方面，缓冲层104可以在步骤506形成在外延层202上。缓冲层104可以生长或沉积在外延层202上。在一个方面，缓冲层104可以是GaN。另一个方面，缓冲层104可以由LEO形成。
在步骤508，可以在缓冲层104上形成阻挡层108。阻挡层108可以是n型导电层或者可以是未掺杂的。在一个方面，阻挡层108可以是AIGaN。
在步骤510，可以形成间隔层116。间隔层116可以是钝化层，如SiN、AlO、SiO、SiO2、AlN等，或者结合其多个层的组合，其可以沉积在阻挡层108的暴露表面上方。在本公开的另一个方面，为了产生与p型材料层120接触的位置，可以通过去除阻挡层108的至少一部分和缓冲层104的至少一部分来产生凹部。凹部119可以去除与源极110相关联的区域的一部分内的p型材料层120上方的任何材料，从而暴露与基板层102相对的一侧上的p型材料层120。在本公开的另一个方面，为了产生与p+层106接触的位置，可以通过去除阻挡层108的至少一部分和缓冲层104的至少一部分来产生凹部119。凹部形成方法可以去除与源极110相关联的区域的一部分内的p+层106上方的任何材料，从而暴露与基板层102相对的一侧上的p+层106。
此外，在作为步骤512的一部分的方法500期间，源极110可以布置在阻挡层108上。源极110可以是可以被退火的合适材料的欧姆触点。例如，源极110可以在约500℃至约800℃的温度下退火约2分钟。然而，也可以利用其他时间和温度。例如，约30秒至约10分钟的时间可以是可接受的。在一些方面，源极110可以包括Al、Ti、Si、Ni和/或Pt。在一个方面，可以在阻挡层108中形成在作为N+材料的源极110下方的区域164。在一个方面，漏极112下方的区域164可以是Si掺杂的。
此外，在作为步骤512的一部分的方法500期间，漏极112可以布置在阻挡层108上。与源极110一样，漏极112可以是Ni或其他合适材料的欧姆触点，并且也可以类似的方式进行退火。在一个方面，n+注入可与阻挡层108结合使用，并且对注入制造触点。在一个方面，可以在阻挡层108中形成位于漏极112下方的作为N+材料的区域164。在一个方面，漏极112下方的区域164可以是Si掺杂的。
此外，在作为步骤512的一部分的方法500期间，栅极114可以布置在源极110和漏极112之间的阻挡层108上。可以通过蒸发沉积或其他技术为栅极114形成Ni、Pt、AU等的层。然后可以通过沉积Pt和Au或其他合适的材料来完成栅极结构。在一些方面，栅极114的触点可以包括Al、Ti、Si、Ni和/或Pt。
此外，在作为步骤512的一部分的方法500期间，可以形成p型材料触点118。一旦暴露p+层106，就可以蒸发镍或另一种合适的材料以沉积p型材料触点118。例如，可以对镍或另一种合适的材料退火以形成欧姆触点。在一些方面，p型材料触点118的触点可以包括Al、Ti、Si、Ni和/或Pt。这种沉积和退火方法可以利用本领域技术人员已知的常规技术进行。例如，可以在约600℃至约1050℃的温度下对p型材料触点118的欧姆触点进行退火。一旦p型材料触点118已经形成在p+层106上，金属覆盖层可以将p+层106的p型材料触点118电连接至源极110。这样做可以将p+层106和源极110的电导率保持在相同的电位。
可以形成制造欧姆触点的源极110和漏极112电极，使得当栅极114电极被偏压在合适的水平时，电流通过在缓冲层104和阻挡层108之间的异质界面152处感应的二维电子气(2DEG)在源极110和漏极112电极之间流动。在一个方面，异质界面152可以在.005μm至.007μm、0.007μm至.009μm和.009μm至.011μm的范围内。
栅极114可以在间隔件或间隔层116的顶部上延伸。可以蚀刻间隔层116并沉积栅极114，使得栅极114的底部在阻挡层108的表面上。形成栅极114的金属可以被图案化以延伸跨越间隔层116，使得栅极114的顶部形成场板132。
此外，在作为步骤512的一部分的方法500的一些方面期间，场板132可以布置在另一个间隔层117的顶部并且可以与栅极114分离。在一个方面，场板132可以沉积在栅极114和漏极112之间的间隔层117上。在一些方面，场板132可以包括许多不同的导电材料，其中合适的材料是使用标准金属化方法沉积的金属或金属的组合。在一个方面，场板132可以包括钛、金、镍、钛/金、镍/金等。在一个方面，连接部140可以在相同的制造步骤期间与场板132一起形成(参见图12)。在一个方面，可以使用多个场板132。在一个方面，可以使用多个场板132并且多个场板132中的每一个可以用在其之间的介电材料堆叠。在一个方面，场板132朝向栅极114的边缘朝向漏极112延伸。在一个方面，场板132朝向源极110延伸。在一个方面，场板132朝向漏极112和朝向源极110延伸。在另一个方面，场板132不朝向栅极114的边缘延伸。最后，该结构可以覆盖有介电间隔层，例如氮化硅。介电间隔层也可以与间隔层116类似地实现。此外，应当注意，图中所示的栅极114的横截面形状是示例性的。例如，栅极114的截面形状在一些方面可以不包括T形延伸部。可以利用栅极114的其他构造，例如图8或图1中所示的栅极114的构造。
此外，在作为步骤512的一部分的方法500的一些方面期间，可以形成连接部154。在一个方面，连接部154可以形成为在p型材料触点118和栅极114之间延伸(参见图16)。在一个方面，连接部154可以形成在间隔层116上以在p型材料触点118和栅极114之间延伸。
此外，在作为步骤512的一部分的方法500的一些方面期间，可以形成连接部140(参见图13)。在一些方面，场板132可以通过连接部140电连接到源极110。在一个方面，连接部140可以形成在间隔层117上以在场板132和源极110之间延伸。
此外，在作为步骤512的一部分的方法500的一些方面期间，可以形成连接部166和触板162(参见图11)。在一个方面，p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。此外，在方法500的一些方面期间，可以形成栅极板(gate pad)168。
应当注意，方法500的步骤可以按照与上述方面一致的不同顺序来进行。此外，可以修改方法500以具有与本文公开的各个方面一致的更多或更少的方法步骤。在方法500的一个方面，晶体管100可以仅用p+层106来实现。在方法500的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在方法500的一个方面，晶体管100可以仅用p型材料层120来实现。
图15示出了与常规注入条件的模拟相比，根据本公开的方面的以沟道效应条件注入的Al的分布。具体地，图15示出了与常规注入条件(TRIM)离轴的模拟相比，在采用沟道效应条件注入的4H-SiC中27Al在沿C轴的分布(二次离子质谱(SIMS)数据)。使用的注入能量为E1＝100keV和E2＝300keV，25℃下的剂量为1E13cm2。在此方面，可以与该注入能量和剂量一致地注入p型材料层120。然而，如本文所描述的，其他注入能量和剂量也被考虑。
在一个方面，p型材料层120的掺杂浓度可以小于p+层106。在一个方面，p+层106可以最小可实现的薄层电阻尽可能高地掺杂。在一个方面，p型材料层120的注入浓度可以小于p+层106。在一个方面，p+层106可以具有尽可能高的注入浓度，同时具有最小可实现的薄层电阻。在一个方面，p型材料层120可以具有小于1019的注入浓度。在一个方面，p型材料层120可以具有小于1020的注入浓度。在一个方面，p型材料层120可具有1017-1020、1019-1020、1018-1019或1017-1018的注入浓度。在一个方面，p+层106可以具有1019或更大的注入浓度。在一个方面，p+层106可以具有1018-1020、1018-1019或1019-1020的注入浓度。
在一个方面，p型材料层120掺杂可以小于1E17cm3。在一个方面，p型材料层120掺杂可以小于2E17cm3。在一个方面，p型材料层120掺杂可以小于6E17cm3。在一个方面，p型材料层120掺杂可以小于2E18cm3。在一个方面，p型材料层120掺杂可以在5E15至5E17/cm3的范围内。在这些方面，p+层106掺杂浓度可以大于p型材料层120的掺杂浓度。
图16示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图16示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图16的晶体管100可以包括如上所述的p+层106(图16中未示出)。其他方面可以不使用p+层106。在图16的一个方面，晶体管100可以仅用p+层106来实现。在图16的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图16的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图16示出了可以包括栅极114以及连接部154的晶体管100。在一个方面，连接部154可以将栅极114连接到p型材料触点118。在一个方面，栅极114可以是T形栅极。在一个方面，栅极114可以是非T形栅极。
图17示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图17示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图17的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图17的一个方面，晶体管100可以仅用p+层106来实现。在图17的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图17的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图17示出了可以在基板层102中包括p+层106的晶体管100。在一个方面，晶体管100可以包括在基板层102中的p型材料层120。在一个方面，晶体管100可以包括外延层202中的p+层106。在一个方面，晶体管100可以包括在外延层202中的p型材料层120。在一个方面，晶体管100可以包括基板层102中的p+层106、基板层102中的p型材料层120、外延层202中的p+层106和外延层202中的p型材料层120。图17进一步示出了晶体管100可以包括场板132。
图18示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图18示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图18的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图18的一个方面，晶体管100可以仅用p+层106来实现。在图18的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图18的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图18示出了晶体管100可以包括场板132。在一个方面，晶体管100还可以包括将场板132连接到源极110的连接部140。在一个方面，晶体管100还可以包括将场板132和/或源极110连接到p型材料触点118的连接部138。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而没有任何中间连接。
图19示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图19示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图19的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图19的一个方面，晶体管100可以仅用p+层106来实现。在图19的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图19的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图19示出了可以在基板层102中包括p型材料层120的晶体管100。在一个方面，晶体管100可以包括在外延层202中的p型材料层120。在一个方面，晶体管100可以在基板层102中包括p型材料层120并且可以在外延层202中包括p型材料层120。
在图19的一个方面，晶体管100可以包括场板132。在一个方面，晶体管100还可以包括将场板132连接到源极110的连接部140。在一个方面，晶体管100还可以包括将场板132和/或源极110连接到p型材料触点118的连接部138(源极互连)。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而没有任何中间连接。
图20示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图20示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图20的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图20的一个方面，晶体管100可以仅用p+层106来实现。在图20的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图20的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图20示出了可以在外延层202中包括p+层106的晶体管100。图20进一步示出晶体管100可以包括外延层202中的p型材料层120。
在图20的一个方面，晶体管100可以包括场板132。在一个方面，晶体管100还可以包括将场板132连接到源极110的连接部140。在一个方面，晶体管100还可以包括将场板132和/或源极110连接到p型材料触点118的连接部138(源极互连)。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而没有任何中间连接。
图21示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图21示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图21的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图21的一个方面，晶体管100可以仅用p+层106来实现。在图21的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图21的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图21示出了可以在基板层102中包括p型材料层120的晶体管100。在如图21所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，栅极114可以是非T形栅极。
在图21的一个方面，晶体管100可以包括场板132。在一个方面，晶体管100还可以包括将场板132连接到源极110的连接部140。在一个方面，晶体管100还可以包括将场板132和/或源极110连接到p型材料触点118的连接部138。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而没有任何中间连接。
图22示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图22示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图22的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图22的一个方面，晶体管100可以仅用p+层106来实现。在图22的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图22的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图22示出了可以在基板层102中包括p型材料层120的晶体管100。在如图22所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，栅极114可以是非T形栅极。在一个方面，
晶体管100可以包括连接部154。在一个方面，连接部154可以将栅极114连接到p型材料触点118。
图23示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图23示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图23的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图23的一个方面，晶体管100可以仅用p+层106来实现。在图23的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图23的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图23示出了可以在外延层202中包括p型材料层120的晶体管100。在如图23所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，晶体管100可以包括连接部154。在一个方面，连接部154可以将栅极114连接到p型材料触点118。
图24示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图24示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图24的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图24的一个方面，晶体管100可以仅用p+层106来实现。在图24的一个方面，晶体管100可以用p+层106和p型材料层120(未示出)来实现。在图24的一个方面，晶体管100可以仅用p型材料层120(未示出)来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图24示出了可以在外延层202中包括p+层106的晶体管100。在如图24所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，栅极114可以是非T形栅极。在一个方面，晶体管100可以包括连接部154。在一个方面，连接部154可以将栅极114连接到p型材料触点118。
图25示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图25示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图25的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图25的一个方面，晶体管100可以仅用p+层106来实现。在图25的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图25的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图25示出了可以在基板层102中包括p型材料层120的晶体管100。在一个方面，晶体管100可以包括在外延层202中的p型材料层120。在一个方面，晶体管100可以在基板层102中包括p型材料层120并且可以在外延层202中包括p型材料层120。
在如图25所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，晶体管100可以包括连接部154。在一个方面，连接部154可以将栅极114连接到p型材料触点118。
图26示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图26示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图26的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图26的一个方面，晶体管100可以仅用p+层106来实现。在图26的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图26的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图26示出了可以在外延层202中包括p+层106的晶体管100。图26进一步示出晶体管100可以包括外延层202中的p型材料层120。在一个方面，晶体管100可以包括外延层202中的p+层106并且可以包括外延层202中的p型材料层120。
在如图26所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，晶体管100可以包括连接部154。在一个方面，连接部154可以将栅极114连接到p型材料触点118。
图27示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图27示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图27的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图27的一个方面，晶体管100可以仅用p+层106来实现。在图27的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图27的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图27示出了可以在外延层202中包括p+层106的晶体管100。图27进一步示出晶体管100可以包括外延层202中的p型材料层120。在一个方面，晶体管100可以包括外延层202中的p+层106和外延层202中的p型材料层120。
在如图27所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，晶体管100可以包括连接部154。在一个方面，连接部154可以将栅极114连接到p型材料触点118。在如图27所示的一个方面，晶体管100还可以包括场板132。
图28示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图28示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图28的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图28的一个方面，晶体管100可以仅用p+层106来实现。在图28的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图28的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图28示出了可以在外延层202中包括p型材料层120的晶体管100。在如图28所示的一个方面，晶体管100可以包括具有T形截面的栅极114。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图29示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图29示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图29的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图29的一个方面，晶体管100可以仅用p+层106来实现。在图29的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图29的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
在如图29所示的一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，栅极114可以是非T形栅极。在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图30示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图30示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图30的晶体管100可以包括如上所述的p+层106(未示出)。其他方面可以不使用p+层106。在图30的一个方面，晶体管100可以仅用p+层106来实现。在图30的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图30的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图30示出了晶体管100，其可以在基板层102中包括p型材料层120并且可以在外延层202中包括p型材料层120。在如图30所示的一个方面，晶体管100可以包括具有T形截面的栅极114。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图31示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图31示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图31的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图31的一个方面，晶体管100可以仅用p+层106来实现。在图31的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图31的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图31示出了可以在基板层102中包括p+层106的晶体管100。在一个方面，晶体管100可以包括在基板层102中的p型材料层120。在一个方面，晶体管100可以包括基板层102中的p+层106并且可以包括基板层102中的p型材料层120。在如图31所示的一个方面，晶体管100可以包括具有T形截面的栅极114。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
在一个方面，p+层106可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图32示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图32示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图32的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图32的一个方面，晶体管100可以仅用p+层106来实现。在图32的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图32的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图32示出了可以在基板层102中包括p+层106的晶体管100。在一个方面，晶体管100可以包括基板层102中的p型材料层120。在一个方面，晶体管100可以包括基板层102中的p+层106并且可以包括基板层102中的p型材料层120。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。在一个方面，晶体管100可以包括场板132。
在一个方面，p+层106可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图33示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图33示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图33的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图33的一个方面，晶体管100可以仅用p+层106来实现。在图33的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图33的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图33示出了可以在基板层102中包括p+层106的晶体管100。在一个方面，晶体管100可以包括在基板层102中的p型材料层120。在一个方面，晶体管100可以包括基板层102中的p+层106并且可以包括基板层102中的p型材料层120。在一个方面，晶体管100可以包括与栅极114相邻的场板132。在一个方面，晶体管100可以包括具有T形截面的栅极114。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
在一个方面，p+层106可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图34示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图34示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图34的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图34的一个方面，晶体管100可以仅用p+层106来实现。在图34的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图34的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图34示出了可以在基板层102中包括p+层106的晶体管100。在一个方面，晶体管100可以包括在基板层102中的p型材料层120。在一个方面，晶体管100可以包括基板层102中的p+层106并且可以包括基板层102中的p型材料层120。在一个方面，晶体管100可以包括场板132。在一个方面，晶体管100可以包括具有T形截面的栅极114。在一个方面，栅极114可以是非T形栅极。在一个方面，晶体管100还可以包括将场板132连接到源极110的连接部140。
在一个方面，p型材料层120可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。在一个方面，晶体管100还可以包括将场板132和/或源极110连接到p型材料触点118的连接部138。在一个方面，晶体管100还可以包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接至p型材料触点118而不连接至源极110。在一个方面，晶体管100可以进一步包括连接部138和连接部140，其配置为将场板132直接连接到p型材料接触118而没有任何中间连接。
在一个方面，p+层106可以设置有p型材料触点118。p型材料触点118可以电连接到连接部166，该连接部166可以电连接到触板162。在此方面，触板162可以用于调节晶体管100的特性。
图35示出了根据本公开的晶体管的另一个方面的截面图。
具体地，图35示出了晶体管100，其可以包括本文描述的公开的任何一个或多个方面。具体地，在一些方面，图35的晶体管100可以包括如上所述的p+层106。其他方面可以不使用p+层106。在图35的一个方面，晶体管100可以仅用p+层106来实现。在图35的一个方面，晶体管100可以用p+层106和p型材料层120来实现。在图35的一个方面，晶体管100可以仅用p型材料层120来实现。在利用p型材料层120的方面，可以如本文所描述的注入p型材料层120。在利用p型材料层120的方面，可以如本文所描述的形成p型材料层120。在利用p+层106的方面，可以如本文所描述的注入p+层106。在利用p+层106的方面，可以如本文所描述的形成p+层106。
具体地，图35示出了可以在没有p型材料触点118的情况下实现的晶体管100。在此方面，与没有这种p层的晶体管相比，图35的晶体管100连同p型材料层120和/或p+层106也可以减少漏极滞后效应。
因此，本公开提出了在HEMT中形成p型层的更简单的替代解决方案。可以使用当前可用的技术容易地制造所公开的结构。此外，公开的高纯度材料的使用使漏极滞后效应最小化。此外，公开的p型材料层提供减速电场(retarding electric field)以获得具有低泄漏的良好电子约束。此外，本公开的方面已经详细描述了具有p型层的晶体管的变型以及形成那些p型层的方式。所公开的晶体管使RF功率最大化，允许有效放电，并使击穿最大化。
根据本公开的进一步方面，在高电阻率基板上制造的晶体管，例如GaN HEMT，可以用于高功率RF(射频)放大器、高功率射频(RF)应用以及用于低频率高功率切换应用。GaNHEMT的有利的电子和热特性也使它们对切换高功率RF信号非常有吸引力。在此方面，本公开描述了在源极区下方具有隐埋p层的结构以在HEMT中获得高击穿电压
用于包括功率放大器的各种应用，同时消除了由于俘获在缓冲器和/或半绝缘基板中而引起的器件特性的漂移。在用于RF开关的HEMT中，隐埋p层的使用也很重要，以获得高击穿电压和输入和输出之间的良好隔离。
实施例
实施例1.一种装置，包括：基板；在基板上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物阻挡层，III族氮化物阻挡层包括比III族氮化物缓冲层的带隙更高的带隙；电连接至III族氮化物阻挡层的源极；电连接至III族氮化物阻挡层的栅极；电连接至III族氮化物阻挡层的漏极；和以下中的至少一种的p区：在所述III族氮化物阻挡层下方的基板中或基板上。
实施例2.实施例1所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例3.实施例2所述的装置，其中所述p区是注入的。
实施例4.实施例2所述的装置，其中所述p区包括至少两个p区。
实施例5.实施例1所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例6.实施例5所述的装置，其中所述p区是注入的。
实施例7.实施例5所述的装置，其中所述p区包括至少两个p区。
实施例8.实施例1所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中。
实施例9.实施例8所述的装置，其中所述p区注入外延层中。
实施例10.实施例8所述的装置，其中所述p区包括所述外延层中的至少两个p区。
实施例11.实施例8所述的装置，其中所述外延层在III族氮化物阻挡层之下。
实施例12.实施例1所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例13.实施例12所述的装置，其中所述p区中的至少一个是注入的。
实施例14.实施例12所述的装置，其中所述p区包括至少两个p区。
实施例15.实施例1所述的装置，其中所述p区在所述III族氮化物阻挡层之下的所述基板上，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例16.实施例15所述的装置，其中所述p区中的至少一个是注入的。
实施例17.实施例15所述的装置，其中所述p区包括至少两个p区。
实施例18.实施例1所述的装置，还包括场板，其中所述场板是以下中的至少一种：邻近所述栅极和在所述栅极上。
实施例19.实施例18所述的装置，其中所述场板电连接到所述p区。
实施例20.实施例18所述的装置，其中所述场板电连接至所述源极。
实施例21.实施例18所述的装置，其中所述场板电连接到所述源极和所述p区。
实施例22.实施例21所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例23.实施例22所述的装置，其中所述p区是注入的。
实施例24.实施例22所述的装置，其中所述p区包括至少两个p区。
实施例25.实施例21所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例26.实施例25所述的装置，其中所述p区是注入的。
实施例27.实施例25所述的装置，其中所述p区包括至少两个p区。
实施例28.实施例21所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中。
实施例29.实施例28所述的装置，其中所述p区注入外延层中。
实施例30.实施例28所述的装置，其中所述p区包括所述外延层中的至少两个p区。
实施例31.实施例28所述的装置，其中所述外延层在III族氮化物阻挡层之下。
实施例32.实施例21所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例33.实施例32所述的装置，其中所述p区中的至少一个是注入的。
实施例34.实施例32所述的装置，其中所述p区包括至少两个p区。
实施例35.实施例21所述的装置，其中所述p区在所述III族氮化物阻挡层之下的所述基板上，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例36.实施例35所述的装置，其中所述p区中的至少一个是注入的。
实施例37.实施例35所述的装置，其中所述p区包括至少两个p区。
实施例38.实施例1所述的装置，还包括场板，其中所述场板是以下中的至少一种：邻近所述栅极和在所述栅极上。
实施例39.实施例1所述的装置，其中所述栅极包括T形截面。
实施例40.实施例39所述的装置，其中所述栅极电连接到所述p区。
实施例41.实施例39所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例42.实施例41所述的装置，其中所述p区是注入的。
实施例43.实施例41所述的装置，其中所述p区包括至少两个p区。
实施例44.实施例39所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例45.实施例44所述的装置，其中所述p区是注入的。
实施例46.实施例44所述的装置，其中所述p区包括至少两个p区。
实施例47.实施例39所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中。
实施例48.实施例47所述的装置，其中所述p区注入外延层中。
实施例49.实施例47所述的装置，其中所述p区包括所述外延层中的至少两个p区。
实施例50.实施例47所述的装置，其中所述外延层在III族氮化物阻挡层之下。
实施例51.实施例39所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例52.实施例51所述的装置，其中所述p区中的至少一个是注入的。
实施例53.实施例51所述的装置，其中所述p区包括至少两个p区。
实施例54.实施例39所述的装置，其中所述p区在所述III族氮化物阻挡层之下的所述基板上，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例55.实施例54所述的装置，其中所述p区中的至少一个是注入的。
实施例56.实施例54所述的装置，其中所述p区包括至少两个p区。
实施例57.实施例39所述的装置，还包括场板，其中所述场板是以下中的至少一种：邻近所述栅极和在所述栅极上。
实施例58.实施例1所述的装置，其中所述源极电连接到所述p区。
实施例59.实施例58所述的装置，进一步包括配置为将所述源极连接至所述p区的连接部。
实施例60.实施例59所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例61.实施例60所述的装置，其中所述p区是注入的。
实施例62.实施例60所述的装置，其中所述p区包括至少两个p区。
实施例63.实施例59所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例64.实施例63所述的装置，其中所述p区是注入的。
实施例65.实施例63所述的装置，其中所述p区包括至少两个p区。
实施例66.实施例59所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中。
实施例67.实施例66所述的装置，其中所述p区注入外延层中。
实施例68.实施例66所述的装置，其中所述p区包括所述外延层中的至少两个p区。
实施例69.实施例66所述的装置，其中所述外延层在III族氮化物阻挡层之下。
实施例70.实施例59所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例71.实施例70所述的装置，其中所述p区中的至少一个是注入的。
实施例72.实施例70所述的装置，其中所述p区包括至少两个p区。
实施例73.实施例59所述的装置，其中所述p区在所述III族氮化物阻挡层之下的所述基板上，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例74.实施例73所述的装置，其中所述p区中的至少一个是注入的。
实施例75.实施例73所述的装置，其中所述p区包括至少两个p区。
实施例76.实施例59所述的装置，还包括场板，其中所述场板是以下中的至少一种：邻近所述栅极和在所述栅极上。
实施例77.实施例1所述的装置，进一步包括电连接到所述p区的触板。
实施例78.实施例77所述的装置，还包括将所述触板电连接至所述p区的连接部。
实施例79.实施例77所述的装置，其中所述触板配置为接收以下中的至少一种：偏压和信号。
实施例80.实施例77所述的装置，其中所述触板配置为接收以下中的至少一种：调节所述装置的特性的偏压和调节所述装置的特性的信号。
实施例81.实施例80所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例82.实施例81所述的装置，其中所述p区是注入的。
实施例83.实施例81所述的装置，其中所述p区包括至少两个p区。
实施例84.实施例80所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例85.实施例84所述的装置，其中所述p区是注入的。
实施例86.实施例84所述的装置，其中所述p区包括至少两个p区。
实施例87.实施例80所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中。
实施例88.实施例87所述的装置，其中所述p区注入外延层中。
实施例89.实施例87所述的装置，其中所述p区包括所述外延层中的至少两个p区。
实施例90.实施例87所述的装置，其中所述外延层在III族氮化物阻挡层之下。
实施例91.实施例80所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例92.实施例91所述的装置，其中所述p区中的至少一个是注入的。
实施例93.实施例91所述的装置，其中所述p区包括至少两个p区。
实施例94.实施例80所述的装置，其中所述p区在所述III族氮化物阻挡层之下的所述基板上，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例95.实施例94所述的装置，其中所述p区中的至少一个是注入的。
实施例96.实施例94所述的装置，其中所述p区包括至少两个p区。
实施例97.实施例80所述的装置，还包括场板，其中所述场板是以下中的至少一种：邻近所述栅极和在所述栅极上。
实施例98.实施例1所述的装置，还包括在所述基板上的成核层，其中所述III族氮化物缓冲层在成核层上。
实施例99.实施例98所述的装置，还包括在所述成核层和所述III族氮化物缓冲层之间的中间层。
实施例100.实施例1所述的装置，其中所述p区的长度小于所述基板的整个长度。
实施例101.实施例1所述的装置，其中所述p区设置在所述基板中；并且其中所述p区包括注入到所述基板中的铝。
实施例102.实施例1所述的装置，其中在布置在所述基板上的层中提供所述p区；其中所述层为外延层；并且其中所述层是以下中的至少一种：GaN或SiC。
实施例103.实施例1所述的装置，其中所述III族氮化物缓冲层的厚度具有.7微米至.3微米的范围，所述III族氮化物缓冲层的厚度定义为所述基板的上表面和所述III族氮化物阻挡层的下表面之间的距离。
实施例104.实施例1所述的装置，其中所述基板的上表面和所述III族氮化物阻挡层的下表面之间的一个或多个层的厚度具有.7微米至.3微米的范围。
实施例105.一种装置，包括：基板；在基板上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物阻挡层，III族氮化物阻挡层包括比III族氮化物缓冲层的带隙更高的带隙；电连接至III族氮化物阻挡层的源极；电连接至III族氮化物阻挡层的栅极；电连接至III族氮化物阻挡层的漏极；以下中的至少一种的p区：在所述III族氮化物阻挡层下方的基板中或基板上；以及电连接到所述p区的触板。
实施例106.实施例105所述的装置，还包括将所述触板电连接至所述p区的连接部。
实施例107.实施例105所述的装置，其中所述触板配置为接收以下中的至少一种：偏压和信号。
实施例108.实施例105所述的装置，其中所述触板配置为接收以下中的至少一种：调节所述装置的特性的偏压和调节所述装置的特性的信号。
实施例109.实施例105所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例110.实施例109所述的装置，其中所述p区是注入的。
实施例111.实施例105所述的装置，其中所述p区包括至少两个p区。
实施例112.实施例105所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例113.一种装置，包括：基板；在基板上的III族氮化物缓冲层；在III族氮化物缓冲层上的III族氮化物阻挡层，III族氮化物阻挡层包括比III族氮化物缓冲层的带隙更高的带隙；电连接至III族氮化物阻挡层的源极；电连接至III族氮化物阻挡层的栅极；电连接至III族氮化物阻挡层的漏极；和以下中的至少一种的p区：在所述III族氮化物阻挡层下方的基板中或基板上，其中所述栅极电连接到所述p区。
实施例114.实施例13所述的装置，还包括将所述栅极电连接至所述p区的连接部。
实施例115.实施例113所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板上。
实施例116.实施例115所述的装置，其中所述p区是注入的。
实施例117.实施例113所述的装置，其中所述p区包括至少两个p区。
实施例118.实施例113所述的装置，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例119.实施例118所述的装置，其中所述p区是注入的。
实施例120.实施例118所述的装置，其中所述p区包括至少两个p区。
实施例121.实施例113所述的装置，还包括在所述基板上的外延层并且所述p区在所述外延层中。
实施例122.一种制造器件的方法，包括：提供基板；在所述基板上提供III族氮化物缓冲层；在所述III族氮化物缓冲层上提供III族氮化物阻挡层，所述III族氮化物阻挡层包括比III族氮化物缓冲层的带隙更高的带隙；将源极电连接到所述III族氮化物阻挡层；将栅极电连接到所述III族氮化物阻挡层；将漏极电连接到所述III族氮化物阻挡层；和提供具有以下中的至少一种的p区：在所述III族氮化物阻挡层下方的所述基板中或所述基板上。
实施例123.实施例122所述的制造器件的方法，还包括注入所述p区。
实施例124.实施例122所述的制造器件的方法，其中所述p区在所述III族氮化物阻挡层下方的所述基板中。
实施例125.实施例122所述的制造器件的方法，还包括在所述基板上提供外延层并且所述p区在所述外延层中。
实施例126.实施例122所述的制造器件的方法，还包括在所述基板上提供外延层并且所述p区在所述外延层中，其中所述p区也在所述III族氮化物阻挡层之下的所述基板中。
实施例127.实施例122所述的制造器件的方法，还包括提供场板，其中所述场板电连接至所述p区。
实施例128.实施例127所述的制造器件的方法，还包括提供场板，其中所述场板电连接至所述源极。
实施例129.实施例128所述的制造器件的方法，其中将所述场板电连接至所述源极和所述p区。
虽然已经根据示例性方面描述了本公开，但是本领域技术人员将认识到，可以在所附权利要求的精神和范围内进行修改来实践本公开。上述给出的这些实施例仅仅是说明性的，并不意味着是本公开的所有可能的设计、方面、应用或修改的详尽列表。

Claims (29)

1.一种装置，包括：
基板；
所述基板上的III族氮化物缓冲层；
所述III族氮化物缓冲层上的III族氮化物阻挡层，所述III族氮化物阻挡层包括比所述III族氮化物缓冲层的带隙更高的带隙；
电连接至所述III族氮化物阻挡层的源极；
电连接至所述III族氮化物阻挡层的栅极；
电连接至所述III族氮化物阻挡层的漏极；
p区，所述p区在所述III族氮化物阻挡层下方的所述基板中或所述基板上；以及
互连部，配置为将所述栅极电连接至所述p区，
其中，所述互连部包括配置和布置为在所述栅极和所述p区之间延伸的导电金属材料。
2.根据权利要求1所述的装置，还包括电连接至所述p区的p型材料触点，
其中，所述互连部被配置为将所述栅极连接至电连接至所述p区的所述p型材料触点；并且
其中，所述互连部包括电连接至所述栅极的栅极互连部。
3.根据权利要求1所述的装置，还包括场板，
其中，所述互连部包括配置和布置在间隔层上的所述导电金属材料。
4.根据权利要求1所述的装置，还包括触点，所述触点电连接至所述p区，
其中，所述互连部配置为将所述栅极连接至电连接至所述p区的所述触点；并且
其中，所述互连部包括配置和布置在间隔层上的所述导电金属材料。
5.根据权利要求1所述的装置，还包括在所述基板上的成核层，其中，所述III族氮化物缓冲层在所述成核层上，
其中所述p区具有平行于其上提供所述III族氮化物缓冲层的所述基板的表面的长度，平行于所述基板的表面的所述p区的长度至少从所述源极向所述栅极延伸，使得所述p区至少不沿垂直于所述基板的表面的所述漏极的纵轴定位；并且其中所述互连部包括配置和布置在间隔层上的所述导电金属材料。
6.根据权利要求5所述的装置，还包括在所述成核层与所述III族氮化物缓冲层之间的中间层，其中所述p区被结构化并且被布置为降低漏极滞后效应；并且
其中所述互连部包括配置和布置在间隔层上的所述导电金属材料。
7.根据权利要求1所述的装置，其中，所述p区的长度小于所述基板的整个长度。
8.根据权利要求1所述的装置，其中，所述p区包括注入到所述基板中的铝。
9.根据权利要求1所述的装置，
其中，在布置在所述基板上的层中还提供所述p区；
其中，所述层为外延层；并且
其中，所述层是以下中的至少一种：GaN或SiC。
10.一种制造器件的方法，包括：
提供基板；
在所述基板上提供III族氮化物缓冲层；
在所述III族氮化物缓冲层上提供III族氮化物阻挡层，所述III族氮化物阻挡层包括比所述III族氮化物缓冲层的带隙更高的带隙；
将源极电连接至所述III族氮化物阻挡层；
将栅极电连接至所述III族氮化物阻挡层；
将漏极电连接至所述III族氮化物阻挡层；
提供p区，所述p区在所述III族氮化物阻挡层下方的所述基板中或所述基板上；和
将互连部从所述栅极电连接至所述p区，
其中，所述互连部包括配置为在所述p区和所述栅极之间延伸的导电金属材料。
11.根据权利要求10所述的方法，还包括：
提供场板，以及
沉积所述导电金属材料，以形成在所述p区和所述栅极之间延伸的所述互连部，
其中所述p区被结构化并且被布置为降低漏极滞后效应。
12.根据权利要求10所述的方法，还包括提供p型材料触点并且将所述p型材料触点电连接至所述p区，
其中，所述互连部包括配置为在所述p型材料触点和所述栅极之间延伸的所述导电金属材料。
13.根据权利要求10所述的方法，还包括在所述基板上提供成核层，其中，所述III族氮化物缓冲层在所述成核层上，
其中所述p区具有平行于其上提供所述III族氮化物缓冲层的所述基板的表面的长度，平行于所述基板的表面的所述p区的长度至少从所述源极向所述栅极延伸，使得所述p区至少不沿垂直于所述基板的表面的所述漏极的纵轴定位，并且
其中，所述互连部包括配置和布置在间隔层上的所述导电金属材料。
14.根据权利要求10所述的方法，其中，将所述p区还设置在所述基板上，并且所述方法还包括将铝注入所述基板中以形成所述p区。
15.根据权利要求10所述的方法，
其中，在布置在所述基板上的层中还提供所述p区；
其中，所述层为外延层；并且
其中，所述层是以下中的至少一种：GaN或SiC；并且
其中，所述互连部包括配置和布置在间隔层上的所述导电金属材料。
16.根据权利要求1所述的装置，其中，所述源极电连接至所述p区。
17.根据权利要求3所述的装置，其中，所述场板连接至所述源极。
18.根据权利要求10所述的方法，还包括将所述源极电连接至所述p区。
19.根据权利要求11所述的方法，还包括将所述场板连接至所述源极。
20.根据权利要求2所述的装置，还包括场板。
21.根据权利要求20所述的装置，其中，所述场板连接至所述源极。
22.一种装置，包括：
基板；
所述基板上的III族氮化物缓冲层；
所述III族氮化物缓冲层上的III族氮化物阻挡层，所述III族氮化物阻挡层包括比所述III族氮化物缓冲层的带隙更高的带隙；
电连接至所述III族氮化物阻挡层的源极；
电连接至所述III族氮化物阻挡层的栅极；
电连接至所述III族氮化物阻挡层的漏极；
p区，所述p区为以下中的至少一种：在所述III族氮化物阻挡层下方的所述基板中或所述基板上；
触板，所述触板电连接至所述p区并且所述触板实现为与所述源极、所述栅极和所述漏极电分离；以及
连接部，将所述触板电连接至所述p区，
其中，所述连接部包括配置为在所述p区和所述触板之间延伸的导电金属材料。
23.根据权利要求22所述的装置，还包括
电连接至所述p区的p型材料触点，
其中，所述连接部包括配置为在所述p型材料触点和所述触板之间延伸的所述导电金属材料。
24.根据权利要求22所述的装置，其中：
所述触板被配置为接收以下中的至少一种：偏压和信号；并且
所述触板被配置和实现为与所述源极、所述栅极和所述漏极电分离；并且
其中，所述触板布置在所述III族氮化物阻挡层上。
25.根据权利要求22所述的装置，其中：
所述p区还在所述III族氮化物阻挡层下方的所述基板上；并且
所述p区被结构化并且被布置为平行于所述III族氮化物阻挡层延伸有限长度，使得所述p区至少部分地位于所述栅极下方并且不超过所述漏极附近的所述栅极。
26.根据权利要求22所述的装置，其中，所述p区是注入的。
27.根据权利要求22所述的装置，其中，所述p区还在所述III族氮化物阻挡层下方的所述基板上；并且其中所述触板布置在所述III族氮化物阻挡层上。
28.根据权利要求22所述的装置，其中：
所述p区还在所述III族氮化物阻挡层下方的所述基板上；并且
所述p区被结构化并且被布置为平行于所述III族氮化物阻挡层延伸整个长度。
29.根据权利要求22所述的装置，其中，所述p区仅被布置在所述III族氮化物阻挡层下方的所述基板中，
其中所述p区具有平行于其上提供所述III族氮化物缓冲层的所述基板的表面的长度，平行于所述基板的表面的所述p区的长度至少从所述源极向所述栅极延伸，使得所述p区至少不沿垂直于所述基板的表面的所述漏极的纵轴定位。
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