JP2000101073A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000101073A
JP2000101073A JP10269961A JP26996198A JP2000101073A JP 2000101073 A JP2000101073 A JP 2000101073A JP 10269961 A JP10269961 A JP 10269961A JP 26996198 A JP26996198 A JP 26996198A JP 2000101073 A JP2000101073 A JP 2000101073A
Authority
JP
Japan
Prior art keywords
region
base region
type
semiconductor device
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10269961A
Other languages
English (en)
Other versions
JP3358558B2 (ja
Inventor
Yoshifumi Okabe
好文 岡部
Yoshihiko Ozeki
善彦 尾関
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP26996198A priority Critical patent/JP3358558B2/ja
Priority to US09/391,236 priority patent/US6603173B1/en
Publication of JP2000101073A publication Critical patent/JP2000101073A/ja
Application granted granted Critical
Publication of JP3358558B2 publication Critical patent/JP3358558B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 空乏層端からベース領域の端部までの距離の
差を小さくすることにより、耐圧及びL負荷接続時のサ
ージ突入時におけるサージ耐量を向上させる。 【解決手段】 U溝50の側壁におけるp型ベース領域
8をチャネル形成領域とするMOSFETをユニットセ
ルとし、このユニットセルを複数有する縦型パワーMO
SFETにおいて、複数のユニットセルのそれぞれのベ
ース領域同士が、全て連結されるようにする。これによ
り、p型ベース領域8の角部(p型ベース領域8のう、
四角形状のU溝50の角に位置する部分)の濃度が低く
ならない。これにより、空乏層端からp型ベース領域8
の端部までの距離の差を小さくすることができ、耐圧及
びL負荷接続時のサージ突入時におけるサージ耐量を向
上させることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置、つまり縦型MOSFET
やIGBTの製造方法に関し、その単体又は電力用半導
体素子を組み込んだMOSICに適用して好適である。
【0002】
【従来の技術】従来より、オン抵抗を低減すべくJFE
T部をなくした構造の電力用半導体素子として、溝の側
壁をチャネル領域とする溝ゲート型の縦型MOSFET
やIGBTが特開昭62−150780号公報にて開示
されている。この従来の溝ゲート型の縦型MOSFET
を図11(a)、(b)に示す。なお、図11(a)は
p型ベース領域のレイアウトを示す図であり、p型ベー
ス領域03を斜線部で示してある。図11(b)は、図
11(a)の断面構成を示している。
【0003】溝ゲート型の縦型MOSFETは、図11
(b)に示すように、n+ 型半導体基板101上に形成
されたn- 型エピタキシャル層(以下、n- 型エピ層と
いう)102の表層部にp型ベース領域103が形成さ
れている共に、p型ベース領域103よりも接合深さの
浅いn+ 型ソース領域104がp型ベース領域103の
表層部に形成されてなり、n+ 型ソース領域104及び
p型ベース領域103を貫通する溝105内にゲート酸
化膜106を介してゲート電極107が形成された構成
となっている。そして、溝105の側壁においてn+
ソース領域104及びn- 型エピ層102にて挟まれた
p型ベース領域103をチャネル領域として、トランジ
スタ動作を行うようになっている。
【0004】このような構成の溝ゲート型の縦型MOS
FETをユニットセル100として、ユニットセル10
0が四角形状を成して構成されており、図11(a)に
示すように、複数のユニットセル100がウェハ上に縦
横規則正しくマトリクス状に配置された構成となってい
る。そして、このユニットセル100の配置のそれぞれ
に1つづつp型ベース領域103が形成された構成、つ
まり、溝105が連結された構成となっているため、隣
接するユニットセル100のp型ベース領域103同士
が接続されておらず、p型ベース領域103のそれぞれ
が点在したレイアウトになっている。そして、点在する
p型ベース領域103のそれぞれにゲート電極107が
配置された構成となっている。
【0005】
【発明が解決しようとする課題】従来のように、隣接す
るp型ベース領域103同士が接続されてないレイアウ
トである場合、四角形状を成すp型ベース領域103の
角部において、不純物拡散の量が少なくなるため、不純
物濃度が小さくなる。このため、対角方向に伸びる空乏
層端からp型ベース領域103の端部までの距離の差が
大きくなってしまい、対角に位置するp型ベース領域1
03同士の間の中央位置において耐圧、さらにL負荷接
続時のサージ突入時におけるサージ耐量が低下するとい
う問題がある。
【0006】本発明は上記問題に鑑みて成され、空乏層
端からベース領域の端部までの距離の差を小さくするこ
とにより、耐圧及びL負荷接続時のサージ突入時におけ
るサージ耐量を向上させることを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項1乃至6に記
載の発明においては、溝部(50、60)の側壁におけ
るベース領域(8)をチャネル形成領域として構成され
たユニットセルを複数有してなり、これら複数のユニッ
トセルのそれぞれのベース領域同士が、全て連結されて
いることを特徴としている。
【0008】このように、溝ゲート型の半導体装置にお
いて、ベース領域同士を全て連結されうことにより、空
乏層端からベース領域の端部までの距離の差を小さくす
ることができ、耐圧及びL負荷接続時のサージ突入時に
おけるサージ耐量を向上させることができる。例えば、
請求項2に示すように、複数のユニットセルそれぞれの
溝部を分離させて半導体基板の主表面に点在した配置と
すればよい。
【0009】溝部の形状としては、例えば、請求項3に
示すように、半導体基板の主表面上から見て4角形状を
成すものを適用することができる。また、溝部の配列と
しては、請求項4に示すように、半導体基板の主表面上
において縦横規則的に並べられたマトリクス状の配列
や、請求項5に示すように、半導体基板の主表面上にお
いて溝部を複数列に整列させると共に隣り合う列に整列
された溝の配置を当該整列方向にずらした配列、例えば
請求項6に示すちどり状の配列を採用することができ
る。なお、請求項5の配置とする場合には、各ユニット
セルのチャネル形成領域とコンタクト領域との距離が均
一にすることができるという効果が得られる。
【0010】そして、溝部が上記配置である場合、ゲー
ト電極の形状としては、請求項7に示すように溝部の整
列方向の一方向に伸びるように延設したスリット状にす
ればよい。なお、上記した括弧内の符号は、後述する実
施形態記載の具体的手段との対応関係を示すものであ
る。
【0011】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図1に、本発明の一実施形態を適用
して形成したコンケーブ型の縦型パワーMOSFETの
レイアウトを示す。また、図2に、図1のA−A矢視断
面図を示す。以下、図1、図2に基づいて縦型パワーM
OSFETの構成について説明する。
【0012】この縦型パワーMOSFETは、コンケー
ブ型と呼ばれるU溝50の内壁をチャネル領域とするM
OSFETをユニットセルとして、このユニットセルが
所定のピッチ幅(ユニットセル寸法)で平面上にマトリ
クス形状に多数配置された構造を有している。図2に示
すように、縦型パワーMOSFETに使用されているウ
ェハ21は、不純物濃度が3×1019cm-3程度で厚さ
500〜625μm程度のn+ 型シリコンからなる半導
体基板1上に、不純物濃度が1×1016cm-3程度で厚
さ7μm程度のn- 型エピ層2が形成されたもので構成
されている。そして、このウェハ21の主表面にユニッ
トセルが構成されている。
【0013】ウェハ21の主表面には、12μm程度の
ユニットセル寸法でU溝50が形成されており、このU
溝50の内壁及びウェハ表面の一部に厚さ60nm程度
のゲート酸化膜3を介して、厚さ400nm程度のポリ
シリコンからなるゲート電極4が形成されている。ゲー
ト電極4は、図1の斜線部で示してあり、複数のユニッ
トセルのそれぞれにおけるゲート電極4が一体となって
いる。そして、このゲート電極4上にはBPSGからな
る層間絶縁膜6が形成されている。
【0014】一方、U溝50の側壁を構成するウェハ2
1の表層部には、接合深さが0.5μm程度のn+ 型ソ
ース領域7及び、接合深さが2μm程度のp型ベース領
域8が形成されている。そして、U溝50の側壁におい
て、p型ベース領域8がn+型ソース領域7及びn-
エピ層2に挟まれた構成となっており、U溝50の側壁
にチャネル領域が設定されるようになっており、本実施
形態においては四角形状のチャネル領域が設定されるよ
うになっている。なお、p型ベース領域8の接合深さは
U溝50の底辺のエッジ部でブレークダウンによる破壊
が生じない深さに設定されている。
【0015】ここで、図3に、p型ベース領域8のレイ
アウトを示す。なお、図3中p型ベース領域8、溝部5
0(底面50aを含む)、及びn+ 型ソース領域7は実
線で示してある。図3中の斜線部分がp型ベース領域8
を示している。この図に示すように、各ユニットセルに
備えられるp型ベース領域8が互いに連結されたシング
ルベース構造を成している。より具体的には、p型ベー
ス領域8は、各ユニットセルにおけるU溝50の底面部
50aを除いてウェハ21の略全面に形成されている。
つまり、四角形状を成すU溝50の底面部50aがp型
ベース領域8の形成されていない領域となる。
【0016】このようなシングルベース構造において
は、p型ベース領域8を形成する際に行う熱拡散によっ
てもp型ベース領域8の角部、つまり本実施形態の場合
にはp型ベース領域の形成されていない4角形状の角部
において、不純物拡散量が少なくなることがなく、この
部分の不純物濃度が低くなることはない。そして、本実
施形態の場合、図3の点線で示すように、空乏層がU溝
50の底面部50aの中央方向に伸びるが、p型ベース
領域8の角部の不純物濃度が低くなっていないため、p
型ベース領域8の端部から空乏層の端部までの距離の差
を小さくすることができる。このため、空乏層の端部に
おける耐圧を向上させることができる。さらに、ベース
領域8の抵抗値(ベース抵抗)にずれが生じてもシング
ルベース構造となっているベース領域8の抵抗値が低く
なっている部分から電流が流れるようになるため、L負
荷接続時のサージ突入時におけるサージ耐量を向上させ
ることができる。
【0017】なお、上記ゲート電極4は、紙面縦方向に
並べられたユニットセルを1列づつ繋ぐように、つまり
紙面縦方向に並ぶ複数のチャネル上を覆うようにスリッ
ト状に形成されている。このため、四角形状を成すチャ
ネルは、その2辺がゲート電極4の長手方向と平行を成
し、他の2辺がゲート電極4の長手方向に垂直を成す構
成となっている。
【0018】また、p型ベース領域8の中央部には、p
型ベース領域8よりも接合深さが深くされたp型のディ
ープベース層9が形成されている。このp型ディープベ
ース層9により、ドレイン・ソース間に高電圧が印加さ
れたときに、p型ディープベース層9の部分でブレーク
ダウンが生じるようになっている。また、ユニットセル
間の中央部において、n- 型エピ層2の表層部には、高
濃度のp型コンタクト領域11が形成されている。この
コンタクト領域11は、図1に示すように、ゲート電極
4の長手方向と平行に延設されており、複数のユニット
セルの共通に使用されている。
【0019】そして、n+ 型ソース領域7の一部及びp
型コンタクト領域11が露出するように、層間絶縁膜6
にはコンタクトホール6aが形成されている。さらに、
ゲート電極4上の層間絶縁膜6、n+ 型ソース領域7、
及びp型コンタクト領域11の上にはソース電極12が
形成されており、n+ 型ソース領域7の一部及びp型コ
ンタクト領域11がソース電極12とオーミック接触し
ている。これにより、p型ベース領域8がp型コンタク
ト領域11を介してソース電極12と接続された構成と
なっている。
【0020】なお、図1、図2に示す酸化膜15は、素
子の能動領域と非能動領域とを素子分離するためのもの
である。また、ウェハ21の裏面、つまり半導体基板1
の裏面側には半導体基板1とオーミック接触するように
ドレイン電極13が形成されている。このような構成を
有する縦型パワーMOSFETは、U溝50の側壁にチ
ャネル領域が設定されるため、JFET抵抗をなくすこ
とができ、オン抵抗の低減を図ることができる。
【0021】次に、上記構成を有する縦型パワーMOS
FETの製造方法について説明する。図4〜図6に、縦
型パワーMOSFETの製造工程を示し、これらの図に
基づいて上記説明を行う。 〔図4(a)に示す工程〕まず、Asを高濃度に含むn
+ 型シリコンからなる面方位が(100)の半導体基板
1の主表面に、n- 型エピ層2を成長させたウェハ21
を用意する。半導体基板1は、不純物濃度が3×1019
cm-3で厚さが7μm程度となっており、n- 型エピ層
2は不純物濃度が1×1016cm-3で厚さが7μm程度
となっている。
【0022】そして、フォトリソグラフィ工程を経てn
- 型エピ層2の上に所定のマスクパターンを形成したの
ち、ボロン(B)のイオン注入によりp型ディープベー
ス層9を形成する。そして、LOCOS酸化法により、
素子の非能動領域となる領域に厚い酸化膜15を形成す
る。
【0023】〔図4(b)に示す工程〕表面を熱酸化し
て、n- 型エピ層2の表面に熱酸化膜(SiO2 膜)3
1を形成したのち、シリコン窒化膜(Si3 4 膜)3
2をデポジションする。この後、フォトリソグラフィ工
程を経てシリコン窒化膜32及び熱酸化膜31の所定領
域を開口させる。そして、シリコン窒化膜32をマスク
として、ダメージの少ない等方性のCDE(ケミカルド
ライエッチング)法によりn- 型エピ層2をエッチング
し、初期溝を形成する。
【0024】さらに、シリコン窒化膜32をマスクとし
て初期溝の部分を選択的にLOCOS酸化する。この酸
化によりLOCOS酸化膜33が形成され、同時にLO
COS酸化によって喰われたn- 型エピ層2の表面に断
面U字形状のU溝50が形成される。なお、このLOC
OS酸化の際には、U溝50の側面のチャネル領域の面
方位が(111)に近い面となるようにケミカルドライ
エッチングの条件とLOCOS酸化の条件を選択するこ
とにより、U溝50の内壁表面を平坦で欠陥が少ないも
のにすることができる。
【0025】〔図4(c)に示す工程〕シリコン窒化膜
32を除去したのち、ウェハ21の上にフォトレジスト
を堆積すると共に、フォトレジストがLOCOS酸化膜
37の間の中央部に残るようにする。そして、LOCO
S酸化膜33及びフォトレジストをマスクとして、p型
ベース領域8を形成するためのボロンのイオン注入を行
う。
【0026】さらに、LOCOS酸化膜33及びフォト
レジストをマスクとしてn+ 型ソース領域7を形成する
ためのリン(P)のイオン注入を行う。そして、注入さ
れたイオンを熱拡散させることにより、p型ベース領域
8とn+ 型ソース領域7とが形成される。このように、
LOCOS酸化膜33をマスクとしてp型ベース領域8
及びn+型ソース領域7を形成しているため、これらp
型ベース領域8及びn+ 型ソース領域7のU溝50側の
端部は自己整合位置に規定される。
【0027】ここで、U溝50を深くした場合について
考えてみる。U溝50を深くした場合、U溝50の開口
面積が大きくなるが、本実施形態のように四角形状のU
溝50の周方向を囲むようにチャネル領域が形成される
場合には、開口面積が大きくなった分、チャネル領域も
大きくなる。これに対し、従来のようにU溝が連結さ
れ、p型ベース領域を点在させている場合には、U溝の
開口面積が大きくなった分、チャネル領域が小さくな
る。従って、本実施形態のようにp型ベース領域8を一
体で形成することにより、従来に比してオン抵抗を小さ
くすることができる。
【0028】次に、フォトレジストを除去したのち、再
びフォトレジストを堆積すると共に、フォトレジストの
うちLOCOS酸化膜33の間の中央部を開口させる。
そして、このフォトレジストをマスクとしてボロンのイ
オン注入を行い、高濃度のp型コンタクト層11を形成
する。 〔図5(a)に示す工程〕フッ酸を含む水溶液中におい
て、フッ化アンモニウムによりPHが5程度に調整され
た状態で、シリコンの表面を水素で終端させながらLO
COS酸化膜33を除去してU溝50の内壁を露出させ
る。この除去工程はLOCOS酸化膜33の形成されて
いる面に光が当たらないように遮光布で遮光して行う。
【0029】この後、ウェハ21を水溶液中から取り出
して、清浄な空気中で乾燥させる。そして、チャネルが
形成される予定のU溝50の側壁に位置するp型ベース
領域8に対し、(111)面が形成されるまで熱酸化を
行う。この熱酸化工程により原子オーダーでの平坦度が
高くなる。この熱酸化工程は、酸素雰囲気に保たれた状
態にて、約1000℃に保持されている酸化炉にウェハ
21を徐々に挿入することにより行う。これにより、熱
酸化工程の初期には比較的低い温度で酸化が行われ、p
型ベース領域8やn+ 型ソース領域7における不純物が
ウェハ21の外部に飛散することを防止することができ
る。
【0030】その後、熱酸化によってできた酸化膜を除
去したのち、再度熱酸化を行ってU溝50の側面や底面
部50aを含むウェハ21の全面を酸化し、ゲート酸化
膜3を形成する。 〔図5(b)に示す工程〕そして、ゲート酸化膜3の上
にポリシリコンを堆積したのち、ポリシリコンをパター
ニングしてゲート電極4を形成する。
【0031】ゲート電極4を構成するポリシリコンを酸
化したのち、図示しないが、BPSG(若しくはPSG
等)からなる層間絶縁膜6のデポジションしたり、ソー
ス電極12やパッシベーション膜、さらにドレイン電極
13を形成する等して図1、図2に示す縦型パワーMO
SFETが完成する。 (第2実施形態)図6に、本実施形態における縦型パワ
ーMOSFETのレイアウトを示す。また、図7に、図
6のB−B矢視断面図を示す。本実施形態における縦型
パワーMOSFETは、溝部60の形状のみが第1実施
形態における縦型パワーMOSFETと相違し、その他
の構成については第1実施形態と同様であるため、同じ
構成の部分には第1実施形態と同様の符号を付して説明
を省略する。
【0032】本実施形態における縦型パワーMOSFE
Tは、溝部60の側壁が半導体基板1の主表面に対して
略垂直を成している。この溝部60は、n- 型エピ層2
をエッチングすることによって形成される。このように
構成される縦型パワーMOSFETは、チャネル領域が
半導体基板1の主表面に対して略垂直を成すように設定
される。
【0033】このように、チャネル領域が半導体基板1
の主表面に対して略垂直を成す縦型パワーMOSFET
においても、p型ベース領域8を一体で形成することに
より、第1実施形態と同様の効果が得られる。次に、図
6、図7に示す縦型パワーMOSFETの製造方法を説
明する。図8に、縦型パワーMOSFETの製造工程を
示し、これらの図に基づいて上記説明を行う。
【0034】〔図8(a)に示す工程〕まず、第1実施
形態と同様の構成を有するウェハ21を用意したのち、
第1実施形態と同様の方法でp型ディープベース層9を
形成し、LOCOS酸化により非能動領域に厚い酸化膜
を形成する。そして、フォトリソグラフィ工程を経て、
p型ベース領域8、n+ 型ソース領域7、及びp型コン
タクト領域11を形成する。
【0035】〔図8(b)に示す工程〕次に、p型ベー
ス領域9、n+ 型ソース領域7を貫通する溝部60をエ
ッチングにより形成する。これにより、溝部60の側壁
において、n+ 型ソース領域7及びn- 型エピ層2によ
ってp型ベース領域8が挟まれたチャネル領域となる部
分が形成される。この後、熱酸化により溝部60内にゲ
ート酸化膜3を形成する。
【0036】〔図8(c)に示す工程〕溝部60内を含
むウェハ全面にポリシリコンを堆積したのち、フォトリ
ソグラフィ工程を経てポリシリコンをパターニングして
ゲート電極4を形成する。この後、ゲート電極4を構成
するポリシリコンを酸化したのち、図示しないが、BP
SG(若しくはPSG等)からなる層間絶縁膜6のデポ
ジションしたり、ソース電極12やパッシベーション
膜、さらにドレイン電極13を形成する等して図6、図
7に示す縦型パワーMOSFETが完成する。
【0037】(第3実施形態)図9に、本実施形態にお
ける縦型パワーMOSFETのレイアウトを示す。ま
た、図10に、図9のB−B矢視断面図を示す。本実施
形態における縦型パワーMOSFETは、ユニットセル
のレイアウトが第1実施形態における縦型パワーMOS
FETと相違し、その他の構成については第1実施形態
と同様であるため、同じ構成の部分には第1実施形態と
同様の符号を付して説明を省略する。
【0038】本実施形態における縦型パワーMOSFE
Tは、U溝50がウェハ21の平面上において複数列に
整列されているが、隣り合う列に整列されたU溝50の
配置が、当該整列方向にずらされたレイアウトとなって
いる。具体的には、隣り合う列毎に交互にU溝50がず
れたちどり状の配置のレイアウトとなっている。
【0039】このように、ユニットセルの配置を隣り合
う列ごとにずらすことにより、各ユニットセルのチャネ
ル領域からソース電極12とp型コンタクト領域11と
のコンタクト部までの距離を均一化することができる。 (他の実施形態)上記実施形態では、縦型パワーMOS
FETについて本発明の一実施形態を適用した例を示し
たが、IGBTに適用してもよい。
【0040】また、第2実施形態のように、チャネル領
域が半導体基板1の主表面に対して垂直を成す縦型パワ
ーMOSFETにおいて、第3実施形態に示すレイアウ
トを適用してもよい。
【図面の簡単な説明】
【図1】本発明の一実施形態を適用して形成した縦型パ
ワーMOSFETのレイアウトを示す図である。
【図2】図1に示す縦型パワーMOSFETのA−A矢
視断面図である。
【図3】図1に示す縦型パワーMOSFETのp型ベー
ス領域8のレイアウトを説明するための図である。
【図4】図1乃至図3に示す縦型パワーMOSFETの
製造工程を示す図である。
【図5】図4に続く縦型パワーMOSFETの製造工程
を示す図である。
【図6】第2実施形態における縦型パワーMOSFET
のレイアウトを示す図である。
【図7】図6に示す縦型パワーMOSFETのB−B矢
視断面図である。
【図8】図6及び図7に示す縦型パワーMOSFETの
製造工程を示す図である。
【図9】第3実施形態における縦型パワーMOSFET
のレイアウトを示す図である。
【図10】図9に示す縦型パワーMOSFETのC−C
矢視断面図である。
【図11】従来の縦型パワーMOSFETを説明するた
めの図である。
【符号の説明】
1…半導体基板、2…n- 型エピ層、3…ゲート酸化
膜、4…ゲート電極、6…層間絶縁膜、7…n+ 型ソー
ス領域、8…p型ベース領域、9…p型ディープベース
層、11…p型コンタクト領域、12…ソース電極、1
3…ドレイン電極、15…酸化膜、50…U溝、50a
…底面。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 主表面とその反対面である裏面を有する
    半導体基板(1)に複数のユニットセルを構成してな
    り、 該ユニットセルは、 前記半導体基板の主表面上に形成された第1導電型の半
    導体層(2)と、 前記半導体層の表層部において所定深さで形成された第
    2導電型のベース領域(8)と、 前記半導体層の表層部において、該ベース領域よりも浅
    く形成された第1導電型のソース領域(7)と、 前記ベース領域及び前記ソース領域を貫通する溝部(5
    0)と、 前記溝の側壁における前記ベース領域をチャネル形成領
    域として、該チャネル形成領域上に形成されたゲート絶
    縁膜(3)と、 前記ゲート絶縁膜上に形成されたゲート電極(4)と、 前記ゲート電極を覆うように前記ゲート電極の上に形成
    された層間絶縁膜(6)と前記層間絶縁膜に形成された
    コンタクトホール(6a)を介して前記ベース領域に電
    気的に接続されたソース電極(12)と、 前記半導体基板の裏面側に形成されたドレイン電極(1
    3)と、を有してなり、 前記複数のユニットセルのそれぞれの前記ベース領域同
    士が、全て連結されていることを特徴とする半導体装
    置。
  2. 【請求項2】 前記複数のユニットセルそれぞれの前記
    溝部は分離されていて前記半導体基板の主表面に点在し
    た配置となっていることを特徴とする請求項1に記載の
    半導体装置。
  3. 【請求項3】 前記溝部は、前記半導体基板の主表面上
    から見て4角形状を成していることを特徴とする請求項
    1又は2に記載の半導体装置。
  4. 【請求項4】 前記溝部は、前記半導体基板の主表面上
    において縦横規則的に整列されたマトリクス状に配列さ
    れていることを特徴とする請求項1乃至3のいずれか1
    つに記載の半導体装置。
  5. 【請求項5】 前記溝部は、前記半導体基板の主表面上
    において複数列に整列されており、隣り合う列に整列さ
    れた前記溝の配置が、当該整列方向にずらされているこ
    とを特徴とする請求項1乃至3のいずれか1つに記載の
    半導体装置。
  6. 【請求項6】 前記溝の配置はちどり状の配置となって
    いることを特徴とする請求項5に記載の半導体装置。
  7. 【請求項7】 前記ゲート電極の形状は、前記溝部の整
    列方向の一方向に伸びるように延設されたスリット状と
    なっていることを特徴とする請求項4乃至6のいずれか
    1つに記載の半導体装置。
JP26996198A 1991-07-26 1998-09-24 半導体装置 Expired - Fee Related JP3358558B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP26996198A JP3358558B2 (ja) 1998-09-24 1998-09-24 半導体装置
US09/391,236 US6603173B1 (en) 1991-07-26 1999-09-07 Vertical type MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26996198A JP3358558B2 (ja) 1998-09-24 1998-09-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2000101073A true JP2000101073A (ja) 2000-04-07
JP3358558B2 JP3358558B2 (ja) 2002-12-24

Family

ID=17479642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26996198A Expired - Fee Related JP3358558B2 (ja) 1991-07-26 1998-09-24 半導体装置

Country Status (1)

Country Link
JP (1) JP3358558B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109558B2 (en) 2001-06-06 2006-09-19 Denso Corporation Power MOS transistor having capability for setting substrate potential independently of source potential
WO2007060716A1 (ja) * 2005-11-22 2007-05-31 Shindengen Electric Manufacturing Co., Ltd. トレンチゲートパワー半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109558B2 (en) 2001-06-06 2006-09-19 Denso Corporation Power MOS transistor having capability for setting substrate potential independently of source potential
WO2007060716A1 (ja) * 2005-11-22 2007-05-31 Shindengen Electric Manufacturing Co., Ltd. トレンチゲートパワー半導体装置
US7939886B2 (en) 2005-11-22 2011-05-10 Shindengen Electric Manufacturing Co., Ltd. Trench gate power semiconductor device
JP5047805B2 (ja) * 2005-11-22 2012-10-10 新電元工業株式会社 トレンチゲートパワー半導体装置

Also Published As

Publication number Publication date
JP3358558B2 (ja) 2002-12-24

Similar Documents

Publication Publication Date Title
US6967139B2 (en) Method of manufacturing semiconductor device
KR100271721B1 (ko) 6 단계의 마스킹 공정을 이용한 이중 확산형 금속 산화물 실리콘(dmos) 트랜지스터 제조방법
EP1085577A2 (en) Power field-effect transistor having a trench gate electrode and method of making the same
JP2910489B2 (ja) 縦型二重拡散mosfet
JPH08306914A (ja) 半導体装置およびその製造方法
JP4490094B2 (ja) トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法
JP3087674B2 (ja) 縦型mosfetの製造方法
US5470770A (en) Manufacturing method of semiconductor device
JP3369388B2 (ja) 半導体装置
US6603173B1 (en) Vertical type MOSFET
JPH09153613A (ja) 半導体装置
JP3965027B2 (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型misデバイスの製造方法
JP2000101074A (ja) 絶縁ゲート型半導体装置およびその製造方法
JPH0286136A (ja) 半導体素子およびその製造方法
US5698880A (en) Semiconductor device having a groove with a curved part formed on its side surface
JP3358558B2 (ja) 半導体装置
JP3498431B2 (ja) 半導体装置の製造方法
JP3985358B2 (ja) 半導体装置及びその製造方法
JP2988111B2 (ja) 半導体装置の製造方法
JPH07273319A (ja) 半導体装置
JP2002110983A (ja) Mosトランジスタ
JP3498415B2 (ja) 半導体装置及びその製造方法
JP2858411B2 (ja) 半導体装置の製造方法
JPH08298322A (ja) 半導体装置の製造方法
JP3491408B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081011

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091011

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101011

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101011

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111011

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121011

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121011

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131011

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees