JP2007180491A

JP2007180491A - 半導体素子のキャパシタの製造方法

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Publication number: JP2007180491A
Application number: JP2006246826A
Authority: JP
Inventors: Seung Jin Yeom; 勝振廉; Deok-Sin Kil; 徳信吉; Jin-Hyock Kim; 珍赫金; Kizen Boku; 基善朴; Kanso So; 翰相宋; Saisei Ro; 載盛廬
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-12-27
Filing date: 2006-09-12
Publication date: 2007-07-12
Anticipated expiration: 2026-09-12
Also published as: KR100672766B1; CN1992163A; US7361544B2; TW200725871A; JP5175040B2; DE102006026954A1; DE102006026954B4; CN100490061C; TWI310603B; US20070148897A1

Abstract

【課題】ストレージノードの形成時に、インキュベーション時間を短くし、ステップカバレッジを改善できる半導体素子のキャパシタの製造方法を提供すること。
【解決手段】本発明に係る半導体素子のキャパシタの製造方法は、層間絶縁膜３２、ストレージノードコンタクトプラグ３３及びエッチング停止膜３４を有する半導体基板３１上に絶縁膜３５を形成するステップと、ホール３６を形成した後、絶縁膜３５にメタルソースをフラッシングし、絶縁膜３５の表面をメタル物質が吸着しやすい状態に変化させるステップと、フラッシングされた絶縁膜３５上にメタル系のストレージノードを形成するステップと、メタル系のストレージノード上に誘電膜及びプレート電極を順次形成するステップとを含む。
【選択図】図３Ｂ

Description

本発明は、半導体素子の製造技術に関し、より詳細には、半導体素子のキャパシタを製造する方法に関する。

半導体メモリ素子の集積度が高まるにつれ、求められる静電容量の確保が次第に難しくなっている。所望のレベルの静電容量を確保するためには誘電膜の厚さを薄くするか、あるいは誘電膜に比誘電率の大きい物質を適用する必要がある。

現在、開発中の８０ｎｍクラス以下のＤＲＡＭにおいて、漏れ電流を増やさずに静電容量を確保するために、ハフニウム酸化膜（ＨｆＯ₂）とアルミニウム酸化膜（Ａｌ₂Ｏ₃）とを積層する技術を適用している。しかしながら、この積層構造において、等価酸化膜（Ｔ_OX）の厚さを１２Å以下にするのが難いという問題を抱えている。これからの６０ｎｍクラス以下のキャパシタではＴ_OXを８Å以下にする必要があり、そのため、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）などのようなメタル電極の導入、及び比誘電率の大きい誘電物質の導入が必須となる。

図１は、従来の技術に係る半導体素子のキャパシタの製造方法を説明するための断面図である。

図１に示すように、半導体基板１１上に層間絶縁膜１２を形成してから、層間絶縁膜１２をエッチングして半導体基板１１の所定の部分と接続されるストレージノードコンタクトプラグ１３を形成する。なお、ストレージノードコンタクトプラグ１３は、ポリシリコンプラグである。また、ストレージノードコンタクトプラグ１３の形成前に、ＤＲＡＭの構成に必要な素子分離領域、ワードライン、及びビットラインなどが既に形成されている。

次に、ストレージノードコンタクトプラグ１３を含む層間絶縁膜１２上にエッチング停止膜１４とストレージノード酸化膜１５とを積層して形成する。

続いて、ストレージノード酸化膜１５とエッチング停止膜１４とを順次エッチングして、ストレージノードコンタクトプラグ１３の上面を露出させるストレージノードホール１６を形成する。ここで、ストレージノードホール１６によって露出されたストレージノードコンタクトプラグ１３の表面、ストレージノードホール１６の側壁、及びストレージノード酸化膜１５上にＲｕストレージノード１７を形成する。

図２Ａ及び図２Ｂは、図１に示した従来の技術が抱えている問題点を示すＴＥＭ写真である。

図２Ａ及び図２Ｂに示すように、ストレージノードホール１６が形成されたストレージノード酸化膜１５の表面にＲｕ膜を原子層蒸着（Atomic Layer Deposition；以下、「ＡＬＤ」と称する）法でストレージノード１７として蒸着すると、Ｒｕ膜の蒸着された箇所ではソース吸着が容易になるため、膜は蒸着された箇所だけ成長しつづけて、図２Ｂの参照符号“Ａ”で示されたＲｕのアイランドが形成されるようになる。また、図２Ａの参照符号“Ｂ”で示すように、ストレージノード１７の底部では、Ｒｕ膜は均一化せず、不連続的に形成されていることが分かる。

また、上述した従来の技術において、ストレージノードにＲｕなどのメタルを使用する場合、工程上の困難も伴なう。例えば、６０ｎｍクラス以下の素子では、ストレージノードをＲｕで形成するためのコンタクトホールの線幅（Critical Dimension、ＣＤ）は１００ｎｍ以下、アスペクト比は２０：１以上の厳しい条件が予想される。さらに、このような厳しい工程条件以外に、高いアスペクト比を有するコンタクトホールのために９０％以上のステップカバレッジを確保し、且つ特定のメタル膜内の不純物がほとんど存在しないようにメタルを蒸着する必要がある。

このような条件を満たすためにＡＬＤ法を適用した開発が進められている。しかし、現在のＡＬＤ法では、ストレージノードの蒸着時にストレージノード酸化膜上にストレージノード物質が初期の数百サイクルの間にほとんど蒸着しないという問題がある。即ち、現在のＡＬＤ法はインキュベーションサイクルが長く、また、ＣＶＤ（Chemical Vapor Deposition）法においても同様の問題がある。数百サイクルの後、ストレージノード酸化膜の表面全体にストレージノード物質（例えばＲｕ）の膜が形成され、そして、その後に、ストレージノード物質は約０．８Å／サイクルの正常な成長速度で蒸着される。

しかし、上述したように、蒸着が行われても、Ｒｕ膜上にソース物質が吸着される確率が高いので、Ｒｕが蒸着した部分だけソース物質が蒸着され続ける現象が起こることから、アイランド形状（図１の符号１７Ａを参照）のＲｕ蒸着が引き起こされてしまう。結果的に、蒸着された表面が粗く、且つストレージノードが均一に蒸着されないという問題点がある。

さらに、高いアスペクト比を有するストレージノードの底部にはソース物質が到達する確率が低い。このため、ストレージノードの底部上へストレージノード物質（例えばＲｕ）の蒸着は他の部分の上よりも時間がかかり、結果的に所望のステップカバレッジが獲得できないという問題がある。

詳細には、ストレージノード酸化膜は、水酸基（−ＯＨ）グループを含んでおり親水性表面を有するので、Ｒｕのソース物質、例えばＲｕ（ＥｔＣｐ）₂（bis（ethylcyclopentadienyl）Ruthenium）のような、特にＣｐ系列のソース物質はストレージノード酸化膜上にはほとんど吸着されず、その結果、ストレージノードはアイランド形状に成長してしまう。

また、Ｒｕなどでストレージノードを形成するメタルＡＬＤ法へのプラズマの導入は、インキュベーションサイクルが長いという問題を改善できるものの、プラズマ導入によるＡＬＤサイクルタイムが増大してしまい、量産性を更に損なってしまうという問題を抱えている。

さらに、ストレージノード酸化膜上に蒸着したＲｕ膜の接着性が弱いことから、後続工程ではがれ(Peeling)現象が起きて、素子に種々の欠陥を生じさせる恐れがある。

本発明は、上述した問題点を解決するために案出されたもので、その目的は、ストレージノードの形成時、インキュベーション時間を短くし、且つステップカバレッジを改善するのに適した半導体素子のキャパシタの製造方法を提供することにある。

上述した目的を達成するために、本発明の一側面により、半導体基板上に絶縁膜を形成するステップと、前記絶縁膜にメタルソースをフラッシングし、前記絶縁膜の表面をメタル物質が吸着しやすい状態に変化させるステップと、フラッシングされた前記絶縁膜上にメタル系のストレージノードを形成するステップと、メタル系の前記ストレージノード上に誘電膜及びプレート電極を順次形成するステップとを含むことを特徴とする半導体素子のキャパシタの製造方法が提供される。

さらに、本発明の別の側面により、半導体基板上に親水性表面を有する絶縁膜を形成するステップと、親水性表面を有する前記絶縁膜にメタルソースをフラッシングし、親水性表面を有する前記絶縁膜の表面をメタル物質が吸着しやすい状態に変化させるステップと、フラッシングされた前記絶縁膜上にメタル系のストレージノードを形成するステップと、メタル系の前記ストレージノード上に誘電膜及びプレート電極を順次形成するステップとを含むことを特徴とする半導体素子のキャパシタの製造方法が提供される。

本発明によれば、６０ｎｍ以下のデザインルールを有するＤＲＡＭ素子のキャパシタの製造の際に、ストレージノードのインキュベーションサイクルを減らすと同時に、ストレージノードのステップカバレッジ特性を改善することによって、量産性の向上及び素子特性の向上を実現することができるという効果がある。さらに、接着特性を改善することによって、後続のキャパシタ形成の工程において欠陥の発生を抑えて、キャパシタをより安定的に製造することができるという効果がある。これにより、量産性及び費用効率を一層高めることが期待できる。

以下、本発明が属する技術分野において通常の知識を有する者が本発明を実施できる程度に説明するために、本発明の好適な実施の形態を添付図面に基づいて説明する。

図３Ａ〜図３Ｆは、本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。

図３Ａに示すように、半導体基板３１上に層間絶縁膜３２を形成してから、層間絶縁膜３２の所定の部分をエッチングして半導体基板３１の上面と接触するストレージノードコンタクトプラグ３３を形成する。なお、図示されていないが、ストレージノードコンタクトプラグ３３を形成する前に、ＤＲＡＭの構成に必要な素子分離領域、ワードライン、及びビットラインなどが既に形成されている。

一方、ストレージノードコンタクトプラグ３３はポリシリコンや、タングステン、又はチタニウムを用いて形成される。図３Ａの断面（ａ）は、ポリシリコン、或いはタングステンを使用する場合を示し、断面（ｂ）は、チタニウムを使用する場合を示す。例えば、図３Ａの断面（ａ）に示すように、プラグをエッチバックする時、プラグを一定の深さに陥没させてから、オーム接触（Ohmic Contact）を形成するために、陥没させたプラグ物質３３Ａ上にチタニウムシリサイド膜３３Ｂを形成する。

次に、ストレージノードコンタクトプラグ３３を含む層間絶縁膜３２上にエッチング停止膜３４と第１ストレージノード酸化膜３５とを積層して形成する。ここで、第１ストレージノード酸化膜３５は、シリンダ形状のストレージノードが形成されるべきホールを提供するための酸化膜であって、水酸基を含んでいるので親水性表面を有する。エッチング停止膜３４は第１ストレージノード酸化膜３５のエッチング時に下部構造がエッチングされるのを防止するためのエッチングバリヤ膜である。

次に、第１ストレージノード酸化膜３５とエッチング停止膜３４とを順次エッチングして、ストレージノードコンタクトプラグ３３の上面を露出させるストレージノードホール３６を形成する。

次に、図３Ｂに示すように、親水性の特性を有する第１ストレージノード酸化膜３５の表層部の膜質を改善するために、半導体基板３１の全面に対してメタルソースフラッシング（Flushing）を行う。以下、フラッシングが行われた第１ストレージノード酸化膜３５の表層部を「第２ストレージノード酸化膜」と呼び、符号「３５Ａ」で記す。

フラッシングは、後続してＣＶＤあるいはＡＬＤチャンバ内でストレージノードを形成する前に、前処理として行われる。より具体的には、フラッシングは、約１００〜５００℃の温度で約１〜５００秒の間に、連続的に、あるいは数秒間毎に分けて実施される。

フラッシングで用いられるメタルソースには、Ｔｉ、Ｔａ、Ｎｂ、Ｖ、Ｚｒ、及びＨｆからなる群の中から選択されるメタルが含まれたメタル有機ソースを使用する。詳細には、メタルソースには、Ｔｉ前駆体ソース、Ｔａ前駆体ソース、ＨｆＣｌ₄、ＴｉＣｌ₄、又はＡｌＣｌ₃を使用する。Ｔｉ前駆体ソースは、ＴＥＭＡＴ(Tetrakis Ethylmethylamido Titanium)、ＴＤＭＡＴ（Tetrakis Dimethylamido Titanium）、ＴＤＥＡＴ（Tetrakis Diethylamido Titanium）、及びＴＴＩＰ（Titanium Tetraisopropoxide）からなる群の中から選択される。Ｔａ前駆体ソースは、ＴＢＴＥＭＴ、ＰＥＭＡＴａ（Ｔａ[Ｎ（Ｃ₂Ｈ₅）ＣＨ₃]₅）、及びＰＥＴ（PolyEthylene Terephthlate）からなる群の中から選択される。

上述したように、親水性表面の特性を有する第１ストレージノード酸化膜３５にメタルソースフラッシングを行うと、フラッシングによって形成された第２ストレージノード酸化膜３５Ａの表面はメタルと接着しやすい特性を有するように変化し、その結果、後続のＲｕストレージノード工程においてストレージノードソース（例えばＲｕ）が第２ストレージノード酸化膜３５Ａの表面に容易に吸着されるので、インキュベーションサイクルを行わなくてもストレージノードを均一に形成することができる。

一方、フラッシングしたメタルソースの種類に応じて、第２ストレージノード酸化膜３５Ａと後に形成されるＲｕストレージノードとの界面にメタルが残留しうるが、残留するメタルは、後続のシリンダ形状のストレージノードを形成する工程の後の洗浄によって取り除くことができるので、後続して形成されるキャパシタの特性にその影響を与えない。また、ストレージノードの形成後に蒸着する誘電膜の種類に応じてメタルソースを選択してフラッシングを行う場合、シリンダ形状のストレージノードを形成した後の残留物の除去の有無に関わらず、該選択されたメタルソースを使用することができる。

次に、図３Ｃに示したように、フラッシングによって第１ストレージノード酸化膜３５の表面特性が変わって形成された第２ストレージノード酸化膜３５Ａ上にストレージノード用導電層３７を形成する。ストレージノード導電層３７には、Ｒｕ、Ｐｔ、あるいはＩｒを使用することができるが、本実施の形態ではＲｕを使用する。

ストレージノード用導電層３７の形成は、ＡＬＤ法、ＰＥＡＬＤ（Plasma Enhanced ALD）法、ＡＬＤとＣＶＤとの混合法、プラズマ処理を有するＡＬＤ法、及びサイクリック（Cyclic）ＣＶＤ法からなる群の中から選択されるいずれか１つの方法に基づいて行われることができる。

一般にＡＬＤ法は、ソースガスの注入、非反応ソースガスのパージ、反応ガスの注入、及び非反応ガスのパージからなるユニットサイクルを含み、このユニットサイクルは、所定回数繰り返して行なわれる。

ＡＬＤとＣＶＤとを混合する混合法は、まず、ソースガスと反応ガスとを同時に注入してＣＶＤ反応を短時間内に進行させ、その後、パージを実施してから反応ガスのみを供給しながらアニーリング処理を行う。

プラズマ処理を有するＡＬＤ法は、上記した通常のＡＬＤステップのうち反応ガスのみを供給するステップにプラズマ処理を追加的に実施する。このプラズマ処理は、反応ガスとしては、Ｏ₂、ＮＨ₃、Ｎ₂Ｏ、Ｎ₂Ｈ₄、Ｎｅ₂ＮＨ₂、及びＨ₂からなる群より選択されるいずれか１つのガスを単独で使用し、あるいは該群の中から選択される少なくとも２つのガスを混合して使用し、プラズマパワーが約１０〜１５００Ｗであり、温度が約１５０〜５００℃である条件で行われる。

さらに、サイクリックＣＶＤ法は、一般のＡＬＤ法のパージ時間を約０に低減させる方法である。より具体的には、ＡＬＤ法の各ステップの終了期間にＣＶＤ反応が起こるので、サイクル時間を短縮し、成膜速度を改善することができる。

また、反応ガスを連続的に供給し、ソースガスを断続的に供給する場合、ソースガスが供給される時にはＣＶＤ法を用いた蒸着が発生する。

上述のサイクリックＣＶＤ法において、反応ガスの供給時にプラズマが使用可能である。サイクリックＣＶＤ法は、一般のＡＬＤ法あるいはＰＥＡＬＤ法に比べて、周期的にＣＶＤ蒸着が行われるので、サイクル時間を短縮し、薄膜の成長速度を速くすることができる。サイクリックＣＶＤ法は、ユニットサイクル内に反応物質を除去するステップがあるので、形成される薄膜は、一般のＣＶＤ法によって形成される薄膜に比べて特性が優れている。

また、ストレージノード用導電層３７の形成後に、薄膜、即ちストレージノード用導電層３７の特性を改善するために各サイクロン内のＡＬＤ後にプラズマ処理を追加的に実施することもできる。

次に、図３Ｄに示すように、ストレージノードホール３６の内部にのみシリンダ形状のストレージノード３７Ａを形成するために、ストレージノード用導電層３７を分離するストレージノード分離を行う。ストレージノード分離は、ストレージノードホール３６内部を除いた、第２ストレージノード酸化膜３５Ａの表面上に形成されたストレージノード用導電層３７を化学機械的研摩（Chemical Mechanical Polishing：ＣＭＰ）あるいはエッチバックによって除去し、シリンダ形状のストレージノード３７Ａを形成する。図３Ｄにおいて、ストレージノード３７Ａに接する第２ストレージノード酸化膜３５Ａは省略している。

なお、ＣＭＰまたはエッチングバック時に研摩材やエッチングされた粒子などの不純物がシリンダ形状のストレージノード３７Ａ内に付着する恐れがあるので、ステップカバレッジ特性が優れたフォトレジストでストレージノードホール３６の内部をまず充填してから、ストレージノード酸化膜３５Ａを露出させる研摩またはエッチバックを行い、その後、アッシング（Ashing）処理を介してフォトレジストを除去することが好ましい。

次に、図３Ｅに示したように、第１及び第２ストレージノード酸化膜３５、３５Ａに対して、湿式エッチングを行う。より詳細には、フルディップアウト（Full Dip Out）処理を行って、ストレージノード３７Ａの内壁及び外壁を全て露出させる。この時、フルディップアウト処理は、主にフッ化水素酸（ＨＦ）溶液を用いて行われる。また、第１ストレージノード酸化膜３５下のエッチング停止膜３４は、第１及び第２ストレージノード酸化膜３５、３５Ａの湿式エッチング時に、第１及び第２ストレージノード酸化膜３５、３５Ａに対する高い選択比を有するシリコン窒化膜で形成されているのでエッチングされない。

次に、図３Ｆに示すように、ストレージノード３７Ａ上に誘電膜３８とプレート電極３９とを順次形成する。誘電膜３８は、例えば、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＺｒＯ₂、Ｌａ₂Ｏ₃、Ｔａ₂Ｏ₅、ＴｉＯ₂、ＢＳＴ（ＢａＳｒＴｉＯ₃）、ＳｒＴｉＯ₃、ＰＺＴ、ＢＬＴ、ＳＰＴ、及びＢｉ₂Ｔｉ₂Ｏ₇からなる群の中から選択されるいずれか１つの物質の単層膜、または該群より選択される少なくとも２つの物質の複層膜である。複層膜には、例えば、ＨｆＯ₂／Ａｌ₂Ｏ₃、ＨｆＯ₂／Ａｌ₂Ｏ₃／ＨｆＯ₂のような構造を使用する。

また、誘電膜３８は、例えば、ＨｆとＡｌとを同時に含むＨｆ_xＡｌ_yＯ_zのような混合膜であり得る。このような混合膜はスパッタリング法、ＣＶＤ法、またはＡＬＤ法により形成される。さらに、誘電膜が複合体の構造を有する場合においてはＡＬＤ法のユニットサイクルを、[（Ｈｆ／Ｎ₂／Ｏ₃／Ｎ₂）ｍ（Ａｌ／Ｎ₂／Ｏ₃／Ｎ₂）ｎ]に設定する。ここで、ｍ、ｎは処理を繰り返す回数を表し、共に１０未満である。

混合膜は、プラズマを用いるＰＥＣＶＤを行うことによっても形成され得る。ＡＬＤサイクルのうち、Ｏ₃を供給するステップを、プラズマとして使用されるＯ₂を供給するステップに置き換える。

誘電膜３８の形成後、酸素ガス、オゾンガス、及び酸素プラズマのうちのいずれか１つを用いて、約２００〜５００℃の温度で後処理（Post Treatment）を行う。

次に、Ｒｕ、Ｐｔ、またはＩｒからなるプレート電極３９は、ＡＬＤ法、ＰＥＡＬＤ法、ＡＬＤとＣＶＤとの混合法、プラズマ処理を有するＡＬＤ法、及びサイクリックＣＶＤ法からなる群の中から選択されるいずれか１つの方法に基づいて形成される。

また、プレート電極３９を形成した後、薄膜、即ちプレート電極３９の薄膜特性を改善するために各サイクルのＡＬＤステップ後にプラズマ処理を追加的に行うこともできる。

図４Ａ〜図４Ｃは、本発明の一実施の形態に係る製造方法によって得られた改善点を示したＴＥＭ写真である。

図４Ａに示すように、上部、中間部、及び底部に区分されたストレージノードの断面写真から、均一な厚さを有するようにストレージノードが形成されていることが分かる。この均一な厚さのストレージノードは、ＴＢＴＥＭＴを用いたフラッシング処理を通じて得られたものであり、よって、優れたステップカバレッジを有する。

図４Ｂ及び図４Ｃは、シリンダ形状のストレージノード及びその断面を示す写真であって、ステップカバレッジが約１００％であることが確認できる。

上述したように、ストレージノードホールを形成した後、メタル物質でストレージノードを形成する前に、親水性表面を有するストレージノード酸化膜に対してフラッシング処理を行ってストレージノード酸化膜の表面特性を改善する。

したがって、Ｒｕからなるストレージノードを形成するＡＬＤ工程で、ソース物質がストレージノード酸化膜に容易に吸着されるので、インキュベーションサイクルを行わなくてもＲｕストレージノードを均一な厚さに形成することができ、且つ量産性を損なうことなくステップカバレッジの優れた薄膜が得られる。また、フラッシングしたソースの種類に応じてストレージノード酸化膜とＲｕストレージノードとの界面に通常メタル系のソース物質が残留するが、後続のシリンダ形状のストレージノードを形成する工程後の洗浄により除去されるので、後続して形成されるキャパシタの特性にその影響を与えない。

上記の実施の形態では、シリンダ形状のストレージノードを形成する場合を例示したが、ストレージノードは、凹構造のような他の構造に形成されてもよい。

以上では、本発明を特定の好ましい実施の形態に関連させて詳細に説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、特許請求の範囲により定められる本発明の技術的範囲内で実施の形態を多様に変更できるということは、当技術分野で通常の知識を有する者であれば容易に理解できるのであろう。

従来の技術に係る半導体素子のキャパシタの構造を示す断面図である。従来の技術の問題点を示すＴＥＭ写真である。従来の技術の問題点を示すＴＥＭ写真である。本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。本発明の一実施の形態に係る半導体素子のキャパシタの製造方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。本発明の一実施の形態に係る製造方法によって得られた改善点を示すＴＥＭ写真である。本発明の一実施の形態に係る製造方法によって得られた改善点を示すＴＥＭ写真である。本発明の一実施の形態に係る製造方法によって得られた改善点を示すＴＥＭ写真である。

符号の説明

１１、３１半導体基板
１２、３２層間絶縁膜
１３、３３ストレージノードコンタクトプラグ
１４、３４エッチング停止膜
１５ストレージノード酸化膜
１６、３６ストレージノードホール
１７ストレージノード
３５第１ストレージノード酸化膜
３５Ａ第２ストレージノード酸化膜
３７ストレージノード用導電層
３７Ａストレージノード
３８誘電膜
３９プレート電極

Claims

半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜にメタルソースをフラッシングし、前記絶縁膜の表面をメタル物質が吸着しやすい状態に変化させるステップと、
フラッシングされた前記絶縁膜上にメタル系のストレージノードを形成するステップと、
メタル系の前記ストレージノード上に誘電膜及びプレート電極を順次形成するステップと、を含むことを特徴とする半導体素子のキャパシタの製造方法。
前記ストレージノードを形成する前記ステップが、ＣＶＤまたはＡＬＤチャンバ内で行われ、
フラッシングする前記ステップが、前記ストレージノードを形成する前記ステップの前処理として行われることを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
前記フラッシングが、１〜５００秒の間に連続的に、あるいは数秒ずつ複数回に分けて行われることを特徴とする請求項２に記載の半導体素子のキャパシタの製造方法。
前記フラッシングが、１００〜５００℃の温度で行われることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体素子のキャパシタの製造方法。
前記メタルソースが、Ｔｉ、Ｔａ、Ｎｂ、Ｖ、Ｚｒ、及びＨｆからなる群の中から選択されるメタルが含まれたメタル有機ソースを含むことを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
前記メタルソースが、ＴＥＭＡＴ、ＴＤＥＡＴ、ＴＤＭＡＴ、ＴＴＩＰ、ＴＢＴＥＭＴ、ＰＥＭＡＴａ、ＰＥＴ、ＨｆＣｌ₄、ＴｉＣｌ₄、及びＡｌＣｌ₃からなる群の中から選択されるいずれか１つのソースを含むことを特徴とする請求項５に記載の半導体素子のキャパシタの製造方法。
前記メタルソースをフラッシングする前記ステップの前に、前記絶縁膜にホールを形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
メタル系の前記ストレージノードが、凹形状、あるいはシリンダ形状を有することを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
メタル系の前記ストレージノードが、Ｒｕ、Ｐｔ、及びＩｒからなる群の中から選択されるいずれか１つの金属を用いて形成されることを特徴とする請求項１または請求項８に記載の半導体素子のキャパシタの製造方法。
前記絶縁膜が、親水性表面を有する酸化膜を備えることを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
前記プレート電極が、Ｒｕ、Ｐｔ、及びＩｒからなる群の中から選択されるいずれか１つの金属を用いて形成されることを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
半導体基板上に親水性表面を有する絶縁膜を形成するステップと、
親水性表面を有する前記絶縁膜に対してメタルソースをフラッシングし、前記絶縁膜の表面をメタル物質が吸着しやすい状態に変化させるステップと、
フラッシングされた前記絶縁膜上にメタル系のストレージノードを形成するステップと、
メタル系の前記ストレージノード上に誘電膜及びプレート電極を順次形成するステップと、を含むことを特徴とする半導体素子のキャパシタの製造方法。
前記ストレージノードを形成する前記ステップが、ＣＶＤまたはＡＬＤチャンバ内で行われ、
フラッシングする前記ステップが、メタル系の前記ストレージノードを形成する前記ステップの前処理として行われることを特徴とする請求項１２に記載の半導体素子のキャパシタの製造方法。
前記フラッシングが、１〜５００秒の間に連続的に、あるいは数秒ずつ複数回に分けて行われることを特徴とする請求項１３に記載の半導体素子のキャパシタの製造方法。
前記フラッシングが、１００〜５００℃の温度で行われることを特徴とする請求項１２〜請求項１４のいずれか一項に記載の半導体素子のキャパシタの製造方法。
前記メタルソースが、Ｔｉ、Ｔａ、Ｎｂ、Ｖ、Ｚｒ、及びＨｆからなる群の中から選択されるメタルが含まれたメタル有機ソースを含むことを特徴とする請求項１２に記載の半導体素子のキャパシタの製造方法。
前記メタルソースが、ＴＥＭＡＴ、ＴＤＥＡＴ、ＴＤＭＡＴ、ＴＴＩＰ、ＴＢＴＥＭＴ、ＰＥＭＡＴａ、ＰＥＴ、ＨｆＣｌ₄、ＴｉＣｌ₄、及びＡｌＣｌ₃からなるソース群の中から選択されるいずれか１つのソースを含むことを特徴とする請求項１６に記載の半導体素子のキャパシタの製造方法。
前記メタルソースをフラッシングする前記ステップの前に、前記絶縁膜にホールを形成するステップをさらに含むことを特徴とする請求項１２に記載の半導体素子のキャパシタの製造方法。
前記絶縁膜は、酸化膜を備えることを特徴とする請求項１８に記載の半導体素子のキャパシタの製造方法。
メタル系の前記ストレージノードが、凹形状、あるいはシリンダ形状を有することを特徴とする請求項１２に記載の半導体素子のキャパシタの製造方法。
メタル系の前記ストレージノードが、Ｒｕ、Ｐｔ、及びＩｒからなる群の中から選択されるいずれか１つの金属を用いて形成されることを特徴とする請求項２０に記載の半導体素子のキャパシタの製造方法。