KR100574480B1 - 반도체소자의 전극 형성방법 - Google Patents

반도체소자의 전극 형성방법 Download PDF

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Abstract

본 발명은, 반도체소자의 전극 형성방법에 관한 것으로서, 반도체기판에 워드라인 비트라인, 커패시터의 전극으로 사용되는 도핑된 폴리실리콘층을 전체 전극의 두께에 80 ∼ 90%의 두께로 적층한 후, 상기 폴리실리콘층에 잔류된 도펀트를 제거하기 위하여 튜브내에서 질소가스 분위에서 정화를 실시한 후, 도핑되지 않은 폴리실리콘층을 10 ∼ 20%의 두께로 적층하여 전극을 형성하므로 전극의 막질을 향상하고, 소자의 수율을 증대하여 소자의 생산단가를 절감하도록 하는 매우 유용하고 효과적인 발명이다. 또한, 상기 폴리실리콘층에 잔류되어 있는 이물질 및 결함을 제거하기 위하여 사용되는 베이스장비의 사용감소로 인한 수명이 증대하므로 유지보수에 드는 비용을 절감할 수 있는 장점을 지닌 발명에 관한 것이다.
반도체기판 폴리실리콘층 도펀트 포스포러스 소오스가스

Description

반도체소자의 전극 형성방법 { Method For Forming The Electrode Of Semiconductor Device }
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체소자의 전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 도핑된 폴리실리콘층
30 ; 도펀트 40 : 도핑안된 폴리실리콘층
본 발명은 전극으로 사용되는 폴리실리콘층을 형성하는 방법에 관한 것으로서, 특히, 도핑된 폴리실리콘층이 전체 전극의 두께의 80 ∼ 90% 두께로 적층된 후, 상기 폴리실리콘층에 잔류된 도펀트를 제거하기 위하여 튜브내에서 질소가스 분위에서 정화를 실시한 후 도핑되지 않은 폴리실리콘층을 10 ∼ 20%의 두께로 적 층하여 전극을 형성하므로 전극에 막질을 향상하도록 하는 반도체소자의 전극 형성방법에 관한 것이다.
일반적으로, 반도체소자가 고집적화, 고속화 됨에 따라 소자의 동작을 위하여서는 워드라인(Word Line), 비트라인(Bit Line) 및 커패시터의 상, 하부전극으로 사용되는 전도도가 뛰어난 재료를 사용하여야 한다.
종래에 각종의 전극으로 사용하여 왔던 도핑된 폴리실리콘막(Doped Poly-Silicon Layer)을 제조하는 방법은 높은 전도도를 지니기 위하여 실리콘을 증착할 때, 포스포러스(Phosphrus)량을 증가시키면서 증착된 막웨에 많은 이물질 (Partical)과 결점(Defect)을 발생시키는 단점을 지니고 있어서 전극 막으로서 사용하는 데 있어서 상당한 문제점을 지니고 있었다.
우선, 종래의 도핑된 폴리실리콘층을 이용하여 전극을 형성하는 공정을 살펴 보면, 반도체기판에 주요 부분을 형성한 후 전극으로 사용되는 도핑된 폴리실리콘층을 적층하면서 인-시튜(In-Situ)공정으로 동시에 폴리실리콘층에 주입되는 도펀트(Dopant)의 량이 증대하게 되어 후속공정에서 도펀트가 막질을 저하시키는 결함물질로 제공된다.
또한, 확산로 튜브(Furnace Tube)내에서 이물질 발생을 유도하여 전체적으로 실리콘막의 질저하를 유발하여 그로 인한 반도체소자의 기본적인 동작에서 오류를 발생시켜 이물질 관리 측면에서 베이스 장비의 수명감소와 유지보수에 드는 비용이증가하여 생산단가가 증가하는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 워드라인 비트라인, 커패시터의 전극으로 사용되는 도핑된 폴리실리콘층을 전체 전극의 두께에 80 ∼ 90%의 두께로 적층한 후, 상기 폴리실리콘층에 잔류된 도펀트를 제거하기 위하여 튜브내에서 질소가스 분위에서 정화를 실시한 후 도핑되지 않은 폴리실리콘층을 10 ∼ 20%의 두께로 적층하여 전극을 형성함으로써 전극의 막질을 향상하는 것이 목적이다.
이러한 목적은 반도체소자의 워드라인, 비트라인 및 커패시터의 상,하부전극으로 사용되는 전극을 형성하는 방법에서, 반도체기판 상에 인시-튜공정으로 포스포러스를 도핑하여 폴리실리콘층을 전체 전극이 형성되는 두께 보다 얇게 적층하는 단계와; 상기 도핑된 폴리실리콘층의 표면에 잔류된 도펀트를 제거하기 위하여 튜브(Tube)내에서 정화(Purge)하는 단계와; 상기 도핑된 폴리실리콘층 상에 전체 전극 두께의 나머지 부분을 갖는 도핑되지 않은 폴리실리콘층을 적층하는 단계를 포함하는 반도체소자의 전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 도핑된 폴리실리콘층과 도핑되지 않은 폴리실리콘층의 두께 비율은 전체 전극 두께에 대하여 80 ∼ 90% : 10 ∼20% 로 형성하도록 한다.
그리고, 상기 도핑된 폴리실리콘층에 잔류된 도펀트를 정화하는 공정은 질소가스 분위기에서 10분 이상 진행하도록 한다.
또한, 상기 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층은 500 ∼ 670℃의 온도범위에서 증착하도록 한다.
상기 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층을 증착하는 공정은 인-시튜(In-Situ)공정으로 형성하도록 한다.
이하, 첨부한 도면에 의거하여 본 발명에 바람직한 일실시예에 대하여 상세히 설명한다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 전극 형성방법을 순차적으로 보인 도면이다.
본 발명에 따른 반도체소자의 전극 형성방법을 살펴 보면, 도 1에 도시된 바와 같이, 반도체소자의 워드라인(Word Line), 비트라인(Bit Line) 및 커패시터 (Capacitor)의 상,하부전극으로 사용되는 전극(Electrode)을 형성하는 방법에서, 반도체기판(10) 상에 인시-튜공정으로 포스포러스를 도핑하여 폴리실리콘층(20)을 전체 전극이 형성되는 두께 보다 얇게 적층하는 상태를 도시하고 있다.
도 2는 상기 도핑된 폴리실리콘층(20)의 표면에 잔류된 도펀트(Dopant)를 제거하기 위하여 튜브내에서 정화하는 상태를 도시하고 있다.
상기 도핑된 폴리실리콘층(20)에 잔류된 도펀트(30)를 정화하는 공정은 질소가스 분위기에서 10분 이상 진행하도록 한다.
그리고, 도 3은 상기 도핑된 폴리실리콘층(20) 상에 전체 전극 두께의 나머지 부분을 갖는 도핑되지 않은 폴리실리콘층(40)을 적층하는 상태를 도시하고 있다.
이 때, 상기 도핑된 폴리실리콘층(20)과 도핑되지 않은 폴리실리콘층(40)의 두께 비율은 전체 전극 두께에 대하여 80 ∼ 90% : 10 ∼20% 정도로 형성하는 것이 바람직하다.
도 4는 상기 도핑된 폴리실리콘층(20) 상에 적층된 도핑되지 않은 폴리실리콘층(40)으로 인하여 포스포러스가 캡핑(Capping)되어 제거되고, 전극의 표면이 매끈하게 형성된 상태를 도시하고 있다.
상기 도핑된 폴리실리콘층(20) 및 도핑되지 않은 폴리실리콘층(40)은 500 ∼ 670℃의 온도범위에서, SiH4, Si2H4 또는 PH3 가스 중에 적어도 어느 하나의 가스를 선택하여 화학기상증착법(CVD ; Chemical Mechanical Polishing)으로 증착하도록 한다.
그리고, 상기 도핑된 폴리실리콘층(20), 도핑된 폴리실리콘층(20)을 정화하는 공정 및 도핑되지 않은 폴리실리콘층(40)을 증착하는 세가지의 공정은 인-시튜공정으로 동시에 형성하는 것이 바람직 하다.
따라서, 본 발명에 따른 반도체소자의 전극 형성방법을 이용하게 되면, 반도체기판에 워드라인 비트라인, 커패시터의 전극으로 사용되는 도핑된 폴리실리콘층을 전체 전극의 두께에 80 ∼ 90%의 두께로 적층한 후, 상기 폴리실리콘층에 잔류된 도펀트를 제거하기 위하여 튜브내에서 질소가스 분위기에서 정화를 실시한다. 그리고, 상기 도핑되지 않은 폴리실리콘층을 10 ∼ 20%의 두께로 적층하여 전극을 형성하므로 전극의 막질을 향상하고, 소자의 수율을 향상하여 소자의 생산단가를 저감하도록 하는 매우 유용하고 효과적인 발명이다.
또한, 상기 폴리실리콘층에 잔류되어 있는 이물질(Patical) 및 결함(Defect)을 제거하기 위하여 사용되는 베이스장비의 사용감소로 인한 수명이 증대하므로 유지보수에 드는 비용을 절감할 수 있는 장점을 지닌 발명이다.

Claims (6)

  1. 반도체소자의 전극을 형성하는 방법에 있어서,
    하부막 위에 포스포러스가 고농도 도핑된 제1 폴리실리콘층을 전체 두께의 80-90% 두께로 적층하는 단계;
    상기 제1 폴리실리콘층 상에 전체 두께의 20-10%의 두께로 도핑되지 않은 제2 폴리실리콘층을 적층하는 단계; 및
    열처리를 수행하여 상기 제1 폴리실리콘층 내의 포스포러스를 상기 제2 폴리실리콘층을 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 전극 형성방법.
  2. 제 1 항에 있어서, 상기 도핑된 폴리실리콘층의 표면에 잔류된 도펀트를 제거하기 위하여 튜브내에서 정화하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 전극 형성방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 도핑된 폴리실리콘층에 잔류된 도펀트를 정화하는 공정은 질소가스 분위기에서 10분 이상 진행하는 것을 특징으로 하는 반도체소자의 전극 형성방법.
  5. 제 1 항에 있어서, 상기 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층은 500 ∼ 670℃의 온도범위에서, SiH4, Si2H4 또는 PH3 가스 중에 적어도 어느 하나의 가스를 선택하여 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체소자의 전극 형성방법.
  6. 제 1 항에 있어서, 상기 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층을 증착하는 공정은 인-시튜공정으로 형성하는 것을 특징으로 하는 반도체소자의 전극 형성방법.
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Citations (1)

* Cited by examiner, † Cited by third party
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KR0118876B1 (ko) * 1994-03-11 1998-08-17 김주용 캐패시터의 유전체막 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0118876B1 (ko) * 1994-03-11 1998-08-17 김주용 캐패시터의 유전체막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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