CN109564941B - 半导体装置、半导体模块、以及半导体封装装置 - Google Patents

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Abstract

具有：半导体基板(32)，包括第一导电型的杂质；低浓度杂质层(33)，包括比半导体基板(32)的第一导电型的杂质的浓度低的浓度的第一导电型的杂质；背面电极(31)，由金属材料构成；以及晶体管(10，20)，被形成在低浓度杂质层(33)内，晶体管(10)在低浓度杂质层(33)的正面具有第一源极电极(11)以及第一栅极电极(19)，晶体管(20)在低浓度杂质层(33)的正面具有第二源极电极(21)以及第二栅极电极(29)，半导体基板(32)，作为晶体管(10，20)的共同漏极区域发挥功能，背面电极(31)的厚度a为25μm以上35μm以下，背面电极(31)的厚度a相对于包括半导体基板(32)和低浓度杂质层(33)的半导体的层厚b的比例a/b为0.32以上。

Description

半导体装置、半导体模块、以及半导体封装装置
技术领域
本公开涉及，半导体装置以及半导体模块，尤其涉及多晶体管芯片以及安装有多晶体管芯片的模块。
背景技术
在硅基板上形成晶体管的半导体装置，需要导通电阻的降低、以及因热而在芯片产生的弯曲的抑制。通过低导通电阻以及小的芯片弯曲，能够使电路的工作效率以及安装的成品率分别提高。
例如，专利文献1公开，为了抑制半导体装置的使用时的热所产生的弯曲，正面电极和背面电极，由具有相同的线膨胀系数的金属构成，各个厚度也彼此相同或大致相同的结构的半导体装置。专利文献2示出，将正面电极以及背面电极的厚度设为10μm至20μm，以作为一个例子。而且，在专利文献1中，没有探讨导通电阻的降低。
并且，专利文献2公开，能够改善形成在硅基板的背面侧的背面电极的弯曲量、以及导通电阻值的半导体装置、以及其制造方法。根据专利文献2，得到背面电极的厚度为2μm左右且导通电阻为3mΩ左右的半导体装置。
(现有技术文献)
(专利文献)
专利文献1：日本特开2010－92895号公报
专利文献2：日本特开2011－151350号公报
发明内容
发明要解决的课题
本发明人，探讨在单个硅基板上形成两个纵型MOS(金属氧化物半导体)晶体管，将双方的晶体管的漏极在装置内的背面电极彼此连接的半导体装置(以下，称为多晶体管芯片)。
然而，现有技术文献中探讨的半导体装置，都是单个纵型MOS晶体管，没有探讨多晶体管芯片的导通电阻的降低以及芯片弯曲的抑制。
于是，本公开的目的在于，提供导通电阻的降低以及芯片弯曲的抑制良好的多晶体管芯片。
解决课题所采用的手段
为了解决所述问题，本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS 晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述背面电极的厚度为25μm以上35μm以下，所述背面电极的厚度相对于包括所述半导体基板和所述低浓度杂质层的半导体层的比例为0.32以上。
根据该结构，即使实施方式涉及的模型A、B、以及C的任意的多晶体管芯片，导通电阻R都处于该模型的导通电阻规格最大值以下。
发明效果
根据本公开涉及的半导体装置，得到导通电阻的减少以及芯片弯曲的抑制良好的多晶体管芯片。
附图说明
图1是示出实施方式涉及的多晶体管芯片的层叠结构的一个例子的截面图。
图2是示出实施方式涉及的多晶体管芯片的应用电路的一个例子的电路图。
图3是示出实施方式涉及的多晶体管芯片的产品标准以及设计例的图。
图4A是示出模型A的样本的导通电阻以及芯片弯曲的测量值的图。
图4B是示出模型B的样本的导通电阻以及芯片弯曲的测量值的图。
图4C是示出模型C的样本的导通电阻以及芯片弯曲的测量值的图。
图5是示出芯片弯曲W的比例Q依赖性以及导通电阻R的比例Q依赖性的图表。
图6是示出比例Q的对角长度L依赖性的图表。
图7是说明补偿外延层厚度或对角长度的尺寸不均匀的比例Q的导出的图表。
图8A是示出模型B的多晶体管芯片的电极形状的一个例子的上面图。
图8B是示出模型C的多晶体管芯片的电极形状的一个例子的上面图。
图9A是示出实施方式涉及的半导体装置的安装结构的一个例子的斜视图。
图9B是示出比较例涉及的半导体装置的安装结构的一个例子的斜视图。
图10是示出实施方式涉及的多晶体管芯片的应用电路的一个例子的电路图。
具体实施方式
(作为本公开的基础的知识)
探讨多晶体管芯片的导通电阻的降低以及芯片弯曲的抑制。
在现有技术文献所探讨的单个纵型MOS晶体管中，漏极电流，贯通并流动在背面电极的厚度方向上，因此，为了降低导通电阻，而需要使背面电极变薄。对此，在多晶体管芯片中，漏极电流在晶体管之间在背面电极内流动，因此，使背面电极变厚，从而能够增加两个晶体管之间的电流路径的截面积，来降低全体的导通电阻。也就是说，为了得到导通电阻低的多晶体管芯片，而将背面电极的厚度设为比以往厚是有效的。
但是，背面电极，一般而言，由银等的金属材料构成，金属材料与硅相比热膨胀系数大。因此，若使背面电极变厚，则半导体装置容易弯曲。因此，在为了得到低导通电阻而使背面电极变厚的情况下，也需要充分地探讨弯曲的抑制。
使单个纵型MOS晶体管的背面电极变厚，与导通电阻的降低相反，因此现有技术文献，没有探讨为了关于具有超过20μm的厚背面电极的半导体装置的用于抑制弯曲的优选的结构。并且，现有技术文献所公开的导通电阻的具体例，也仅为3mΩ左右。
于是，本发明人，认真探讨后，对于具有比以往厚的厚度为30μm左右的背面电极的多晶体管芯片，发现了将导通电阻降低到规定的目标值以下的第一尺寸条件以及电极形状、以及将芯片弯曲抑制到规定的目标值以下的第二尺寸条件。导通电阻的目标值被设定为，小于3mΩ的非常低的值，第一以及第二尺寸条件包括，与背面电极相对于半导体基板的厚度的比例有关的规定。
(公开的半导体装置的形态)
本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，所述第二纵型 MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述背面电极的厚度为25μm以上35μm以下，所述背面电极的厚度相对于包括所述半导体基板和所述低浓度杂质层的半导体层的比例为0.32以上。
根据该结构，即使实施方式涉及的模型A、B、以及C的任意的多晶体管芯片，导通电阻R都处于该模型的导通电阻规格最大值以下。
并且，也可以是，所述比例为0.56以下。
根据该结构，即使实施方式涉及的模型A、B、以及C的任意的多晶体管芯片，导通电阻R都处于该模型的导通电阻规格最大值以下，并且，芯片弯曲处于芯片弯曲规格最大值以下。
并且，也可以是，所述低浓度杂质层的厚度为2.75μm以上。
根据该结构，在实施方式涉及的模型A、B、以及C的多晶体管芯片中，得到20V的漏极耐压。
并且，本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述背面电极的厚度为25μm以上35μm以下，在将所述半导体基板的平面视的对角尺寸设为Lmm时，所述背面电极的厚度相对于包括所述半导体基板和所述低浓度杂质层的半导体层的比例为(－0.48×L+ 2.45)以下。
根据该结构，在实施方式涉及的对角长度L的多晶体管芯片中，芯片弯曲处于芯片弯曲规格最大值以下。
并且，本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述背面电极的厚度为25μm以上35μm以下，在将所述半导体基板的平面视的对角尺寸设为Lmm时，所述背面电极的厚度相对于包括所述半导体基板和所述低浓度杂质层的半导体层的比例为(－0.48×L+ 2.07)以上。
根据该结构，在实施方式涉及的对角长度L的多晶体管芯片中，导通电阻R处于导通电阻规格标准值以下。
并且，也可以是，所述比例为(－0.48×L+2.07)以上且(－0.48×L+ 2.45)以下。
根据该结构，在实施方式涉及的对角长度L的多晶体管芯片中，导通电阻处于导通电阻规格标准值以下，并且，芯片弯曲处于芯片弯曲规格最大值以下。
并且，也可以是，在所述低浓度杂质层的厚度为2.18μm以下、且所述半导体基板的平面视的对角尺寸为2.69mm以上的情况下，所述比例为 0.78以上。
根据该结构，在实施方式涉及的模型A的多晶体管芯片中，实现导通电阻规格标准值。
并且，也可以是，在所述低浓度杂质层的厚度为2.18μm以下且所述对角尺寸为2.61mm以上2.69mm以下、或者所述低浓度杂质层的厚度为 2.18μm以上2.24μm以下且所述对角尺寸为2.69mm以上的情况下，所述厚度的比例为0.94以上。
根据该结构，即使实施方式涉及的模型A的多晶体管芯片具有规定的尺寸误差，导通电阻R也处于模型A的导通电阻规格标准值以下。
并且，也可以是，在所述低浓度杂质层的厚度为2.18μm以下、且所述半导体基板的平面视的对角尺寸为3.63mm以上的情况下，所述厚度的比例为0.33以上。
根据该结构，在实施方式涉及的模型C的多晶体管芯片中，实现导通电阻规格标准值。
并且，也可以是，在所述低浓度杂质层的厚度为2.18μm以下且所述对角尺寸为3.55mm以上3.63mm以下、或者所述低浓度杂质层的厚度为 2.18μm以上2.24μm以下且所述对角尺寸为3.63mm以上的情况下，所述比例为0.43以上。
根据该结构，即使实施方式涉及的模型C的多晶体管芯片具有规定的尺寸误差，导通电阻R也处于模型C的导通电阻规格标准值以下。
并且，也可以是，所述比例为0.70以下。
根据该结构，在实施方式涉及的模型C的多晶体管芯片中，实现芯片弯曲规格最大值。
并且，也可以是，在所述低浓度杂质层的厚度为2.75μm以下、且所述半导体基板的平面视的对角尺寸为3.92mm以上的情况下，所述比例为 0.25以上。
根据该结构，在实施方式涉及的模型B的多晶体管芯片中，实现导通电阻规格标准值。
并且，也可以是，在所述低浓度杂质层的厚度为2.75μm以下且所述对角尺寸为3.84mm以上3.92mm以下、或者所述低浓度杂质层的厚度为 2.75μm以上2.81μm以下且所述对角尺寸为3.92mm以上的情况下，所述比例为0.33以上。
根据该结构，即使实施方式涉及的模型B的多晶体管芯片具有规定的尺寸误差，导通电阻R也处于模型B的导通电阻规格标准值以下。
并且，也可以是，所述比例为0.56以下。
根据该结构，在实施方式涉及的模型B的多晶体管芯片中，实现芯片弯曲规格最大值。
并且，本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述第一源极电极相对于所述背面电极的厚度的比例为0.28以下，所述第二源极电极相对于所述背面电极的厚度的比例为0.28以下。
根据该结构，对于背面电极的厚度规定第一以及第二源极电极的优选的厚度，因此，得到以良好的平衡实现与导电性接合材料的接合性、更低的导通电阻、以及成本削减的多晶体管芯片。
并且，本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有多个第一源极电极以及第一栅极电极，所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有多个第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述多个第一源极电极之中的被称作第三源极电极的一个、以及所述多个第二源极电极之中的被称作第四源极电极的一个，分别是相对于所述第一区域与所述第二区域的边界最近的源极电极，并且被配置为沿着所述边界的全区域。
根据该结构，流动在两个纵型MOS晶体管间的电流的路径更宽且更短，因此，能够降低多晶体管芯片的导通电阻。
并且，也可以是，所述第三源极电极与所述第四源极电极的间隔，比所述第三源极电极的宽度以及所述第四源极电极的宽度都窄。
根据该结构，能够将流动在两个纵型MOS晶体管间的电流的路径设为更宽且更短，因此，能够更有效地降低多晶体管芯片的导通电阻。
并且，也可以是，所述第三源极电极与所述第四源极电极的间隔，比所述第三源极电极的宽度以及所述第四源极电极的宽度都宽。
根据该结构，能够扩大不配置焊料的区域，因此，能够将流动在两个纵型MOS晶体管间的电流的路径设为更宽且更短，并且，能够避免图案短路。
并且，本公开涉及的半导体装置的实施方案之一，具有：半导体基板，由硅构成且包括第一导电型的杂质；低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；背面电极，由被形成在所述半导体基板的背面上的金属材料构成，所述金属材料与所述半导体基板的背面接触；第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，所述第一源极电极包括，在所述第一区域和所述第二区域的边界、与作为所述第一区域的所述边界的对置端的第一对置端之间，在与所述边界交叉的方向上排列的多个第一源极电极，所述第一栅极电极，被配置在所述第一对置端的与所述边界平行的方向上的中央附近、且由一对所述第一源极电极在与所述边界平行的方向上所夹的位置，所述第一栅极电极的中心点，位于所述第一区域的、与离所述边界最远的第一源极电极的对所述边界的近端相比靠近所述第一对置端的一侧的位置，所述第二源极电极包括，在所述边界、与作为所述第二区域的所述边界的对置端的第二对置端之间，在与所述边界交叉的方向上排列的多个第二源极电极，所述第二栅极电极，被配置在所述第二对置端的与所述边界平行的方向上的中央附近、且由一对所述第二源极电极在与所述边界平行的方向上所夹的位置，所述第二栅极电极的中心点，位于所述第二区域的、与离所述边界最远的第二源极电极的对所述边界的近端相比靠近所述第二对置端的一侧的位置。
根据该结构，第一栅极电极以及第二栅极电极，被配置为离边界更远，因此，即使在半导体基板芯片产生弯曲而边界附近从安装基板浮起的情况下，也在第一栅极电极以及第二栅极电极与安装基板之间难以产生焊料打开。
并且，本公开涉及的半导体模块的实施方案之一，具备：印刷布线基板；布线图案，在所述印刷布线基板上被设置为带状，由与长边方向交叉的间隙分离为第一部分和第二部分；以及被配置在所述间隙上的所述半导体装置，所述半导体装置被配置为，第一区域与第二区域在所述布线图案的长边方向上排列，第一源极电极以及第二源极电极，与所述布线图案的所述第一部分以及所述第二部分分别连接。
根据该结构，能够使布线宽度变粗大，能够降低布线电阻。并且，电流路径成为直线状，能够减少损失。其结果为，得到具有功率效率良好的安装结构的半导体模块。
并且，本公开涉及的半导体封装装置的实施方案之一，所述半导体装置，由具有第一源极外部端子、第一栅极外部端子、第二源极外部端子、以及第二栅极外部端子的封装体密封，所述第一源极外部端子、所述第一栅极外部端子、所述第二源极外部端子、以及所述第二栅极外部端子，与所述半导体装置的所述第一源极电极、所述第一栅极电极、所述第二源极电极、以及所述第二栅极电极分别电连接。
根据该结构，得到具有导通电阻的降低以及芯片弯曲的抑制良好的多晶体管芯片，对环境条件的耐久性高的半导体封装装置。
并且，本公开涉及的半导体封装装置的实施方案之一，所述半导体装置，由具有第一源极外部端子、第一栅极外部端子、第二源极外部端子、第二栅极外部端子、以及共同漏极外部端子的封装体密封，所述第一源极外部端子、所述第一栅极外部端子、所述第二源极外部端子、所述第二栅极外部端子、以及所述共同漏极外部端子，与所述半导体装置的所述第一源极电极、所述第一栅极电极、所述第二源极电极、所述第二栅极电极、以及所述背面电极分别电连接。
根据该结构，得到具有导通电阻的降低和芯片弯曲的抑制良好的多晶体管芯片，对环境条件的耐久性高、且能够将共同漏极外部端子用于例如多晶体管芯片的第一以及第二纵型MOS晶体管的共同的漏极的电压监视的半导体封装装置。
以下，对于本公开涉及的半导体装置，参照附图进行具体说明。
而且，以下说明的实施方式，都示出本公开的一个具体例子。以下的实施方式示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态等是一个例子而不是限定本公开的宗旨。因此，对于以下的实施方式的构成要素中的、示出最上位概念的实施方案中没有记载的构成要素，作为任意的构成要素而被说明。
(半导体装置的基本结构)
首先，作为准备，说明本公开涉及的半导体装置的基本结构。本公开涉及的半导体装置是，在半导体基板形成两个纵型MOS晶体管的、CSP(芯片尺寸封装)型的多晶体管芯片。
图1是示出多晶体管芯片1的结构的一个例子的截面图。如图1示出，多晶体管芯片1具有，半导体基板32、低浓度杂质层33、背面电极31、第一纵型MOS晶体管10(以下，晶体管10)、以及第二纵型MOS晶体管 20(以下，晶体管20)。
图2是，智能手机等的充放电电路，示出将多晶体管芯片1插入到该充放电电路的下边侧，作为对双向的电流的导通进行控制的充放电开关使用的情况，以作为应用例之一。
在此情况下，将多晶体管芯片1，作为根据从控制IC2提供的控制信号，对从电池3向负载4的放电电流以及从负载4向电池3的充电电流进行控制的双向晶体管利用，放电电流，使晶体管10成为截止状态而被遮断，充电电流，使晶体管20成为截止状态而被遮断。
在MOS晶体管中，在其设备结构上，在漏极端子与源极端子之间存在作为寄生元件的体二极管(例如图2的晶体管10的BD1以及晶体管20 的BD2)，因此，在单个MOS晶体管中，不能遮断漏极与源极端子间的双向的电流。因此，一般而言，在遮断双向的电流时，将两个MOS晶体管的漏极端子或源极端子面对面地连接来使用。
在图1示出的多晶体管芯片1中，半导体基板32，由硅构成，包括第一导电型的杂质。
低浓度杂质层33，被形成为在半导体基板32上接触，包括比半导体基板32的第一导电型的杂质的浓度低的浓度的第一导电型的杂质。低浓度杂质层33也可以，作为一个例子，由外延生长形成在半导体基板32上。
将包括半导体基板32和低浓度杂质层33的半导体层的厚度(也称为 Si厚度)记载为b，将仅低浓度杂质层33的厚度(也称为外延层厚度)记载为 c。
背面电极31，由形成为与半导体基板32的背面(图1的上侧主面)接触的金属材料构成。背面电极31，作为不限定的一个例子，也可以由包括银、铜、金、铝之中的任意一个以上的金属材料构成。将背面电极31的厚度(也称为Ag厚度)记载为a。
晶体管10，被形成在低浓度杂质层33内的第一区域(图1的右侧一半区域)，在低浓度杂质层33的正面(图1的下侧主面)具有第一源极电极11 以及位于其他截面的第一栅极电极19。
在低浓度杂质层33的第一区域，形成有包括与第一导电型不同的第二导电型的杂质的第一主体区域18。在第一主体区域18，形成有包括第一导电型的杂质的第一源极区域14、第一栅极导体15、以及第一栅极绝缘膜 16。第一源极电极11由第一部分12和第二部分13构成，第一部分12，经由第二部分13与第一源极区域14以及第一主体区域18连接。第一栅极电极19，与第一栅极导体15连接。
第一源极电极11的第一部分12是，在安装时示出与焊料等的导电性接合材料良好的接合性的层，作为不限定的一个例子，也可以由包括镍、钛、钨、钯之中的任意一个以上的金属材料构成。在第一部分12的正面，也可以执行金等的镀金。
第一源极电极11的第二部分13是，连接第一部分12与半导体层的层，作为不限定的一个例子，也可以由包括铝、铜、金、银之中的任意一个以上的金属材料构成。
将第一源极电极11的厚度记载为d1。第一源极电极11的厚度d1包括，第一源极电极11的第一部分12的厚度和第二部分13的厚度。
晶体管20，被形成在低浓度杂质层33内的第二区域(图1的左侧一半区域)，在低浓度杂质层33的正面(图1的下侧主面)具有第二源极电极21 以及位于其他截面的第二栅极电极29。
在低浓度杂质层33的第二区域，形成有包括与第一导电型不同的第二导电型的杂质的第二主体区域28。在第二主体区域28，形成有包括第一导电型的杂质的第二源极区域24、第二栅极导体25、以及第二栅极绝缘膜 26。第二源极电极21由第一部分22和第二部分23构成，第一部分22，经由第二部分23与第二源极区域24以及第二主体区域28连接。第二栅极电极29，与第二栅极导体25连接。
第二源极电极21的第一部分22，作为不限定的一个例子，也可以由包括镍、钛、钨、钯之中的任意一个以上的金属材料构成，在第一部分22 的正面，也可以执行金等的镀金。第二源极电极21的第二部分23，作为不限定的一个例子，也可以由包括铝、铜、金、银之中的任意一个以上的金属材料构成。
将第二源极电极21的厚度记载为d2。第二源极电极21的厚度d2包括，第二源极电极21的第一部分22的厚度和第二部分23的厚度。第一源极电极11的厚度d1和第二源极电极21的厚度d2也可以相等。
半导体基板32，作为晶体管10的第一漏极区域以及晶体管20的第二漏极区域的共同漏极区域发挥功能。
在图1示出的多晶体管芯片1中也可以，例如，将第一导电型设为N 型，将第二导电型设为P型，第一源极区域14、第二源极区域24、半导体基板32、以及低浓度杂质层33是N型半导体，并且，第一主体区域18 以及第二主体区域28是P型半导体。
并且，例如，也可以将第一导电型设为P型，将第二导电型设为N型，第一源极区域14、第二源极区域24、半导体基板32、以及低浓度杂质层 33是P型半导体，并且，第一主体区域18以及第二主体区域28是N型半导体。
在以下的说明中，只要不特别限定，说明图1示出的多晶体管芯片1 中，将第一导电型设为N型、将第二导电型设为P型的、所谓N沟道型晶体管的情况。
首先，说明多晶体管芯片1的导通状态。
在图1示出的多晶体管芯片1中，若向第一源极电极11施加高电压，第二源极电极21施加低电压，以第二源极电极21为基准，向第一栅极电极19(第一栅极导体15)以及第二栅极电极29(第二栅极导体25)施加阈值以上的电压，则在第一栅极绝缘膜16以及第二栅极绝缘膜26附近形成沟道，电流在图1的箭头示出的路径的第一源极电极11与第二源极电极21 之间流动。
这是图2的充电电流的情况，也是晶体管10、20导通而导通电流流动的多晶体管芯片1的导通状态。
晶体管10、20间的导通电流，如图1的箭头示出，在背面电极31流动。因此，使背面电极31的厚度a变大，由此导通电流的路径的截面积扩大，多晶体管芯片1的导通电阻降低。
接着，说明多晶体管芯片1的截止状态。
在图1示出的多晶体管芯片1中，在第一导电型为N型、第二导电型为P型的情况下，第一主体区域18与低浓度杂质层33之间以及第二主体区域28与低浓度杂质层33之间的PN结，分别是图1的二极管记号所示的极性方向的体二极管BD1、BD2。
在图1示出的多晶体管芯片1中，以第二源极电极21为基准，若第二栅极电极29(第二栅极导体25)的电压小于阈值，即使向第一源极电极11 施加高电压，向第二源极电极21施加低电压，在晶体管20的栅极绝缘膜 26附近也不形成沟道，成为导通电流不流动的截止状态。此时，晶体管10 的偏压状态是，相对于体二极管BD1在正方向上的偏压状态，因此，与施加到第一栅极电极19(第一栅极导体15)的电压无关而晶体管10成为导通状态。
而且，与向第一源极电极11和第二源极电极21的电压施加条件相反，即使在向第二源极电极21施加高电压，向第一源极电极11施加低电压的情况下，也以第一源极电极11为基准，若第一栅极电极19(第一栅极导体 15)的电压小于阈值，则在晶体管10的栅极绝缘膜16附近不形成沟道，多晶体管芯片1成为导通电流不流动的截止状态。
(多晶体管芯片的源极与源极间耐压)
在此，说明多晶体管芯片1的源极与源极间耐压(也称为源极与源极间击穿电压，简称为BVSS)。
多晶体管芯片1的源极与源极间耐压是指，在截止状态的多晶体管芯片1的第一源极电极11与第二源极电极21之间，在多晶体管芯片1不会击穿的范围内能够施加的最大电压。这是，在体二极管BD1、BD2不会击穿的范围内能够施加的最大电压，与晶体管10、20单体的漏极耐压同义。在以下的说明中，为了简化说明，而会有将多晶体管芯片1的源极与源极间耐压，称为多晶体管芯片1的漏极耐压的情况。
对于多晶体管芯片1的漏极耐压，进行更详细说明。向多晶体管芯片 1的第一源极电极11施加高电压、向第二源极电极21施加低电压时的漏极耐压，与存在于晶体管20内包括的体二极管BD2的PN结的边界两侧的耗尽层有关。
在向第一源极电极11施加高电压、向第二源极电极21施加低电压加时，在晶体管20，施加相对于低浓度杂质层33(N型半导体)和第二主体区域28(P型半导体)的PN结的反向电压。
在此情况下，由于是反向电压，因此，电流不会从低浓度杂质层33向第二主体区域28流动，但是，若使施加电压逐渐大，则在PN结产生雪崩降低(雪崩击穿，本说明书中简单地称为击穿)，电流一下子流动。产生该雪崩降低之前的施加电压是漏极耐压。
在想要使漏极耐压变大的情况下，使低浓度杂质层33与第二主体区域 28的边界两侧出现的耗尽层厚度变大，使雪崩降低难以产生。因此，设计耗尽层能够充分地扩展的设备结构。
耗尽层夹着低浓度杂质层33与第二主体区域28的边界在两侧扩展，但是，通常，将低浓度杂质层33的杂质浓度设定为比第二主体区域28的杂质浓度低，因此，耗尽层在低浓度杂质层33的一侧大幅度扩展。因此，考虑耗尽层的扩展，以具有富余的厚度设计低浓度杂质层33。
并且，周知的是，从半导体基板32，因在设备制作过程中产生的热滞后而N型杂质向低浓度杂质层33扩散。这意味着，低浓度杂质层33的有效的膜厚变薄。为了确保耗尽层的充分的扩展，而需要也考虑有效的膜厚的减少，设计低浓度杂质层33的层厚度。
而且，在向第一源极电极11施加低电压、向第二源极电极21施加高电压的情况下，对于晶体管10的低浓度杂质层33和第一主体区域18，成立相同的说明。
考虑以上的内容，对于多晶体管芯片1，采用以下的设计例，从而保留设计余量来确保12V或20V的漏极耐压。
将半导体基板32的杂质(例如，砷或磷)的浓度设为3×1020/cm3，将低浓度杂质层33的杂质(例如，磷)的浓度设为3.4×1016/cm3。并且，将第一主体区域18以及第二主体区域28的杂质(例如，硼)的浓度设为5× 1017/cm3。
在将漏极耐压设为12V的情况下，将低浓度杂质层33的厚度c设为 2.18μm以上。将漏极耐压设为20V的情况下，将低浓度杂质层33的厚度c设为2.75μm以上。
(多晶体管芯片的产品标准以及设计例)
图3是示出实施方式涉及的多晶体管芯片的每个模型的规格以及设计例的图。
首先，本发明人，如图3示出，对于实施方式涉及的多晶体管芯片的三个模型，设定了与漏极耐压BVSS、导通电阻R、以及芯片弯曲W有关的产品标准。在此，漏极耐压BVSS是，所述的多晶体管芯片1的源极与源极间耐压。导通电阻R是，3.8V的栅极与源极间电压的施加时的、多晶体管芯片1的源极与源极间的电阻值。芯片弯曲W是，因最高温度250℃的热负载施加，而沿着多晶体管芯片1的裸芯片的对角线产生的最大的高低差。
模型A是，漏极耐压BVSS为12V、导通电阻规格最大值R max为2.85mΩ、芯片弯曲规格最大值W max为40μm的正常模型。导通电阻规格标准值R typ的2.19至2.38mΩ是，导通电阻规格最大值R max除以设计余量系数1.3至1.2的计算值。
模型B是，漏极耐压BVSS为20V、导通电阻规格最大值R max为 2.85mΩ、芯片弯曲规格最大值W max为40μm的高耐压模型。导通电阻规格标准值R typ的2.19至2.38mΩ是，导通电阻规格最大值R max 除以设计余量系数1.3至1.2的计算值。
模型C是，漏极耐压BVSS为12V、导通电阻规格最大值R max为 1.95mΩ、芯片弯曲规格最大值W max为40μm的低电阻模型。导通电阻规格标准值R typ的1.50至1.63mΩ是，导通电阻规格最大值R max 除以设计余量系数1.3至1.2的计算值。
图3示出的漏极耐压BVSS以及导通电阻规格最大值R max是，根据由应用电路(例如，装载在移动设备的蓄电池的充放电电路)的请求规定的。
并且，根据电子信息技术产业协会标准JEITA ED－7306所记载的“基于升温的封装体的弯曲的测定方法以及最大允许值記(昇温によるパッケージの反りの測定方法と最大許容値)”(非专利文献1)，如下规定芯片弯曲规格最大值W max。
在多晶体管芯片1中，背面电极31的热膨胀系数比半导体基板32的热膨胀系数大，因此，因升温，而产生在背面电极31侧凸起的芯片弯曲。若芯片弯曲大，则多晶体管芯片1的中央部，因安装时的回流加热而从安装基板浮起，安装的成品率降低。
在非专利文献1中，将例如FLGA(平面网格阵列)封装体的弯曲最大允许值，设为溶融后的焊料浆料的高度。在安装工序中，作为一个例子，在通过利用了厚度80μm的型板的印刷配置高度80μm的焊料浆料的情况下，溶融后的焊料浆料的高度，估计降低到与面心立方晶格的填充系数的74％相当的59μm。于是，在本公开中，还将设计余量系数为大致2/ 3的40μm，设为芯片弯曲规格最大值。
接着，本发明人，根据图3的产品标准，以如下的方针探讨了每个模型的多晶体管芯片尺寸的条件以及电极形状。
漏极耐压BVSS，按照作为低浓度杂质层33的厚度的外延层厚度c实现。例如，通过将外延层厚度c设为2.18μm以上，从而实现漏极耐压12V。并且，通过将外延层厚度c设为2.75μm以上，从而实现漏极耐压20V。
通过将背面电极31设置为厚，从而降低导通电阻R。作为一个例子，将作为背面电极31的厚度的Ag厚度设为30μm，增加背面电极内的电流路径的截面积，从而降低导通电阻R。作为包括半导体层的半导体基板32 和低浓度杂质层33的半导体层的厚度的Si厚度b，作为一个例子，模型A、 C为43μm，模型B为78μm。此时，Ag厚度a相对于Si厚度b的比例Q，模型A、C为0.70，模型B为0.38。这些比例Q是，模型A、B、 C各自的、实现与导通电阻R以及芯片弯曲W有关的产品标准的具有代表性的一个例子。
将封装体尺寸设为，与现有模型(不图示)同等以下。薄层电阻率Ron·A 降低，因此，能够以更小的封装体尺寸实现与现有模型同等的导通电阻R，并且，能够以与现有模型同等的封装体尺寸实现低导通电阻R。
具体而言，将模型A的封装体尺寸设为，在平面视中纵1.96mm横 1.84mm的矩形。模型A的封装体的对角线的长度、即对角长度L为 2.69mm。在模型A中，在图3中纵方向上示出的边是长边。
将模型B的封装体尺寸设为，在平面视中纵1.96mm横3.40mm的矩形。模型B的封装体的对角线的长度、即对角长度L为3.92mm。在模型 B中，在图3中横方向上示出的边是长边。
将模型C的封装体尺寸设为，在平面视中纵1.96mm横3.05mm的矩形。模型C的封装体对角线的长度、即对角长度L为3.63mm。在模型C 中，在图3中横方向上示出的边是长边。
而且，多晶体管芯片1是芯片尺寸封装，因此，封装体尺寸、多晶体管芯片1的尺寸、以及半导体基板32的尺寸，全部相同。也就是说，封装体的对角长度，由半导体基板32的平面视中的对角尺寸表示。
在图3中，作为芯片概观，示出对封装体进行平面视时的源极垫(记载为S垫)以及栅极垫(记载为G垫)的配置。在此，S垫是，第一源极电极11 以及第二源极电极21的向芯片表面的露出部，G垫是，第一栅极电极19 以及第二栅极电极29的向芯片表面的露出部。
在模型A中，G垫被配置为相对于芯片长边靠近中央，S垫被配置为，沿着晶体管边界分离为两个部分。在模型B以及模型C中，G垫芯被配置为，相对于芯片长边靠近端部，S垫被配置为，相对于晶体管边界在全区域接近。在封装体的安装工序中，S垫以及G垫，利用焊料等的导电性接合材料，安装在安装基板。
而且，对于图3所示的S垫以及G垫的配置的技术上的意义，以后进行详细说明。
接着，考虑导通电阻R的降低和芯片弯曲W的抑制处于折衷的关系，详细探讨背面电极31的厚度(Ag厚度)a相对于包括半导体基板32和低浓度杂质层33的半导体层厚(Si厚度)b的比例Q的优选范围。
(求出比例Q的优选条件的实验)
本发明人，通过实验求出比例Q的优选范围。在实验中，按每个模型，制造图3示出的外延层厚度c以及封装体尺寸(对角长度L)、且Ag厚度a 以及Si厚度b不同的多个样本。而且，实际测量各个样本的导通电阻和芯片弯曲，确认是否满足产品标准。
对于导通电阻R，按每个样本，进行在将样本安装在评价基板的状态下测量的第一方法、以及将探测器与裸芯片的状态的样本接触来进行的第二方法的任一方。适当地校正因测定方法的不同而产生的测量值的差异。
对于芯片弯曲W，将裸芯片的状态的样本，处于模仿回流工序的最高温度250℃的热负载循环下，通过叠纹法测量裸芯片的形状，记录测量出的芯片弯曲的最大值。
图4A是示出模型A的样本的导通电阻以及弯曲的测量值的图。在模型A中，制造对于Ag厚度a为25μm、30μm、以及35μm的每一个， Si厚度b为28μm至93μm之间的多个样本。模型A的样本均为，外延层厚度c为2.18μm，对角长度L为2.69mm。
按每个样本，测量导通电阻R以及芯片弯曲W的双方，或者，仅测量芯片弯曲W。在图4A中，与样本的Ag厚度a、Si厚度b、比例Q一起，示出导通电阻R以及芯片弯曲W的测量值。
图4B是示出模型B的样本的导通电阻以及芯片弯曲的测量值的图。在模型B中，制造对于Ag厚度a为25μm、30μm、以及35μm的每一个，Si厚度b为28μm至93μm之间的多个样本。模型B的样本均为，外延层厚度c为2.75μm，对角长度L为3.92mm。
按每个样本，测量导通电阻R以及芯片弯曲W的双方，或者，仅测量芯片弯曲W。在图4B中，与样本的Ag厚度a、Si厚度b、比例Q一起，示出导通电阻R以及芯片弯曲W的测量值。
图4C是示出模型C的样本的导通电阻以及芯片弯曲的测量值的图。在模型C中，制造对于Ag厚度a为25μm、30μm、以及35μm的每一个，Si厚度b为28μm至93μm之间的多个样本。模型C的样本均为，外延层厚度c为2.18μm，对角长度L为3.63mm。
按每个样本，测量导通电阻R以及芯片弯曲W的双方，或者，仅测量芯片弯曲W。图4C中，与样本的Ag厚度a、Si厚度b、比例Q一起，示出导通电阻R以及芯片弯曲W的测量值。
以下，根据图4A至图4C示出的测量结果，从不同多个视点，规定比例Q的各种各样的优选条件。
(全模型的导通电阻规格最大值以及芯片弯曲规格最大值实现条件)
图5是示出芯片弯曲W的比例Q依赖性以及导通电阻R的比例Q依赖性的图表。图5的左侧的纵轴表示芯片弯曲W，右侧的纵轴表示导通电阻R，横轴表示比例Q。
在图5中描绘图4A至图4C所示的所有的测量结果。
在模型A、B、C的任何模型中，都在比例Q相同的样本中Ag厚度a 越薄的样本芯片弯曲W就越大，Ag厚度a＝25μm的样本，位于芯片弯曲W的分布的上限(最坏值)。这可以认为，在Ag厚度a薄的样本Si中厚度b也薄，因此，芯片弯曲W大。于是，求出每个模型的Ag厚度25μm的样本的芯片弯曲W的回归曲线，作为表示芯片弯曲W的最坏值的曲线 W(A)worst、W(B)worst、以及W(C)worst利用。在图表中记载表示各个曲线的算式。
并且，在模型A、B、C的任何模型中，都在比例Q相同的样本中Ag 厚度a越厚的样本导通电阻R就越大，Ag厚度a＝35μm的样本，位于导通电阻R的分布的上限(最坏值)。这可以认为，在Ag厚度a厚的样本中 Si厚度b也厚，因此，导通电阻R大。于是，求出每个模型的Ag厚度35 μm的样本的导通电阻R的回归线，作为表示导通电阻R的最坏值的曲线R(A)worst、R(B)worst、以及R(C)worst利用。在图表中记载表示各个曲线的算式。
在图5中，进而，表示模型A、B的示出导通电阻规格最大值的直线 R(A，B)max以及示出导通电阻规格标准值的直线R(A，B)typ。并且，表示模型C的示出导通电阻规格最大值的直线R(C)max以及示出导通电阻规格标准值的直线R(C)typ。并且，表示全模型的示出芯片弯曲规格最大值的直线W(ALL)max。
在此，着眼于曲线R(A)worst与直线R(A,B)max的交点P1。交点P1 的比例Q＝0.32是，模型A的多晶体管芯片实现导通电阻规格最大值 2.85mΩ的比例Q的最小值。也就是说，满足比例Q≥0.32的模型A的多晶体管芯片，实现导通电阻规格最大值2.85mΩ。
在比例Q≥0.32，曲线R(B)worst位于直线R(A,B)max的下方，曲线 R(C)worst位于直线R(C)max的下方。因此，满足比例Q≥0.32的模型B 以及C的多晶体管芯片的导通电阻R，实现各自的导通电阻规格最大值 2.85mΩ以及1.95mΩ。
据此，本公开涉及的半导体装置实施方案之一是，实施方式涉及的多晶体管芯片，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为0.32以上。
根据该结构，即使实施方式涉及的模型A、B、以及C的任意的多晶体管芯片，导通电阻R都处于该模型的导通电阻规格最大值以下。
接着，着眼于曲线W(B)worst与直线W(ALL)max的交点P2。交点 P2的比例Q＝0.56是，模型B的多晶体管芯片实现芯片弯曲规格最大值 40μm的比例Q的最大值。也就是说，满足比例Q≤0.56的模型B的多晶体管芯片，实现芯片弯曲规格最大值40μm。
在比例Q≤0.56，曲线W(A)worst以及W(C)worst都位于直线 W(ALL)max的下方。因此，满足比例Q≤0.56的模型A、C的任意的多晶体管芯片的芯片弯曲W，都实现芯片弯曲规格最大值40μm。
据此，也可以除了所述的比例Q的下限0.32以外，还设定比例Q的上限0.56。也就是说，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，也可以将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为0.32以上0.56以下。
根据该结构，即使实施方式涉及的模型A、B、以及C的任意的多晶体管芯片，导通电阻R都处于该模型的导通电阻规格最大值以下，并且，芯片弯曲处于芯片弯曲规格最大值以下。
在本公开涉及的半导体装置的实施方案之一中，进而，也可以将低浓度杂质层的厚度c设为2.75μm以上。
根据该结构，如上说明，能够将多晶体管芯片1的漏极耐压设为20V。漏极耐压，由于其发生原理，取决于低浓度杂质层33的厚度c，不依赖于封装体尺寸(对角长度L)。因此，将低浓度杂质层33的厚度c设为2.75μ m以上的限定，也适用于对角长度L互不相同的模型A、B、以及C的任意的多晶体管芯片，能够将该多晶体管芯片的漏极耐压提高为20V。
(对角长度L依赖的比例Q的优选条件)
在所述中，将全模型的实现导通电阻规格最大值的比例Q的下限值以及实现芯片弯曲规格最大值的比例Q的上限值，规定为常数。对此，以下，探讨依赖对角长度L(即，以对角长度L的函数)规定比例Q的下限值以及上限值。
如上说明，在图5中，曲线W(B)worst与直线W(ALL)max的交点 P2的比例Q＝0.56是，模型B的多晶体管芯片实现芯片弯曲规格最大值 40μm的比例Q的最大值。同样，曲线W(C)worst与直线W(ALL)max 的交点P5的比例Q＝0.70是，模型C的多晶体管芯片实现芯片弯曲规格最大值40μm的比例Q的最大值。
在此，模型B、C的多晶体管芯片的对角长度L分别是3.92mm、 3.63mm，因此，将交点P2、P5的0.56以及0.70的比例Q，相对于对角长度L进行线性插值(比例分配)。模型B、C的多晶体管芯片的外延层厚度互不相同，分别是2.75μm、2.18μm，但是，外延层厚度实际上不影响到芯片弯曲，因此，该插值是有效的。
图6是示出比例Q的对角长度L依赖性的图表。在图6中，纵轴表示比例Q，横轴表示对角长度L。图6的上侧示出的直线Qmax是，对图5 的交点P2以及交点P5各自的比例Q以及对应的样本的对角长度L所组成的坐标点进行线性插值而得到的直线，表示为Qmax＝－0.48L+2.45。Qmax的外推部分，由虚线示出。
直线Qmax上的点是，对角长度L的多晶体管芯片实现芯片弯曲规格最大值40μm的比例Q的最大值。也就是说，满足比例Q≤－0.48L+2.45 的对角长度L的多晶体管芯片，实现芯片弯曲规格最大值40μm。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在半导体基板的对角尺寸为Lmm时，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例设为(－0.48L+ 2.45)以下。
根据该结构，在实施方式涉及的对角长度L的多晶体管芯片中，芯片弯曲处于芯片弯曲规格最大值40μm以下。
而且，芯片弯曲，不依赖于半导体的导电型。因此，实现芯片弯曲规格最大值的所述结构，能够适用于N沟道型以及P沟道型的任意的多晶体管芯片。
接着，规定比例Q的对角长度L依赖的下限值。在此，从实现导通电阻规格标准值的视点，着眼于图5的曲线R(C)worst与直线R(C)typ的交点P4，以及曲线R(A)worst与直线R(A)typ的交点P6。交点P4的比例 Q＝0.33是，模型C的多晶体管芯片实现导通电阻规格标准值1.63mΩ的比例Q的最小值。交点P6的比例Q＝0.78是，模型A的多晶体管芯片实现导通电阻规格标准值2.38mΩ的比例Q的最小值。
在此，模型A、C的多晶体管芯片的对角长度L分别是2.69mm、 3.63mm，因此，将交点P4、P6的0.33以及0.78的比例Q，相对于对角长度L进行线性插值(比例分配)。影响到导通电阻的外延层厚度，在模型A、 C的多晶体管芯片中都是2.18μm那样相等，因此，该插值是有效的。
图6的下侧示出的直线Qmin是，对图5的交点P4以及交点P6各自的比例Q以及对应的样本的对角长度L所组成的坐标点进行线性插值而得到的直线，表示为Qmin＝－0.48L+2.07。Qmin的外推部分，由虚线示出。
直线Qmin上的点是，对角长度L的多晶体管芯片实现导通电阻规格标准值的比例Q的最小值。也就是说，满足比例Q≥－0.48L+2.07的对角长度L的多晶体管芯片，实现导通电阻规格标准值。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在半导体基板的对角尺寸为Lmm时，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为(－0.48L +2.07)以上。
根据该结构，在实施方式涉及的对角长度L的多晶体管芯片中，导通电阻R处于导通电阻规格标准值以下。
也可以利用所述的规定的比例Q的对角长度L依赖的上限值和下限值的组合。也就是说，本公开涉及的半导体装置的实施方案之一也可以，在半导体基板的对角尺寸为Lmm时，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为(－0.48L+2.07)以上(－ 0.48L+2.45)以下。
根据该结构，在实施方式涉及的对角长度L的多晶体管芯片中，导通电阻R处于导通电阻规格标准值以下，并且，芯片弯曲处于芯片弯曲规格最大值以下。
(每个模型的比例Q的优选条件)
在所述中，规定了对全模型共同适用的比例Q的优选条件。对此，以下，探讨对模型A、B、以及C的任一个限定适用的比例Q的优选条件。
(模型A的比例Q的优选条件)
探讨对模型A的多晶体管芯片限定适用的比例Q的优选条件。
首先，从模型A的多晶体管芯片实现导通电阻规格标准值的视点，再次着眼于图5的交点P6。交点P6的比例Q＝0.78是，模型A的多晶体管芯片实现导通电阻规格标准值2.38mΩ的比例Q的最小值。也就是说，满足比例Q≥0.78的模型A的多晶体管芯片，实现导通电阻规格标准值 2.38mΩ。
比例Q≥0.78的条件适用于模型A的多晶体管是，以外延层厚度c为 2.18μm以下、且对角长度L为2.69mm以上的模型A的尺寸为前提条件，规定比例Q≥0.78的条件来明确的。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在低浓度杂质层的厚度为2.18μm以下、且半导体基板的平面视的对角尺寸为2.69mm以上的情况下，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为0.78以上。
根据该结构，在实施方式涉及的模型A的多晶体管芯片中，实现导通电阻规格标准值。
接着，对于模型A的多晶体管芯片，考虑以补偿外延层厚度c或对角长度L的尺寸不均匀所产生的导通电阻R的增加来实现导通电阻规格标准值的方式，规定比例Q。具体而言，以具有使导通电阻R增加的尺寸误差的外延层厚度c或对角长度L为前提条件，规定实现比导通电阻规格标准值小的导通电阻的比例Q。使外延层厚度c或对角长度L的尺寸误差所产生的导通电阻的增加量、与从比例Q所规定的导通电阻的导通电阻规格标准值的减少量一致，从而导通电阻的增减相抵，实现导通电阻规格标准值。为了便于理解，以下，将相抵的导通电阻的增减量设为0.1mΩ进行说明，以作为一个例子。
图7是说明相抵起因于外延层厚度c或对角长度L的尺寸不均匀的导通电阻的超过的比例Q的导出的图表。
首先，如下计算，使导通电阻增加0.1mΩ的外延层厚度c的误差以及对角长度L的尺寸误差。
选择Ag厚度a相同且比例Q相同的样本针对模型A、B、以及C一致的样本组。
对模型A(外延层厚度c＝2.18μm，对角长度L＝2.69mm)的样本的导通电阻R、与模型C(外延层厚度c＝2.18μm，对角长度L＝3.63mm) 的样本的导通电阻R，以对角长度L进行比例分配(图7的细箭头)，从而对与外延层厚度c＝2.18μm，对角长度L＝3.92mm相当的导通电阻值进行外推(图7中由虚线围绕)。根据此时算出的对角长度L与导通电阻R的比例系数，求出与0.1mΩ对应的对角长度L的大小。根据本公开的实验数据，求出0.08mm。这意味着，若以相同的外延层厚度c，对角长度L减小0.08mm，则导通电阻R最大增大0.1mΩ。
根据外推的导通电阻R(与外延层厚度c＝2.18μm，对角长度L＝ 3.92mm相当)和模型B(外延层厚度c＝2.75μm，对角长度L＝3.92mm) 的样本的导通电阻R，求出外延层厚度c与导通电阻R的比例系数(图7的粗箭头)，求出与0.1mΩ对应的外延层厚度c。根据本公开的实验数据，求出0.06μm。这意味着，若以相同的对角长度L，外延层厚度c增大0.06 μm，则导通电阻R最大增大0.1mΩ。
据此估计，外延层厚度c为2.18μm以下且对角长度L为2.61mm以上2.69mm以下、或者外延层厚度为2.18μm以上2.24μm以下且对角长度L为2.69mm以上时的导通电阻，与外延层厚度c为2.18μm以下且对角长度L为2.69mm以上的正规的尺寸的导通电阻相比，最大增加0.1m Ω。
根据该理解，在估计最大0.1mΩ的导通电阻的增加的条件下适用，模型A的多晶体管芯片中得到比导通电阻规格标准值2.38mΩ小0.1mΩ的导通电阻R＝2.28mΩ的比例Q。而且，得到导通电阻R＝2.28mΩ的比例 Q是，具体而言，根据图7的曲线R(A)worst、与将直线R(A，B)typ下移了0.1mΩ的直线R＝2.28的交点P7的比例Q＝0.94得到的。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在低浓度杂质层的厚度为2.18μm以下且半导体基板的平面视的对角尺寸为2.61mm以上2.69mm以下、或者低浓度杂质层的厚度为2.18μm以上2.24μm以下且半导体基板的平面视的对角尺寸为 2.69mm以上的情况下，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例设为0.94以上。
根据该结构，即使实施方式涉及的模型A的多晶体管芯片具有规定的尺寸误差，导通电阻R，也处于模型A的导通电阻规格标准值以下。
(模型B的比例Q的优选条件)
接着，探讨对模型B的多晶体管芯片限定适用的比例Q的优选条件。
首先，从模型B的多晶体管芯片实现导通电阻规格标准值的视点，着眼于图5的曲线R(B)worst与直线R(A，B)typ的交点P3。交点P3的比例Q＝0.25是，模型B的多晶体管芯片实现导通电阻规格标准值2.38mΩ的比例Q的最小值。也就是说，满足比例Q≥0.25的模型B的多晶体管芯片，实现导通电阻规格标准值2.38mΩ。
比例Q≥0.25的条件适用于模型B的多晶体管是，以外延层厚度c为 2.75μm以下、且对角长度L为3.92mm以上的模型B的尺寸为前提条件，规定比例Q≥0.25的条件来明确的。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在低浓度杂质层的厚度为2.75μm以下、且半导体基板的平面视的对角尺寸为3.92mm以上的情况下，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为0.25以上。
根据该结构，在实施方式涉及的模型B的多晶体管芯片中，实现导通电阻规格标准值。
接着，对于模型B的多晶体管芯片，以补偿外延层厚度c或对角长度 L的尺寸不均匀所产生的导通电阻R的增加来实现导通电阻规格标准值的方式，规定比例Q。根据与模型A同样的想法，在估计最大0.1mΩ的导通电阻的增加的条件下适用，在模型B的多晶体管芯片中得到比导通电阻规格标准值低0.1mΩ的导通电阻的比例Q。
在模型B的多晶体管芯片中估计，外延层厚度c为2.75μm以下且对角长度L为3.84mm以上3.92mm以下、或者外延层厚度c为2.75μm 以上2.81μm以下且对角长度L为3.92mm以上时的导通电阻，与外延层厚度c为2.75μm以下且对角长度L为3.92mm以上的正规的尺寸的导通电阻相比，最大增加0.1mΩ。
根据该理解，在估计最大0.1mΩ的导通电阻的条件下适用，模型B 的多晶体管芯片中得到比导通电阻规格标准值2.38mΩ小0.1mΩ的导通电阻R＝2.28mΩ的比例Q。而且，得到导通电阻R＝2.28mΩ的比例Q 是，具体而言，根据图7的曲线R(B)worst、与直线R(C)typ下移了0.1m Ω的直线R＝2.28的交点P8的比例Q＝0.33得到的。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在低浓度杂质层的厚度为2.75μm以下且半导体基板的平面视的对角尺寸为3.84mm以上3.92mm以下、或者在低浓度杂质层的厚度为2.75μm以上2.81μm以下且半导体基板的平面视的对角尺寸为 3.92mm以上的情况下，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例设为0.33以上。
根据该结构，即使实施方式涉及的模型B的多晶体管芯片具有规定的尺寸误差，导通电阻R，也处于模型B的导通电阻规格标准值以下。
并且，在模型B的多晶体管芯片中，从实现芯片弯曲规格最大值的视点，也可以将比例Q设为0.56以下。从图5的交点P2得到比例Q＝0.56。
根据该结构，在实施方式涉及的模型B的多晶体管芯片中，实现芯片弯曲规格最大值。
(模型C的比例Q的优选条件)
接着，探讨对模型C的多晶体管芯片限定适用的比例Q的优选条件。
首先，从模型C的多晶体管芯片实现导通电阻规格标准值的视点，再次着眼于图5的交点P4。交点P4的比例Q＝0.33是，模型C的多晶体管芯片实现导通电阻规格标准值1.63mΩ的比例Q的最小值。也就是说，满足比例Q≥0.33的适用于模型C的多晶体管芯片，实现导通电阻规格标准值1.63mΩ。
比例Q≥0.33的条件适用于模型C的多晶体管是，以外延层厚度c为 2.18μm以下、且对角长度L为3.63mm以上的模型C的尺寸为前提条件，规定比例Q≥0.33的条件来明确的。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在低浓度杂质层的厚度为2.18μm以下、且半导体基板的平面视的对角尺寸为3.63mm以上的情况下，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比例Q设为0.33以上。
根据该结构，在实施方式涉及的模型C的多晶体管芯片中，实现导通电阻规格标准值。
接着，对于模型C的多晶体管芯片，以补偿外延层厚度c或对角长度 L的尺寸不均匀所产生的导通电阻R的增加实现导通电阻规格标准值的方式，规定比例Q。根据与模型A同样的想法，在估计最大0.1mΩ的导通电阻的增加的条件下适用，在模型C的多晶体管芯片中得到比导通电阻规格标准值低0.1mΩ的导通电阻的比例Q。
在模型C的多晶体管芯片中估计，外延层厚度c为2.18μm以下且对角长度L为3.55mm以上3.63mm以下、或者外延层厚度c为2.18μm 以上2.24μm以下且对角长度L为3.63mm以上时的导通电阻，与外延层厚度c为2.18μm以下且对角长度L为3.63mm以上的正规的尺寸的导通电阻相比，最大增加0.1mΩ。
根据该理解，在估计最大0.1mΩ的导通电阻的条件下适用，模型C 的多晶体管芯片中得到比导通电阻规格标准值1.63mΩ小0.1mΩ的导通电阻R＝1.53mΩ的比例Q。而且，导通电阻R＝1.53mΩ的比例Q是，具体而言，根据图7的曲线R(C)worst、与直线R(C)typ下移了0.1mΩ的直线R＝1.53的交点P9的比例Q＝0.43得到的。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯片，在低浓度杂质层的厚度为2.18μm以下且半导体基板的平面视的对角尺寸为3.55mm以上3.63mm以下、或者低浓度杂质层的厚度为2.18μm以上2.24μm以下且半导体基板的平面视的对角尺寸为 3.63mm以上的情况下，将背面电极的厚度相对于包括半导体基板和低浓度杂质层的半导体层的比设为0.43以上。
根据该结构，即使实施方式涉及的模型C的多晶体管芯片具有规定的尺寸误差，导通电阻R，也处于模型C的导通电阻规格标准值以下。
并且，在模型C的多晶体管芯片中，从实现芯片弯曲规格最大值的视点，也可以将比例Q设为0.70以下。从图5的交点P5得到比例Q＝0.70。
根据该结构，在实施方式涉及的模型C的多晶体管芯片中，实现芯片弯曲规格最大值。
(关于第一以及第二源极电极与背面电极的厚度的比例的优选条件)
再次参照图1，说明关于第一源极电极以及第二源极电极与背面电极的厚度的比例的优选条件。
第一以及第二源极电极11、21的第一部分12、22被设置为，在安装时得到与焊料等的导电性接合材料的良好的接合性的充分的厚度。
并且，第一源极电极11的第二部分13被设置为，得到第一源极电极 11的第一部分12与半导体层的连接的充分的厚度，第二源极电极21的第二部分23被设置为，得到第二源极电极21的第一部分22与半导体层的连接的充分的厚度。
并且，也已经知道，第二部分13、23越厚，多晶体管芯片的导通电阻就越降低。这是，通过制造第二部分13、23的厚度不同的多个样本，测量各个样本的导通电阻的实验确认到的。导通电阻，在第二部分13、23的厚度2μm至4μm之间急剧降低，在4μm以上缓慢降低。
并且，从材料成本以及制造成本的观点，优选的是，第一部分12、22 以及第二部分13、23的任意的厚度都薄。
根据这些知识，探讨能够适用于模型A、B、C的任意的、且以良好的平衡实现与导电性接合材料的接合性、更低的导通电阻、以及成本削减的设计例后可见，将第一部分12、22的厚度设为3μm、将第二部分13、 23的厚度设为4μm的优选条件。此时的第一以及第二源极电极11、21 的厚度d1、d2均为7μm。
在第一以及第二源极电极11、21的厚度d1、d2均为7μm、且背面电极31的厚度为25μm、30μm以及35μm的多晶体管芯片中，第一以及第二源极电极11、21相对于背面电极31的厚度的比例分别为，0.28、 0.23、以及0.20。
据此，本公开涉及的半导体装置的实施方案之一是，实施方式涉及的多晶体管芯，将第一源极电极相对于背面电极的厚度的比例设为0.28以下，将第二源极电极相对于背面电极的厚度的比例设为0.28以下。
根据该结构，对于背面电极31的厚度25μm、30μm以及35μm规定第一以及第二源极电极11、12的优选的厚度，因此，得到以良好的平衡实现与导电性接合材料的接合性、更低的导通电阻、以及成本削减的多晶体管芯片。
而且，第一以及第二源极电极11、12与背面电极31的厚度的比例，不依赖于半导体的导电型。因此，所述结构，能够适用于N沟道型以及P 沟道型的任意的多晶体管芯片。
(降低导通电阻的电极配置)
接着，说明降低导通电阻的电极配置。
图8A、图8B分别是示出模型B、模型C的多晶体管芯片的电极配置的一个例子的上面图。在图8A、图8B中，以mm单位示出，电极的主要部分的尺寸。而且，在图8A、图8B中，将图3的说明中的S垫以及G 垫，作为电极示出。
在图8A、图8B中，椭圆形的电极是第一源极电极11以及第二源极电极21，圆形的电极是第一栅极电极19以及第二栅极电极29。第一源极电极11包括，第一源极电极S11至S14，第二源极电极21包括，第二源极电极S21至S24。第一栅极电极19包括，第一栅极电极G1，第二栅极电极29包括，第二栅极电极G2。
如图8A、图8B示出，第一源极电极S11和第二源极电极S21被配置为，沿着形成有晶体管10的第一区域10a与形成有晶体管20的第二区域 20a的边界M的全区域。
在此，全区域也可以是，占有边界M的全长的90％以上的部分。在图8A、图8B的具体例中，在边界M的全长(芯片的纵方向尺寸)为1.96mm 的情况下，第一源极电极S11以及第二源极电极S21的长度为1.81mm，占有边界M的全长的92％。并且，关于被配置为沿着边界M，也可以定义为，在与边界M相同的方向上延伸、在边界M与第一源极电极S11之间、以及边界M与第二源极电极S21之间没有其他的电极。
据此，流动在晶体管10和晶体管20的电流的路径更宽且更短，因此，能够降低多晶体管芯片的导通电阻。
并且，如图8A示出，也可以将第一源极电极S11与第二源极电极S21 的间隔设为，比第一源极电极S11的宽度以及第二源极电极S21的宽度都窄。在图8B的具体例中，第一源极电极S11与第二源极电极S21的间隔为0.25mm(＝0.60mm－0.35mm)，比第一源极电极S11以及第二源极电极S21的任意的宽度0.35mm窄。
据此，能够将流动在晶体管10和晶体管20的电流的路径设为更宽且更短，因此，能够有效地降低多晶体管芯片的导通电阻。
并且，如图8B示出，也可以将第一源极电极S11与第二源极电极S21 的间隔设为，比第一源极电极S11的宽度以及第二源极电极S21的宽度都宽。在图8B的具体例中，第一源极电极S11与第二源极电极S21的间隔为0.25mm(0.475mm－0.225mm)，比第一源极电极S11以及第二源极电极S21的任意的宽度0.225mm宽。
据此，能够扩大不配置焊料的区域，因此，能够将流动在晶体管10和晶体管20的电流的路径设为更宽且更短，并且，能够避免图案短路。
(提高连接可靠性的电极配置)
接着，说明提高连接可靠性的电极配置。
如图8A、图8B示出，在模型B、模型C的多晶体管芯片中，第一源极电极S11至S14，在边界M、与第一区域10a的边界M的对置端T之间，被配置为在与边界M交叉的方向上排列。第一栅极电极G1的中心点，位于第一区域10a的、与离边界M最远的第一源极电极S13、S14的近端相比对置端T侧。
并且，第二源极电极S21至S24，在边界M、与第二区域20a的边界 M的对置端U之间，被配置为在与边界M交叉的方向上排列。第二栅极电极G2的中心点，位于第二区域20a的、与离边界M最远的第二源极电极S23、S24的近端相比对置端U侧。
据此，第一栅极电极G1以及第二栅极电极G2，被配置为离边界M 更远，因此，即使在半导体基板芯片产生弯曲而边界M附近从安装基板浮起的情况下，也在第一栅极电极G1以及第二栅极电极G2与安装基板之间难以产生焊料打开。
以上，关于第一及第二源极电极以及第一及第二栅极电极的配置，说明了多个特征结构。
而且，第一及第二源极电极以及第一及第二栅极电极的配置，不依赖于半导体的导电型。因此，关于第一及第二源极电极以及第一及第二栅极电极的配置的所述结构，能够适用于N沟道型以及P沟道型的任意的多晶体管芯片。
(功率效率以及可靠性良好的半导体装置的安装结构)
接着，说明降低导通电阻的半导体装置的安装结构。
图9A是示出实施方式涉及的多晶体管芯片的安装结构的一个例子的斜视图，示出安装有多晶体管芯片的半导体模块50的例子。
半导体模块50具备，印刷布线基板51、布线图案52、以及半导体装置56。
布线图案52，被设置在印刷布线基板51上的带状区域，由与长边方向交叉的间隙53分离为第一部分54和第二部分55。
半导体装置56是，所述的多晶体管芯片1，配置在印刷布线基板51 上的间隙53上。
半导体装置56，被配置为第一区域10a与第二区域20a在布线图案 52的长边方向上排列，半导体装置56的第一源极电极11以及第二源极电极21，与布线图案52的第一部分54以及第二部分55分别连接。
图9B是示出比较例涉及的半导体模块59的安装结构的一个例子的斜视图。半导体模块59，与半导体模块50相比，不同之处是，半导体装置 56的第一区域10a与第二区域20a被配置为与布线图案52的长边方向平行。
半导体模块50、59也可以是，例如智能手机的电源模块。在此情况下，半导体模块50、59，在智能手机的壳体内，被配置为印刷布线基板51的短边竖立在智能手机的厚度方向上。因此，印刷布线基板51的短边的长度、即基板宽度被抑制为2mm左右。在严格限制基板宽度的上限的这样的应用中，将布线图案52设置在基板宽度全体是，对布线电阻的减少、功率效率的提高有效的。
在半导体模块50中，半导体装置56，被配置为晶体管10、20在布线图案52的长边方向上排列，因此，能够在基板宽度全体得到，设置在基板宽度全体的布线图案52与半导体装置56的连接。因此，能够将布线图案 52设置在印刷布线基板51的宽度全体，有效地降低布线电阻(包括与半导体装置56的连接电阻)。
对此，在半导体模块59中，晶体管10、20，配置为与布线图案52 的长边方向交叉，因此，例如，仅能够在基板宽度的一半得到布线图案52 与半导体装置56的连接。因此，即使在基板宽度全体设置布线图案52，也不能有效地降低与半导体装置56的连接电阻。
并且，在半导体模块59中，电流的路径成为屈曲状(图9B的白箭头)，因此，在布线图案52的部分52a电流不太流动，半导体装置56，不能发挥符合尺寸的能力。反而，电流集中于布线图案52的部分52b，例如，会发生基于电迁移的印刷布线基板51的可靠性的降低。在电流路径成为直线状(图9A的白箭头)的半导体模块50中，电流密度不发生大的偏差，因此，难以发生这些问题。
如此，根据将半导体装置56，配置为第一区域10a与第二区域20a 在布线图案52的长边方向上排列、即晶体管10、20在布线图案52的长边方向上排列的半导体模块50，得到功率效率以及可靠性良好的半导体装置的安装结构。
而且，所述的半导体装置的安装结构，不依赖于半导体的导电型。因此，所述结构，能够适用于N沟道型以及P沟道型的任意的多晶体管芯片。
(半导体封装装置)
在所述中，将多晶体管芯片1，作为芯片尺寸封装进行了说明，但是，多晶体管芯片1，不仅限于芯片尺寸封装。多晶体管芯片1也可以，由树脂封装体等密封，被构成为半导体封装装置。这样的半导体封装装置也可以是，例如，图1以及图2示出的多晶体管芯片1单纯地由树脂封装体等密封的结构。
也就是说，本公开涉及的半导体封装装置的实施方案之一是，所述的半导体装置、即多晶体管芯片1，由具有第一源极外部端子、第一栅极外部端子、第二源极外部端子、以及第二栅极外部端子的封装体密封的结构。封装体的第一源极外部端子、第一栅极外部端子、第二源极外部端子、以及第二栅极外部端子，与多晶体管芯片1的第一源极电极11、第一栅极电极19、第二源极电极21、以及第二栅极电极29分别电连接。
根据该结构，得到具有导通电阻的降低以及芯片弯曲的抑制良好的多晶体管芯片1，对环境条件的耐久性高的半导体封装装置。
接着，说明具有与多晶体管芯片1的晶体管10、20的共同的漏极连接的外部端子的半导体封装装置。
图10是，与图2同样，智能手机等的充放电电路，示出将多晶体管芯片1由封装体密封的半导体封装装置1a插入到该充放电电路的下边侧，作为控制双方向的电流的导通的充放电开关使用的情况，以作为应用例之一。在图10的应用例中，与图2的应用例相比，不同之处是，半导体封装装置1a具有共同漏极外部端子39。共同漏极外部端子39，与图1示出的多晶体管芯片1的背面电极31电连接。
在图10的充放电电路中，将共同漏极端子39，作为多晶体管芯片1 的晶体管10、20共同的漏极电压的监视端子利用。控制IC2a，在控制电池3的充电电流以及放电电流时，监视共同漏极端子39的电压，若该电压，偏离电池3的正常电压范围(例如3.5V至4.5V的范围)，则判断为异常状态，停止充放电工作。据此，防止电池3的过放电以及过充电。
并且，省略图示，但是，也可以构成为将共同漏极端子39作为预充电电流的路径利用的充电电路，以及将共同漏极端子39作为放电电流的路径利用的放电电路。
如此，本公开涉及的半导体封装装置的实施方案之一是，所述的半导体装置、即多晶体管芯片1，由具有第一源极外部端子、第一栅极外部端子、第二源极外部端子、第二栅极外部端子、以及共同漏极外部端子的封装体密封的结构。封装体的第一源极外部端子、第一栅极外部端子、第二源极外部端子、第二栅极外部端子、以及共同漏极外部端子，与多晶体管芯片1的第一源极电极11、第一栅极电极19、第二源极电极21、第二栅极电极29、以及背面电极31分别电连接。
根据该结构，得到具有导通电阻的降低和芯片弯曲的抑制良好的多晶体管芯片，对环境条件的耐久性高、且能够将共同漏极外部端子用于例如多晶体管芯片的第一以及第二纵型MOS晶体管的共同的漏极的电压监视的半导体封装装置。
以上，对于本公开的一个或多个形态涉及的的半导体装置，根据实施方式进行了说明，但是，本公开，不仅限于该实施方式。只要不脱离本公开的宗旨，对本实施方式实施本领域技术人员想到的各种变形而得到的形态，以及组合不同实施方式的构成要素来构筑的形态，也可以包含在本公开的一个或多个形态的范围内。
工业实用性
本公开涉及的半导体装置能够，作为CSP型的多晶体管芯片，广泛地用于例如电源电路等。
符号说明
1 多晶体管芯片
1a 半导体封装装置
2、2a 控制IC
3 电池
4 负载
10 晶体管(第一纵型MOS晶体管)
10a 第一区域
11 第一源极电极
12 第一源极电极的第一部分
13 第一源极电极的第二部分
14 第一源极区域
15 第一栅极导体
16 第一栅极绝缘膜
18 第一主体区域
19 第一栅极电极
20 晶体管(第二纵型MOS晶体管)
20a 第二区域
21 第二源极电极
22 第二源极电极的第一部分
23 第二源极电极的第二部分
24 第二源极区域
25 第二栅极导体
26 第二栅极绝缘膜
28 第二主体区域
29 第二栅极电极
31 背面电极
32 半导体基板
33 低浓度杂质层
39 共同漏极端子
50、59 半导体模块
51 印刷布线基板
52 布线图案
53 间隙
54 布线图案的第一部分
55 布线图案的第二部分
56 半导体装置

Claims (15)

1.一种半导体装置，具有：
半导体基板，由硅构成且包括第一导电型的杂质；
低浓度杂质层，被形成在所述半导体基板上，并且与所述半导体基板接触，包括比所述半导体基板的所述第一导电型的杂质的浓度低的浓度的所述第一导电型的杂质；
背面电极，被形成在所述半导体基板的背面上，并且与所述半导体基板的背面接触，由金属材料构成；
第一纵型MOS晶体管，被形成在所述低浓度杂质层内的第一区域；以及
第二纵型MOS晶体管，被形成在所述低浓度杂质层内的与所述第一区域邻接的第二区域，
所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有第一源极电极以及第一栅极电极，
所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有第二源极电极以及第二栅极电极，
所述半导体基板，作为所述第一纵型MOS晶体管的第一漏极区域以及所述第二纵型MOS晶体管的第二漏极区域的共同漏极区域发挥功能，
所述背面电极的厚度为25μm以上35μm以下，
所述半导体基板以在平面视中向所述背面电极侧凸起的方式弯曲，
所述背面电极的厚度相对于包括所述半导体基板和所述低浓度杂质层的半导体层的比例为0.32以上0.56以下。
2.如权利要求1所述的半导体装置，
所述低浓度杂质层的厚度为2.75μm以上。
3.如权利要求1所述的半导体装置，
在所述低浓度杂质层的厚度为2.18μm以下、且所述半导体基板的平面视的对角尺寸为3.63mm以上的情况下，
所述比例为0.33以上。
4.如权利要求3所述的半导体装置，
在所述低浓度杂质层的厚度为2.18μm以下且所述对角尺寸为3.55mm以上3.63mm以下、或者所述低浓度杂质层的厚度为2.18μm以上2.24μm以下且所述对角尺寸为3.63mm以上的情况下，
所述比例为0.43以上。
5.如权利要求1所述的半导体装置，
在所述低浓度杂质层的厚度为2.75μm以下且所述半导体基板的平面视的对角尺寸为3.84mm以上3.92mm以下、或者所述低浓度杂质层的厚度为2.75μm以上2.81μm以下且所述对角尺寸为3.92mm以上的情况下，
所述比例为0.33以上。
6.如权利要求1所述的半导体装置，
所述第一源极电极相对于所述背面电极的厚度的比例为0.28以下，
所述第二源极电极相对于所述背面电极的厚度的比例为0.28以下。
7.如权利要求1所述的半导体装置，
所述第一纵型MOS晶体管，在所述低浓度杂质层的正面具有多个所述第一源极电极，
所述第二纵型MOS晶体管，在所述低浓度杂质层的正面具有多个所述第二源极电极，
所述多个第一源极电极之中的被称作第三源极电极的一个、以及所述多个第二源极电极之中的被称作第四源极电极的一个，分别是相对于所述第一区域与所述第二区域的边界最近的源极电极，并且被配置为沿着所述边界的全区域。
8.如权利要求7所述的半导体装置，
所述第三源极电极与所述第四源极电极的间隔，比所述第三源极电极的宽度以及所述第四源极电极的宽度都窄。
9.如权利要求7所述的半导体装置，
所述第三源极电极与所述第四源极电极的间隔，比所述第三源极电极的宽度以及所述第四源极电极的宽度都宽。
10.如权利要求1所述的半导体装置，
所述第一源极电极包括，在所述第一区域和所述第二区域的边界、与作为所述第一区域的所述边界的对置端的第一对置端之间，在与所述边界交叉的方向上排列的多个第一源极电极，
所述第一栅极电极，被配置在所述第一对置端的与所述边界平行的方向上的中央附近、且由一对所述第一源极电极在与所述边界平行的方向上所夹的位置，
所述第一栅极电极的中心点，位于所述第一区域的、与离所述边界最远的第一源极电极的对所述边界的近端相比靠近所述第一对置端的一侧的位置，
所述第二源极电极包括，在所述边界、与作为所述第二区域的所述边界的对置端的第二对置端之间，在与所述边界交叉的方向上排列的多个第二源极电极，
所述第二栅极电极，被配置在所述第二对置端的与所述边界平行的方向上的中央附近、且由一对所述第二源极电极在与所述边界平行的方向上所夹的位置，
所述第二栅极电极的中心点，位于所述第二区域的、与离所述边界最远的第二源极电极的对所述边界的近端相比靠近所述第二对置端的一侧的位置。
11.如权利要求1所述的半导体装置，
所述半导体基板的平面视中的对角尺寸为2.69mm以上。
12.如权利要求11所述的半导体装置，
沿着所述半导体基板的平面视中的对角线产生的最大的高低差为59μm以下。
13.一种半导体模块，具备：
印刷布线基板；
布线图案，在所述印刷布线基板上被设置为带状，由与长边方向交叉的间隙分离为第一部分和第二部分；以及
配置在所述间隙上的权利要求7至10的任一项所述的半导体装置，
所述半导体装置被配置为，第一区域与第二区域在所述布线图案的长边方向上排列，
第一源极电极以及第二源极电极，与所述布线图案的所述第一部分以及所述第二部分分别连接。
14.一种半导体封装装置，
权利要求1所述的半导体装置，由具有第一源极外部端子、第一栅极外部端子、第二源极外部端子、以及第二栅极外部端子的封装体密封，
所述第一源极外部端子、所述第一栅极外部端子、所述第二源极外部端子、以及所述第二栅极外部端子，与所述半导体装置的所述第一源极电极、所述第一栅极电极、所述第二源极电极、以及所述第二栅极电极分别电连接。
15.一种半导体封装装置，
权利要求1所述的半导体装置，由具有第一源极外部端子、第一栅极外部端子、第二源极外部端子、第二栅极外部端子、以及共同漏极外部端子的封装体密封，
所述第一源极外部端子、所述第一栅极外部端子、所述第二源极外部端子、所述第二栅极外部端子、以及所述共同漏极外部端子，与所述半导体装置的所述第一源极电极、所述第一栅极电极、所述第二源极电极、所述第二栅极电极、以及所述背面电极分别电连接。
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