JP5238927B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、基板の厚さが薄い半導体装置及びその製造方法に関する。
近年、オン抵抗の低減、実装密度の向上等の要求に応じるべく、半導体装置の薄膜化が促進しており、特に基板の厚みを薄くした半導体装置が促進している。
―第１の従来技術に係る半導体装置の製造方法―
まず、図１２に示すように、主表面に素子領域１０１が形成されたウエハ１０２ａを用意し、ウエハ１０２ａの表面に保護テープ１０５ａを貼り付ける。
次に、図１３に示すように、ウエハ１０２ａの表面を下に向けて研削固定台１０７に固定し、ウエハ１０２ａを裏面から所望の厚みまで研削して薄くする。具体的には、ディスクリートデバイスの場合、ウエハ１０２ａは１００〜２００μｍ程度の膜さとなるように研削され、ＬＳＩの場合、ウエハ１０２ａは１５０〜３３０μｍ程度の膜さとなるように研削される。なお、研削後、ウエハ１０２ａから保護テープ１０５ａを剥離する。
次に、図１４に示すように、固着テープ１０５ｂが貼り付けられたフラットリング１０５ｃを用意し、ウエハ１０２ａの裏面をフラットリング１０５ｃから露出した固着テープ１０５ｂに固着する。そして、フラットリング１０５ｃおよび固着テープ１０５ｂをダイシング台１０３に固定し、ダイシングブレードでウエハ１０２ａをフルダイシングしてウエハ１０２ａを各チップ１０２ｂに切断分離する。
次に、図１５に示すように、固定テープ１０５ｂから各チップ２ｂをピックアップして、アイランド１１２ａ上に導電性材１１３を塗布してチップ１０２ｂをマウントする。そして、素子領域１０１とリード１１２ｂとを、例えばワイヤ１１４により接続する。なお、チップ１０２ｂ、アイランド１１２ａ、およびワイヤ１１４は、例えば樹脂により封止される。
しかしながら、前記製造方法では、ウエハ１０２ａをチップの厚さまで研削すると、ウエハ１０２ａに大きな反りが発生していた。特に近年では、ウエハ１０２ａの大口径化が進んでおり、この反りは無視することができない。
そこで、ウエハの反りを防止すべく、以下の製造方法が開示された。
―第２の従来技術に係る半導体装置の製造方法―
まず、図１６に示すように、表面側に素子領域２０１が形成されたウエハ２０２ａを用意し、ウエハ２０２ａの裏面をダイシング台２０３にバキューム等で吸着して固定する。そして、ウエハ２０２ａの表面をハーフダイシングして溝部２０４を形成する。
次に、図１７に示すように、保護テープ２０５ａが貼り付けられたフラットリング２０５ｂを用意する。そして、素子領域２０１をフラットリング２０５ｂから露出した保護テープ２０５ａに固着する。
次に、図１８に示すように、フラットリング２０５ｂを研削装置の研削固定台２０７に吸着固定する。そして、ウエハ２０２ａを裏面側から溝部２０４に到達するまで研削して薄くする。このとき、ウエハ２ａは、各チップ２０２ｂに個片化される。
次に、固定テープ１０５ｂから各チップ２ｂをピックアップして、第１の従来技術と同様に、図１５に示すような半導体装置が得られる。
以上、第２の従来技術では、ウエハ２０２ａを薄くすると、ウエハ２０２ａは各チップ２０２ｂに個片化されるため、ウエハ２０２ａの反りが抑制される。
関連した技術文献としては、例えば以下の特許文献が挙げられる。
特開２０００−１９５８２６
ところが、第１及び第２の従来技術では、ウエハ１０２ａ，２０２ａを各チップ１０２ｂ，２０２ｂに個片化したあと、各チップ１０２ｂ，２０２ｂをピックアップしてから次の工程に搬送しなければならなかった。これは、固定テープ１０５ｂ，保護テープ２０５ａの機械的強度が弱いからである。
また、前述の製造工程では、各チップ１０２ｂ，２０２ｂに裏面電極を形成しないで、導電材１１３によりアイランド１１２ａにマウントしていた。これは、第１及び第２の従来技術では、固定テープ１０５ｂ，保護テープ２０５ａは、裏面電極を形成する際の処理温度に耐え得ることができないため、各チップ１０２ｂ，２０２ｂを固定テープ１０５ｂ，保護テープ２０５ａに貼り付けたままで、まとめて裏面電極を形成することが困難だからである。
また、第２の従来技術では、ウエハ２０２ａは、研削と同時に各チップ２０２ｂに個片化されていたが、保護テープ２０５ｂの機械的強度が弱いため、チップ２０２ｂを８０μｍ以下まで薄くすることは困難であった。
上記に鑑み、本発明に係る半導体装置の製造方法は、表面に素子領域が形成されたウエハを用意し、前記素子領域を囲むように溝部を形成する工程と、前記ウエハの表面に接着層を介して剛性のある支持体を貼り付ける工程と、前記ウエハを裏面から前記溝部に到達するまで薄膜化してチップに分離する工程と、前記チップを支持体に貼り付けた状態で前記チップの裏面に裏面電極を形成する工程と、前記接着層を溶解し前記チップをそれぞれ分離する工程と、を含み、前記溝部を形成する工程は、前記溝部の上端部の幅が狭くなるように前記溝部の内壁が湾曲するように形成するか、又は前記溝部の内壁が波状に荒れるように形成する工程であり、前記接着層は、前記溝部に入り込み、前記チップの膜厚より浅くなるように塗布されることを特徴とする。
本発明では、各チップが支持体に貼り付けられた状態で一括して、裏面電極等の熱処理を伴う裏面加工を行うことができる。
また、溝部に入り込む接着層の量により、サイドフィレットの高さを制御できる。
以下、本発明の具体的な実施形態について、図面を参照して具体的に説明する。
―製造方法の概略―
まず、図１に示すように、表面側に素子領域１が形成されたウエハ２ａを用意し、素子領域１を囲むように溝部４を形成する。このとき、溝部４は、少なくとも完成後のチップの膜さよりも深くなるように形成される。
次に、図２に示すように、素子領域１を下側にして、ウエハ２ａを接着層６により支持体５に貼り付ける。ここで、接着層６は、エポキシ樹脂，レジスト，アクリル等，粘性があるものが用いられる。また、支持体５は、ガラス，石英，セラミック，プラスチック，金属，樹脂等、剛性があるものが用いられる。なお、接着層６は、溝部４を完全には埋め込まず、完成後のチップ膜厚よりわずかに浅くなるように形成される。
次に、図３に示すように、支持体５にＢＧテープ７を貼り付けて、ウエハ２ａを裏面側から所望の膜厚（完成後にチップ膜厚に対応）まで研削して薄くする。このとき、ウエハ７ａは溝部４まで研削されて各チップ２ｂに個片化され、また、ウエハ２ａは剛性のある支持体５により強固に支えられている。このため、本実施形態では、ウエハ２ａを８０μｍ以下まで研削できる。なお、ウエハ２ａが各チップ２ｂに個片化されると溝部４が露出するが、溝部４には接着層６が入り込んでいるため、研削の不純物が溝部４から素子領域１に混入することを抑制できる。
次に、図４に示すように、ＣＶＤ法，ＰＶＤ法，スパッタ法，メッキ法等の方法を用いて、Ａｌ，Ｃｕ等の電極材料４を各チップ２ｂの裏面側から堆積させて裏面電極９ａを形成する。本実施形態では、各チップ２ｂは、熱耐性の高い支持体５により支えられているため、各チップ２ｂを支持体５から分離しないでまとめて裏面加工することができる。
次に、図５に示すように、各チップ２ｂを固定テープ１６に貼り付けて接着層６を溶解すると、各チップ２ｂが支持体５から分離される。
次に、図６に示すように、各チップ２ｂを固定テープ１６からピックアップして、アイランド１２ａ上にマウントする。そして、素子領域１に形成された電極（不図示）とリード１２ｂとが、金，銅等のワイヤ１４により接続されている。さらに、必要に応じて、チップ２ｂ，アイランド１２ａ，リード１２ｂを樹脂でモールドして半導体装置が完成する。
―ウエハ２ａに溝部４を形成する工程（図１）の詳細―
本発明は、ウエハに溝部４を形成する方法として、下記のとおり、様々な方法が適用される。
例えば、溝部４はハーフダイシングによって形成されても良く、この場合、ハーフダイシングはブレード，レーザ等によって行われる。特に、レーザによってハーフダイシングを行うと、ウエハ２ａにＬｏｗ−ｋ（低誘電率）材料等の機械的強度の低い層が形成されていても、この層の剥がれを防ぐことができる。
また、溝部４は、等方性エッチング，異方性エッチング等のエッチングによって形成されても良い。この場合、溝部４を電極材料８が溝部の側壁に付着しにくいような形状となるように形成できる。
つまり、図７（ａ）（溝部４ａ近傍の拡大図）に示すように、等方性エッチングを利用すると、溝部４ａを上端部が狭くなるように湾曲して形成することができる。このとき、電極材料８は、溝部４ａの側壁に付着されにくい。また、図１（ｃ）示すように、異方性エッチングとして主にＳＦ６ガスを用いたプラズマエッチング工程と主にＣ４Ｆ８ガスを用いたプラズマデポジション工程とを交互に繰り返す手法を利用すると、溝部４ｂを内壁が波状に荒れるように形成することができる。このとき、電極材料は、溝部４ｂの内壁において途切れるように付着される。
―ウエハ２ａに支持体５を貼り付ける工程（図２）の詳細―
前記実施形態では、各チップ２ｂを支持体５に貼り付けた状態で裏面電極９ａを形成していた（図４）。このとき、溝部４に接着層６が完全に埋め込まれていると、電極材料８が、チップ９ａと溝部４に露出した接着層６上とで途切れずに形成されてしまい、接着層６を溶解しようとしても（図５）、チップ２ｂが電極材料８によってつながったままで溶解できない。このため、接着層６を完成後のチップ２ｂの厚さよりも低くなるように形成する必要がある。
つまり、はじめに接着層６を支持体５に塗付してからウエハ２ａを貼り付けると、接着層６は溝部４の内部に溜まっている空気に押し出される。したがって、接着層６は溝部４に完全には入り込みにくくなる。
一方、はじめに接着層６をウエハ２ａに塗布してから支持体５を貼り付けると、接着層６は、接着層６に塗布した段階で溝部４に入り込む。したがって、前述の方法よりも、接着層６は溝部４を埋め込みやすい。これにより、本手法は、溝部４の径が小さい等、溝部４の濡れ性が大きい場合に有効である。
―ウエハ２ａを研削する工程（図３）の詳細―
前記実施形態では、ウエハ２ａを研削すると同時に、各チップ２ｂに個片化していた。この後、各チップ２ｂは、支持体５に貼り付けたままで次の工程に搬送されるが、このとき、チップ２ｂは裏面の端部がチッピングしやすい。これを防ぐべく、チップ２ｂの端部に丸みを形成する工程が追加されてもよい。具体的には、ウエハ２ａを研削した後、例えば、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとしてウエハ２ａの裏面をわずかにエッチングすればよい。
―裏面電極９ａを形成する工程（図４）の詳細―
前記実施形態では、接着層５を溶解すると、各チップ２ｂは支持体５から分離したが（図５）、これは、電極材料８がチップ２ｂ上と接着層上とで不連続に形成されているからである。以下、電極材料８の不連続性について詳細に説明する。
図４（ｂ），（ｃ）は、溝部４の近傍を拡大した断面図を示す。本実施形態では、裏面電極９ａは、チップ２ｂの裏面上のみならず、その側壁部の上端に延在するように形成されるため、これが傘となって、電極材料８は、チップ２ｂの側壁部４ａ，４ｂに付着されにくい。これにより、電極材料８は、図８（ａ）の如く側壁部４ａに全く形成されない、または、図８（ｂ）の如く側壁部４ｂには薄く形成される。
さらに、溝部４には接着層４が埋め込まれているため、電極材料８は、素子領域１までは延在しないように形成され、ショート等の不良品が発生しにくい。
―接着層の溶解工程（図５）の詳細―
接着層５を溶解するには、接着層５に溶解剤１７を混入する必要があり、その具体例について以下説明する。
図９（ａ）に示す支持体５は、溶解剤１７を供給するための溶解孔１１を有する。この支持体５を用いれば、図９（ｂ）に示すように、各チップ２ｂの裏面に固定テープ１６を張り付け、溶解孔１１ａから溶解剤１７を供給することにより、接着層６を溶解して、各チップ２ｂを支持体５から剥離できる。
また、図１０（ａ）では、固定テープ１６に溶解剤１７を供給するための溶解孔１１ｂが形成されている。このため、固定テープ１６の溶解孔１７から溶解剤１７を供給することで、各チップ２ｂを支持体５から剥離できる。
また、図１０（ｂ）では、各チップ２ｂは、吸引機１８により吸引して固定されている。この場合、溶解剤１７は吸引されるため、例えば溝部４の側壁における隙間から接着層６に供給される。
―半導体装置の構造（図６）の詳細−
前記実施形態では、裏面電極９ｂは、チップ２ｂの裏面上のみならず、側壁に延在して形成される。これにより、裏面電極９ｂとアイランド１２ａとを、半田等の導電材１３ａを介して接続してリフロー処理を施すと、導電材１３ａはチップ２ｂの外部に向かって流動する。したがって、導電材１３ａは、サイドフィレット１３ｂを形成し、チップ２ｂとアイランド１２ａとが強固に接続される。
―ウエハ２ａの搬送―
一般に、半導体装置の製造では、全工程が同じ場所で行われるのではなく、例えば前工程が日本でなされ、後工程がアジアで行われる。特に、ウエハ２ａを加工する工程とチップ２ｂを実装する工程とは、別の場所で行われることが多い。
この点、本発明では、ウエハ２ａを加工した後、チップ２ｂを支持体５に貼り付けたままで搬送できる。
つまり、図１１に示すように、各チップ２ｂに裏面電極９ａを形成した後、そのまま搬送ケース１５に入れて別の工程に搬送することができる。
これは、支持体５は剛性を有し、また、ウエハ２ａはチップに個片化しているため、反りが発生しにくいからである。
さらに、溝部４において、接着層６は電極材料８により被覆されている。このため、搬送時に空気中の水分が接着層６に混入されにくく、搬送時に各チップ２ｂが剥離するといった問題が生じにくい。
なお、搬送ケース１５は、ラミネートの袋や、固形のボックス等、様々なものが適用される。そして、搬送ケース１５内に空気中の水分を吸収するドライ剤１９を入れておくと、接着層６の剥離をより強固に防ぐことができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
例えば、本発明は、チップ２ｂの種類によって限定されず、ＭＯＳトランジスタ，ＩＧＢＴ，ダイオード等のディスクリートデバイスをはじめ、ＬＳＩ等の様々な半導体装置に適用される。
本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 本発明に係る半導体装置の製造方法の一工程の断面図を示す。 従来技術に係る半導体装置の製造方法の一工程の断面図を示す。 従来技術に係る半導体装置の製造方法の一工程の断面図を示す。 従来技術に係る半導体装置の製造方法の一工程の断面図を示す。 従来技術に係る半導体装置の断面図を示す。 従来技術に係る半導体装置の断面図を示す。 従来技術に係る半導体装置の製造方法の一工程の断面図を示す。 従来技術に係る半導体装置の製造方法の一工程の断面図を示す。
符号の説明
１ 素子領域
２ａ ウエハ
２ｂ チップ
３ ダイシング台
４ 溝部
４ａ 側壁部
４ｂ 側壁部
５ 支持体
６ 接着層
７ ＢＧテープ
８ 電極材料
９ａ 裏面電極
９ａ 電極側壁部
１０ａ 側壁部
１０ｂ 側壁部
１１ 溶解孔
１２ａ アイランド
１２ｂ リード
１３ａ 導電材
１３ｂ サイドフィレット
１４ ワイヤ
１５ 搬送ケース
１７ 溶解剤
１８ 吸引機
１９ ドライ剤
１０１ 素子領域
１０２ａ ウエハ
１０２ｂ チップ
１０３ ダイシング台
１０５ａ 保護テープ
１０５ｂ 固定テープ
１０５ｃ フラットリング
１０７ 研削固定台
１１２ａ アイランド
１１２ｂ リード
１１３ 導電ペースト
１１４ ワイヤ
２０１ 素子領域
２０２ａ ウエハ
２０２ｂ チップ
２０３ ダイシング台
２０４ 溝部
２０５ａ 保護テープ
２０５ｂ フラットリング
２０７ 研削固定台

Claims (11)

  1. 表面に素子領域が形成されたウエハを用意し、
    前記素子領域を囲むように溝部を形成する工程と、
    前記ウエハの表面に接着層を介して剛性のある支持体を貼り付ける工程と、
    前記ウエハを裏面から前記溝部に到達するまで薄膜化してチップに分離する工程と、
    前記チップを支持体に貼り付けた状態で前記チップの裏面に裏面電極を形成する工程と、
    前記接着層を溶解し前記チップをそれぞれ分離する工程と、を含み、
    前記溝部を形成する工程は、前記溝部の上端部の幅が狭くなるように前記溝部の内壁が湾曲するように形成するか、又は前記溝部の内壁が波状に荒れるように形成する工程であり、前記接着層は、前記溝部に入り込み、前記チップの膜厚より浅くなるように塗布されることを特徴とする半導体装置の製造方法。
  2. 前記支持体は、ガラス，石英，セラミック，プラスチック，金属，樹脂のいずれかからなることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記チップは、８０μｍよりも薄く形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記薄膜化の後に、前記チップの上端に丸みを形成することを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記裏面電極は、前記溝部に入り込んだ接着層の量に応じて前記チップの側壁の途中までに広がって形成されることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記チップを実装する工程を含み、
    前記裏面電極は、ロウ材により固着され、
    前記ロウ材は、前記途中に応じてサイドフィレットを形成していることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記ウエハと前記支持体とは、前記支持体に前記接着層が塗布されてから貼り合わされることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
  8. 前記ウエハと前記支持体とは、前記ウエハに前記接着層が塗布されてから貼り合わされ、
    前記溝部には、濡れ性に妨げられずに前記接着層が入り込むことを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
  9. 前記支持体には溶解孔が設けられており、前記接着層は前記溶解孔から溶解剤が注入されて除去されることを特徴とする請求項１〜８のいずれかに記載の半導体装置の製造方法。
  10. 前記裏面電極が形成されたチップの裏面に、溶解孔が形成された固定テープを貼り付け、
    前記溶解孔から溶解剤を供給することにより前記接着層を溶解することを特徴とする請求項１〜８のいずれかに記載の半導体装置の製造方法。
  11. 前記チップを吸引装置で固定した後に、前記溝部から溶解剤を吸引して、前記接着層を溶解することを特徴とする請求項１〜８のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2381464B1 (de) * 2010-04-23 2012-09-05 EV Group GmbH Vorrichtung und Verfahren zum Ablösen eines Produktsubstrats von einem Trägersubstrat
CN102237308A (zh) * 2010-05-06 2011-11-09 利顺精密科技股份有限公司 半导体芯片分割方法
TWI540644B (zh) * 2011-07-01 2016-07-01 漢高智慧財產控股公司 斥性材料於半導體總成中保護製造區域之用途
JP6128837B2 (ja) * 2012-02-21 2017-05-17 東京応化工業株式会社 接着剤組成物の製造方法、接着剤組成物及び接着フィルム
JP2014090117A (ja) * 2012-10-31 2014-05-15 Rohm Co Ltd 半導体装置、半導体装置の実装構造、および半導体装置の製造方法
JP2014133855A (ja) * 2012-12-11 2014-07-24 Fujifilm Corp シロキサン樹脂の除去剤、それを用いたシロキサン樹脂の除去方法並びに半導体基板製品及び半導体素子の製造方法
JP5983889B2 (ja) * 2013-09-27 2016-09-06 富士電機株式会社 半導体装置の製造方法
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
US9455192B2 (en) * 2014-03-26 2016-09-27 Infineon Technologies Ag Kerf preparation for backside metallization
JP2015231033A (ja) 2014-06-06 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9627259B2 (en) 2014-11-14 2017-04-18 Kabushiki Kaisha Toshiba Device manufacturing method and device
KR20160057966A (ko) 2014-11-14 2016-05-24 가부시끼가이샤 도시바 처리 장치, 노즐 및 다이싱 장치
JP6305355B2 (ja) 2015-01-28 2018-04-04 株式会社東芝 デバイスの製造方法
JP6545511B2 (ja) 2015-04-10 2019-07-17 株式会社東芝 処理装置
WO2018025839A1 (ja) 2016-08-02 2018-02-08 パナソニックＩｐマネジメント株式会社 半導体装置、半導体モジュール、および半導体パッケージ装置
JP6794896B2 (ja) * 2017-03-29 2020-12-02 Tdk株式会社 酸化ガリウム半導体装置の製造方法
US11791212B2 (en) * 2019-12-13 2023-10-17 Micron Technology, Inc. Thin die release for semiconductor device assembly

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63261851A (ja) * 1987-04-20 1988-10-28 Nec Corp 半導体素子の製造方法
JPH04291725A (ja) * 1991-03-20 1992-10-15 Fujitsu Ltd 半導体装置の製造方法
JP3360919B2 (ja) * 1993-06-11 2003-01-07 三菱電機株式会社 薄膜太陽電池の製造方法，及び薄膜太陽電池
JPH07147262A (ja) * 1993-11-24 1995-06-06 Murata Mfg Co Ltd 半導体デバイスの製造方法
JP2910684B2 (ja) 1996-07-31 1999-06-23 日本電気株式会社 ウエハー容器
JP2000286335A (ja) 1999-03-31 2000-10-13 Toshiba Corp 基板収納容器
JP2000195826A (ja) 2000-01-01 2000-07-14 Toshiba Corp ウェ―ハの分割方法及び半導体装置の製造方法
JP2002145380A (ja) 2000-11-08 2002-05-22 Sony Corp ウエハー梱包方法
JP2002231731A (ja) * 2001-01-31 2002-08-16 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
JP2003158097A (ja) * 2001-11-22 2003-05-30 Murata Mfg Co Ltd 半導体装置及びその製造方法
JP3992487B2 (ja) 2001-12-12 2007-10-17 Ｄｏｗａホールディングス株式会社 半導体ウエハの包装方法
JP3832353B2 (ja) * 2002-02-15 2006-10-11 松下電器産業株式会社 半導体装置の製造方法
JP4100936B2 (ja) * 2002-03-01 2008-06-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004153193A (ja) * 2002-11-01 2004-05-27 Disco Abrasive Syst Ltd 半導体ウエーハの処理方法
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
JP2004243344A (ja) * 2003-02-12 2004-09-02 Matsushita Electric Ind Co Ltd 熱交換器用フィン金型と熱交換器
JP2004296912A (ja) 2003-03-27 2004-10-21 Kyocera Corp ウェハ支持基板
JP2004327708A (ja) * 2003-04-24 2004-11-18 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2005050997A (ja) 2003-07-28 2005-02-24 Matsushita Electric Ind Co Ltd 半導体素子分離方法
JP2005191550A (ja) 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
JP4427308B2 (ja) * 2003-12-10 2010-03-03 株式会社ディスコ 半導体ウェーハの分割方法
US7524024B2 (en) * 2005-03-15 2009-04-28 Fuji Xerox Co., Ltd. Electrical connection substrate, droplet discharge head, and droplet discharge apparatus
JP2006344816A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP4556886B2 (ja) * 2006-03-09 2010-10-06 昭栄化学工業株式会社 導電性ペースト及び太陽電池素子
JP2008041987A (ja) * 2006-08-08 2008-02-21 Tokyo Ohka Kogyo Co Ltd サポートプレートとウェハとの剥離方法及び装置

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