JP6909949B1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6909949B1
JP6909949B1 JP2021521084A JP2021521084A JP6909949B1 JP 6909949 B1 JP6909949 B1 JP 6909949B1 JP 2021521084 A JP2021521084 A JP 2021521084A JP 2021521084 A JP2021521084 A JP 2021521084A JP 6909949 B1 JP6909949 B1 JP 6909949B1
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
semiconductor
semiconductor layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021521084A
Other languages
English (en)
Other versions
JPWO2021079879A1 (ja
Inventor
芳宏 松島
芳宏 松島
川上　良彦
良彦 川上
真也 小田
真也 小田
原田　剛史
剛史 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
Priority to JP2021068886A priority Critical patent/JP6982210B2/ja
Application granted granted Critical
Publication of JP6909949B1 publication Critical patent/JP6909949B1/ja
Publication of JPWO2021079879A1 publication Critical patent/JPWO2021079879A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02076—Cleaning after the substrates have been singulated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Dicing (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置（１）であって、半導体基板（３２）と、半導体基板（３２）の上面に接触して形成された低濃度不純物層（３３）とを有する半導体層（４０）と、半導体層（４０）の下面全面に接触して形成された、厚さが１０μｍ以上の金属層（３０）と、半導体層（４０）に形成された第１の縦型ＭＯＳトランジスタ（１０）と、半導体層（４０）に形成された第２の縦型ＭＯＳトランジスタ（２０）と、を備え、金属層（３０）の側面は、金属層（３０）に垂直な方向を縦方向とする縦縞を形成する、最大高さ粗さが１．０μｍよりも大きな凹凸を有し、半導体装置（１）の平面視において、半導体装置（１）の上面のうち、半導体装置（１）の外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、金属層（３０）を構成する金属を含む形成物の面積占有率は、５％以下である。

Description

ウェーハから個片化された半導体装置、および、ウェーハを個片化する個片化方法に関する。
従来、ウェーハから個片化された半導体装置が知られている（例えば、特許文献１参照）。
国際公開第２０１６／２０３７６４号
従来、下面に金属層が形成された半導体装置をウェーハから個片化する場合において、レーザを使用して金属層を切断するときに、レーザ光の照射による熱で一旦液化したまたは気化した金属が再び冷えて固まることで形成される形成物が、その半導体装置に付着する現象が知られている。
半導体装置が製品に組み込まれた場合において、金属層を構成する金属を含む形成物がその半導体装置から剥落すると、その剥落した形成物により、半導体装置の周囲の回路等がショートすることがある。
そこで、本開示は、上記問題に鑑みてなされたものであり、金属層を構成する金属を含む形成物の付着を抑制した半導体装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の不純物を含む半導体基板と、前記半導体基板の上面に接触して形成された、前記半導体基板よりも濃度の低い前記第１導電型の不純物を含む低濃度不純物層とを有する半導体層と、前記半導体基板の下面全面に接触して形成された、厚さが１０μｍ以上の金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において前記第１の領域に隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の上面の少なくとも一部を被覆する保護層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記金属層の側面は、前記金属層に垂直な方向を縦方向とする縦縞を形成する凹凸であって、横方向に沿って測定される最大高さ粗さが１．０μｍよりも大きな凹凸を有し、前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記金属層を構成する金属を含む形成物の面積占有率は、５％以下である。
本開示の一態様に係る個片化方法は、上面に複数の半導体素子構造が形成されたウェーハを個片化する個片化方法であって、前記ウェーハの上面に表面保持膜を形成する第１の工程と、前記ウェーハの下面を薄化加工する第２の工程と、前記ウェーハの上面から前記表面保持膜を除去する第３の工程と、薄化加工された前記ウェーハの下面に厚さ１０μｍ以上の金属層を形成する第４の工程と、前記金属層の下面にダイシングテープを貼り付ける第５の工程と、前記ウェーハの上面に、前記ウェーハの表面の親水性を高める処理を施す第６の工程と、前記ウェーハの表面に、水溶性保護層を形成する第７の工程と、前記ウェーハの上面の所定の領域に、レーザ光を照射して前記金属層を切断する第８の工程と、前記ウェーハの表面から、洗浄用水を用いて前記水溶性保護層を除去する第９の工程と、を順に含む。
本開示の一態様に係る半導体装置および個片化方法によれば、金属層を構成する金属を含む形成物の付着を抑制した半導体装置が提供される。
図１は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２は、実施の形態１に係る半導体装置の構造の一例を示す上面図である。 図３Ａは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｂは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｃは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｄは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｅは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｆは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｇは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｈは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｉは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図３Ｊは、実施の形態１に係るウェーハの模式的な拡大断面図である。 図４は、実施の形態１に係る金属層の構造の一例を示す断面図である。 図５は、実施の形態１に係る金属層の切断面を、金属層の下面側から撮像した斜視画像である。 図６Ａは、実施の形態１に係る金属層の側面の最大高さ粗さの測定結果を示す図である。 図６Ｂは、実施の形態１に係る金属層の下面の最大高さ粗さの測定結果を示す図である。 図７は、実施の形態１に係る半導体装置の模式的な拡大断面図である。 図８Ａは、実施の形態１に係る洗浄用水の水圧と経過時間との関係を示すグラフである。 図８Ｂは、実施の形態１に係るウェーハの回転速度と経過時間との関係を示すグラフである。 図９は、実施の形態１に係る半導体装置の模式的な拡大断面図である。 図１０Ａは、実施の形態２に係るウェーハの模式的な拡大断面図である。 図１０Ｂは、実施の形態２に係るウェーハの模式的な拡大断面図である。 図１０Ｃは、実施の形態２に係るウェーハの模式的な拡大断面図である。 図１０Ｄは、実施の形態２に係るウェーハの模式的な拡大断面図である。 図１０Ｅは、実施の形態２に係るウェーハの模式的な拡大断面図である。 図１１は、実施の形態２に係る半導体装置の模式的な拡大断面図である。 図１２は、実施の形態２に係る半導体装置の模式的な拡大断面図である。 図１３は、変形例に係るウェーハの模式的な拡大断面図である。 図１４は、変形例に係る半導体装置の模式的な拡大断面図である。 図１５は、変形例に係る半導体装置の模式的な拡大断面図である。
（本開示の一態様を得るに至った経緯）
発明者らは、金属層を構成する金属を含む形成物の付着を抑制した半導体装置を提供すべく、鋭意、実験、検討を重ねた。
以下、発明者らが行った実験、検討の内容について説明する。
下面に比較的厚い金属層（例えば、厚さ１０μｍ以上の金属層）が形成された半導体装置をウェーハから個片化する場合において、ブレードを使用するブレードダイシング手法により金属層を切断すると、金属層の切断面近傍に金属のバリが発生する現象が知られている。このような金属層の切断には、レーザを使用するレーザダイシング手法により金属層を切断することで、金属のバリの発生を抑制することができる。
一方で、レーザを使用して金属層を切断する場合には、レーザ光の照射により飛び散った金属からなる形成物、若しくは、レーザ光の照射による熱で一旦液化したまたは気化した金属が再び冷えて固まることで形成される形成物が、その半導体装置に付着する現象が知られている。このため、レーザを使用して金属層を切断する場合には、レーザ光の照射前に、ウェーハの表面を水溶性保護層で覆って、金属層を構成する金属を含む形成物がウェーハの表面に付着しないようにすることが望ましい。この場合、ウェーハの表面全体を水溶性保護層で覆うことができないと、水溶性保護層で覆われていないウェーハの表面の部分に、金属層を構成する金属を含む形成物が付着してしまうことがある。
一般に、ウェーハの下面に金属層を形成する工程の前に、ウェーハの下面を研削してウェーハを薄化加工する工程が行われる。そして、薄化加工する工程においてウェーハの上面を保護するために、薄化加工する工程の前に、ウェーハの上面に表面保持膜を形成する工程が行われる。この表面保持膜は、薄化加工する工程の後にウェーハから除去される。
発明者らは、実験、検討を通じて、金属層を構成する金属を含む形成物が半導体層に付着してしまう原因が、ウェーハの上面から表面保持膜を除去する際にウェーハの表面に表面保持膜が残留してしまい、この残留した表面保持膜によりウェーハの表面の親水性が低下することで、ウェーハの表面全体を水溶性保護層で覆うことができなくなる現象にあるとの知見を得た。そして、発明者らは、この知見に基づいて、ウェーハの表面全体を水溶性保護層で覆う工程の開始時点で、ウェーハの表面を親水性の高い状態とすることができれば、金属層を構成する金属を含む形成物の付着を抑制した半導体装置を個片化することができると考えて、更に、実験、検討を重ねた。その結果、発明者らは、下記個片化方法、および、下記半導体装置に想到した。
本開示の一態様に係る個片化方法は、上面に複数の半導体素子構造が形成されたウェーハを個片化する個片化方法であって、前記ウェーハの上面に表面保持膜を形成する第１の工程と、前記ウェーハの下面を薄化加工する第２の工程と、前記ウェーハの上面から前記表面保持膜を除去する第３の工程と、薄化加工された前記ウェーハの下面に厚さ１０μｍ以上の金属層を形成する第４の工程と、前記金属層の下面にダイシングテープを貼り付ける第５の工程と、前記ウェーハの上面に、前記ウェーハの表面の親水性を高める処理を施す第６の工程と、前記ウェーハの表面に、水溶性保護層を形成する第７の工程と、前記ウェーハの上面の所定の領域に、レーザ光を照射して前記金属層を切断する第８の工程と、前記ウェーハの表面から、洗浄用水を用いて前記水溶性保護層を除去する第９の工程と、を順に含む。
上記個片化方法によると、第７の工程においてウェーハの表面に水溶性保護層を形成するよりも前に、第６の工程により、ウェーハの表面を親水性の高い状態とすることができる。これにより、第７の工程において、ウェーハの表面全体を水溶性保護層で覆うことができる。このため、第８の工程におけるレーザ光の照射に起因して形成される、金属層を構成する金属を含む形成物が、ウェーハの表面に付着することが抑制される。このため、上記個片化方法により個片化された半導体装置には、金属層を構成する金属を含む形成物の付着が抑制される。
従って、上記個片化方法によると、金属層を構成する金属を含む形成物の付着を抑制した半導体装置が提供される。
また、前記第６の工程の終了から前記第７の工程の開始までの期間、前記ウェーハを、立方フィート当たり０．５μｍのパーティクルが５０００個以下の環境で保管し、前記第６の工程の終了から２４０時間未満に前記第７の工程を開始するとしてもよい。
これにより、第６の工程の終了時点から第７の工程の開始時点までの期間に起こり得る、ウェーハの表面の親水性の高い状態の劣化を抑制することができる。
また、前記第７の工程の開始時点において、比抵抗１３．２ＭΩ〜１７．０ＭΩの純水１．７７ｍｍ３を前記ウェーハの表面に静置して形成される水滴と、前記ウェーハの表面との接触角度は、６０度未満であるとしてもよい。
これにより、第７の工程における水溶性保護層の形成をより確実なものとすることができる。
また、前記第９の工程は、第１の水圧の前記洗浄用水を用いる第１の洗浄工程と、第２の水圧の前記洗浄用水を用いる第２の洗浄工程と、を順に含み、前記第１の水圧は、５０ｂａｒ以上であり、前記第２の水圧より高く、前記第１の洗浄工程の期間は、４０秒以上１００秒以下であるとしてもよい。
これにより、第９の工程において、水溶性保護層の除去と共になされる、金属層を構成する金属を含む形成物の除去の精度を向上させることができる。
また、前記第１の洗浄工程では、前記ウェーハを第１の回転速度で回転させ、前記第２の洗浄工程では、前記ウェーハを前記第１の回転速度以下の第２の回転速度で回転させ、前記第９の工程は、更に、前記第１の洗浄工程と前記第２の洗浄工程との間に、前記ウェーハを前記第１の回転速度よりも速い第３の回転速度で回転させる乾燥工程を含むとしてもよい。
これにより、第９の工程において、水溶性保護層の除去と共になされる、金属層を構成する金属を含む形成物の除去の精度を、更に向上させることができる。
また、更に、前記第５の工程の終了から前記第６の工程の開始までの期間に、前記ウェーハの上面における、前記複数の半導体素子構造間の領域に溝を形成する第１０の工程を含むとしてもよい。
これにより、第６の工程において、第１０の工程により形成された溝の表面に、親水性を高める処理を施すことができる。
また、前記ウェーハの平面視において、前記所定の領域は、前記溝の内部の領域に含まれ、前記所定の領域と前記溝の縁との最短距離は、１４μｍ以上であるとしてもよい。
これにより、第８の工程におけるレーザ光の照射による、第１０の工程により形成された溝の表面の水溶性保護層へのダメージを抑制することができる。
また、前記親水性を高める処理は、前記ウェーハの表面に対して行うプラズマ洗浄であるとしてもよい。
これにより、親水性を高める処理を、比較的容易に実現することができる。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、第１導電型の不純物を含む半導体基板と、前記半導体基板の上面に接触して形成された、前記半導体基板よりも濃度の低い前記第１導電型の不純物を含む低濃度不純物層とを有する半導体層と、前記半導体基板の下面全面に接触して形成された、厚さが１０μｍ以上の金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において前記第１の領域に隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の上面の少なくとも一部を被覆する保護層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記金属層の側面は、前記金属層に垂直な方向を縦方向とする縦縞を形成する凹凸であって、横方向に沿って測定される最大高さ粗さが１．０μｍよりも大きな凹凸を有し、前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記金属層を構成する金属を含む形成物の面積占有率は、５％以下である。
上記半導体装置は、金属層を構成する金属を含む形成物の付着が抑制されている。
従って、上記半導体装置によると、金属からなる形成物の付着を抑制した半導体装置が提供される。
また、前記半導体装置の平面視において、前記半導体装置の外縁から、前記半導体層の最上面の外縁までの距離は、１４μｍ未満であり、前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から５μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記形成物の面積占有率は、５％以下であるとしてもよい。
これにより、更に、金属からなる形成物の付着を抑制することができる。
また、前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、前記湾曲段差部の表面のうち、前記金属層に物理的に接続された前記形成物の最上位位置よりも上方の、任意の１０μｍ×１０μｍの領域で、前記形成物の面積占有率は、５％以下であるとしてもよい。
また、前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内部方向へと渡る領域に、湾曲段差部を有し、前記半導体装置の平面視において、前記半導体装置の外縁から、前記半導体層の最上面の外縁までの距離は、１４μｍ以上であるとしてもよい。
また、前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から８μｍ以上１３μｍ以下の領域に、前記形成物の面積占有率が５％以下となる５μｍ×５μｍの領域が存在するとしてもよい。
また、前記半導体装置の平面視において、前記半導体装置の外縁から内側に最大１３μｍまでの領域に、前記半導体層の上面の一部を被覆する前記形成物であって、前記金属層に物理的に接続された前記形成物が存在するとしてもよい。
また、前記金属層に物理的に接続された前記形成物の最上位位置は、前記半導体層の平面視における前記半導体層の外縁から、上方への高さが１０μｍ以下であるとしてもよい。
また、前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、前記湾曲段差部の表面のうち、前記半導体層の平面視における前記半導体層の外縁から、上方への高さが５μｍ以上１０μｍ以下の領域に、前記形成物の面積占有率が５％以下となる５μｍ×５μｍの領域が存在するとしてもよい。
また、前記半導体装置の表面のうちの前記半導体装置の最上面における炭素原子の質量濃度は、１８％未満であるとしてもよい。
また、前記半導体装置の表面のうちの前記半導体装置の最上面における炭素原子の質量濃度は、前記金属層の側面における炭素原子の質量濃度の４倍未満であるとしてもよい。
また、前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、前記湾曲段差部の表面における炭素原子の質量濃度は、１８％未満であるとしてもよい。
また、前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、前記湾曲段差部の表面における炭素原子の質量濃度は、前記金属層の側面における炭素原子の質量濃度の４倍未満であるとしてもよい。
また、前記凹凸の、前記横方向に沿って測定される最大高さ粗さは、前記金属層の下面の、当該下面に平行な任意の方向に沿って測定される最大高さ粗さ以下であるとしてもよい。
また、前記半導体層の最上面から前記保護層の最上面までの高さをＨｐとし、前記半導体装置の平面視における、前記半導体層の最上面の外縁から前記保護層の最下面の外縁までの長さをＬｓとすると、Ｈｐ／Ｌｓ＜１であるとしてもよい。
以下、本開示の一態様に係る半導体装置、および、個片化方法の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施の形態１）
［１−１．半導体装置の構造］
以下、実施の形態１に係る半導体装置の構造について説明する。実施の形態１に係る半導体装置は、２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが形成された、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１は、実施の形態１に係る半導体装置１の構造の一例を示す断面図である。図２は、半導体装置１の構成の一例を示す上面図である。図１は、図２のＩ−Ｉにおける切断面を示す。
図１および図２に示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２に示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視において互いに隣接する。
半導体層４０は、半導体基板３２と低濃度不純物層３３と酸化膜３４とが積層されて構成される。
半導体基板３２は、半導体層４０の下面側に配置され、第１導電型の不純物を含むシリコンからなる。
低濃度不純物層３３は、半導体層４０の上面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
酸化膜３４は、半導体層４０の最上面に配置され、低濃度不純物層３３に接触して形成される。
保護層３５は、半導体層４０の上面に接触して形成され、半導体層４０の上面の少なくとも一部を被覆する。
金属層３０は、半導体基板３２の下面全面に接触して形成される。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
また、図１および図２に示すように、トランジスタ１０は、半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは６つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、および、１１１ｆ）、および、第１のゲートパッド１１９を有する。また、トランジスタ２０は、半導体層４０の上面に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは６つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、および、１２１ｆ）、および、第２のゲートパッド１２９を有する。
図１、および、図２に示すように、平面視において、半導体層４０は矩形形状であり、トランジスタ１０とトランジスタ２０とが第１の方向に並ぶ。ここでは、半導体層４０は、平面視において、第１の方向に平行な一方の長辺９１と他方の長辺９２と、第１の方向に直交する方向の一方の短辺９３と他方の短辺９４とを有する長方形状であるとする。すなわち、ここでは、半導体層４０は、第１の方向を長辺とする長方形状であるとする。
図２において、中央線９０は、半導体層４０の平面視において、長方形状である半導体層４０を、第１の方向に二等分する線である。従って、中央線９０は、半導体層４０の平面視において、第１の方向に直交する方向の直線である。
境界９０Ｃは、第１の領域Ａ１と第２の領域Ａ２との境界である。境界９０Ｃは、半導体層４０の平面視において、半導体層４０を面積で二等分するが、必ずしも一直線である必要はない。半導体層４０の平面視において、中央線９０と境界９０Ｃとは、一致する場合も一致しない場合もあり得る。
なお、第１のゲートパッド１１９の数、および、第２のゲートパッド１２９の数は、それぞれ、必ずしも図２に例示された１つに限定される必要はない。
なお、１以上の第１のソースパッド１１１の数、および、１以上の第２のソースパッド１２１の数は、それぞれ、必ずしも図２に例示された６つに限定される必要はなく、６つ以外の１以上の数であっても構わない。
図１および図２に示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は、第１のゲートパッド１１９に電気的に接続される。
第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の上面には、金などのめっきが施されてもよい。
第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は、第２のゲートパッド１２９に電気的に接続される。
第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の上面には、金などのめっきが施されてもよい。
第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０およびトランジスタ２０の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。
図１に示すように、第１のボディ領域１８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。酸化膜３４および第１のソース電極１１の部分１３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第１のソース電極１１の部分１３に接続される部分１２が設けられている。
第２のボディ領域２８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。酸化膜３４および第２のソース電極２１の部分２３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第２のソース電極２１の部分２３に接続される部分２２が設けられている。
従って、１以上の第１のソースパッド１１１および１以上の第２のソースパッド１２１は、それぞれ、第１のソース電極１１および第２のソース電極２１が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極１９（図１、図２には図示せず。）および第２のゲート電極２９（図１、図２には図示せず。）が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。本明細書において、ソースパッドとゲートパッドとを総称して「電極パッド」と称する。
また、半導体装置１における各構造体の標準的な設計例は、半導体層４０の厚さが１０―９０μｍであり、金属層３０の厚さが１０―９０μｍであり、酸化膜３４と保護層３５との厚さの和が３−１３μｍである。
［１−２．半導体装置の個片化方法］
上記半導体装置１は、複数の半導体素子構造が形成されたウェーハを個片化することで形成される。
ここで、ウェーハを個片化するとは、ウェーハを切断して、ウェーハにアレイ状に形成された複数の半導体素子構造を個々に分割することをいう。
以下、半導体装置１をウェーハから個片化する第１の個片化方法について説明する。
第１の個片化方法は、複数の半導体素子構造がアレイ状に形成されたウェーハに対して実行される。第１の個片化方法は、複数の工程を含む。
図３Ａは、第１の個片化方法が開始される時点における、ウェーハ１００の切断領域付近の模式的な拡大断面図であり、図３Ｂ〜図３Ｊは、第１の個片化方法において実施される各工程における、ウェーハ１００の切断領域付近の模式的な拡大断面図である。
図３Ｂ〜図３Ｊに示すように、第１の個片化方法は、第１の工程〜第９の工程を順に含む。
図３Ｂに示すように、第１の工程は、ウェーハ１００の上面に、表面保持膜５０を形成する工程である。この第１の工程は、後述する第２の工程において発生し得る異物等により、ウェーハ１００の表面が傷付いてしまうこと、ウェーハ１００の表面が汚染されてしまうこと等を防止するために行われる。
表面保持膜５０は、例えば、バックグラインドテープであってよい。表面保持膜５０がバックグラインドテープである場合には、第１の工程は、例えば、ウェーハ１００の上面にバックグラインドテープを貼り付けることで実現される。バックグラインドテープは、例えば、エチレン酢酸ビニル共重合体を表面基材とし、アクリル樹脂を粘着層とする粘着性テープであってもよい。
図３Ｃに示すように、第２の工程は、ウェーハ１００の下面を、薄化加工する工程である。
第２の工程は、例えば、ウェーハ１００の下面を研削することで実現される。一般に、ウェーハの下面を研削する処理のことをバックグラインドとも称する。このため、言い換えると、第２の工程は、例えば、ウェーハ１００の下面をバックグラインドすることで実現される。
図３Ｄに示すように、第３の工程は、ウェーハ１００の上面から、第１の工程においてウェーハ１００の上面に形成された表面保持膜５０を除去する工程である。
表面保持膜５０がバックグラインドテープである場合には、第３の工程は、例えば、ウェーハ１００の上面から、貼り付けられたバックグラインドテープを剥がすことで実現される。
第３の工程において、ウェーハ１００の上面に形成された表面保持膜５０を完全に除去することは難しい。
図３Ｅに示すように、第４の工程は、第２の工程において薄化加工されたウェーハ１００の下面に厚さ１０μｍ以上の金属層３０を形成する工程である。
金属層３０は、例えば、単一の金属により構成されてもよいし、複数の金属からなる合金により構成されてもよい。また、金属層３０は、１の金属または１の合金からなる単一の層により構成されてもよいし、互いに異なる金属または合金からなる複数の層が重ね合わされて構成されてもよい。
第４の工程は、ウェーハ１００の下面に、例えば、金属を蒸着することで実現されてもよいし、例えば、金属をメッキすることで実現されてもよいし、金属を蒸着した後に、同一のまたは異なる金属をメッキすることで実現されてもよい。
図４は、金属層３０の構造の一例を示す断面図である。
図４に示すように、金属層３０は、例えば、半導体基板３２側の第１の金属層３０Ａと、反対側の第２の金属層３０Ｂとが重ね合わされて構成される。第１の金属層３０Ａは、例えば、メッキにより形成された、厚さが１０μｍ以上４０μｍ以下の銀からなり、第２の金属層３０Ｂは、例えば、メッキにより形成された、厚さが４０μｍ未満のニッケルからなるとしてもよい。
図３Ｆに示すように、第５の工程は、第４の工程において形成された金属層３０の下面に、ダイシングテープ５２を貼り付ける工程である。ダイシングテープ５２は、例えば、ポリオレフィン、アクリルウレタン樹脂、アクリル酸エステル共重合体等を基材とする粘着性テープであってよい。
図３Ｇに示すように、第６の工程は、ウェーハ１００の上面に、ウェーハ１００の表面の親水性を高める処理を施す工程である。
親水性を高める処理は、第３の工程において、ウェーハ１００の表面から完全に除去されずに残留した表面保持膜５０を洗浄する工程であり、例えば、プラズマを用いてドライ洗浄するプラズマ処理であってもよいし、適正な有機溶剤、例えば、アセトンでウェット洗浄する有機溶剤洗浄処理であってもよいし、例えば、紫外線を照射するＵＶ照射処理であってもよいし、アッシング処理であってもよい。
ここでは、一例として、親水性を高める処理は、アルゴン、酸素を原料とする大気圧プラズマ方式によるプラズマ処理であるとする。
この第６の工程は、ウェーハ１００の表面を比較的親水性の高い状態とすることで、後述する第７の工程において、水溶性保護層５１（図３Ｈ参照）でウェーハ１００の表面全体を覆うことができるようにするための処理である。
上述したように、第３の工程において、ウェーハ１００の上面に形成された表面保持膜５０を完全に除去することは難しい。ウェーハ１００の表面において、表面保持膜５０が完全に除去されずに残留してしまうと、この残留した表面保持膜５０によりウェーハ１００の表面の親水性が低下してしまう。このため、第７の工程が開始される前に第６の工程を行って、ウェーハ１００の表面を比較的親水性の高い状態とする。
逆に言えば、この第６の工程を第７の工程を行う前に行わないと、第３の工程においてウェーハ１００の表面の親水性が低下してしまっているため、第７の工程において、ウェーハ１００の表面全体を水溶性保護層５１で覆うことができない。
第７の工程において、ウェーハ１００の表面全体を水溶性保護層５１で覆うことにより、後述する第８の工程におけるレーザ光の照射に起因して形成される、金属層３０を構成する金属を含む形成物が、ウェーハの表面に付着することを抑制することができる。
図３Ｈに示すように、第７の工程は、ウェーハ１００の表面に、水溶性保護層５１を形成する工程である。
ウェーハ１００の表面への水溶性保護層５１の形成は、例えば、スピンコータにより、水溶性保護層５１を形成するコーティング剤をウェーハ１００の表面にコーティングすることで実現される。
コーティング剤は、すなわち、水溶性保護層５１は、例えば、１−メトキシ−２−プロパノール モノプロピレングリコールメチルエーテルであってよい。
スピンコータによるコーティングは、例えば、５００ｒｐｍより早い回転速度でウェーハ１００を回転させ、１００ｍｌ未満のコーディング剤をウェーハ１００の表面に滴下することで実現される。
発明者らは、第７の工程において、水溶性保護層５１でウェーハ１００の表面全体を覆うことができるウェーハ１００の表面の状態の条件について、鋭意、実験、検討を重ねた。
その結果、発明者らは、第７の工程の開始時点において、注射針の先端に形成した水滴をゆっくりと近接、接触させて注射針を退避する手法で、比抵抗１３．２ＭΩ〜１７．０ＭΩの純水１．７７ｍｍ３をウェーハ１００の表面に静置して形成される水滴と、ウェーハ１００の表面との接触角度が、６０度未満であれば、水溶性保護層５１でウェーハ１００の表面全体を覆うことができることを見出した。
接触角度は、視線方向をウェーハ１００の表面と一致させて観察し、水滴とウェーハ１００表面のなす角度を測定することで求める。
一般に、第６の工程において、ウェーハ１００の上面に、ウェーハ１００の表面の親水性を高める処理が施された後から第７の工程が始まるまでの期間に、ウェーハ１００を保管する環境、保管する期間の長さに応じて、ウェーハ１００の表面における親水性が失われていく。このため、発明者らは、第６の工程終了から第７の工程の開始までの期間における、ウェーハ１００の保管方法について、鋭意、実験、検討を重ねた。
その結果、発明者らは、第７の工程の開始時点における、ウェーハ１００の表面の状態の上記条件を実現するためには、第６の工程の終了から第７の工程の開始までの期間、ウェーハ１００を、立方フィート当たり０．５μｍのパーティクルが５０００個以下の環境で保管し、第６の工程の終了から２４０時間未満に第７の工程を開始することが望ましいことを見出した。
図３Ｉに示すように、第８の工程は、ウェーハ１００の所定の領域である切断領域に、レーザ光を照射して金属層３０を切断する工程である。レーザ光を照射するレーザは、例えば、波長が３５５ｎｍのＱスイッチレーザであってよい。
第８の工程により、ウェーハ１００の平面視において、切断領域端から、半導体層４０の最上面の外縁までの距離は、１４μｍ未満となる。このため、第１の個片化方法により個片化された半導体装置１は、半導体装置１の平面視において、半導体装置１の外縁から、半導体層４０の最上面の外縁までの距離が１４μｍ未満となる。このとき、半導体層４０の最上面から保護層３５の最上面までの高さをＨｐとし、ウェーハ１００の平面視における、すなわち、半導体装置１の平面視における、半導体層４０の最上面の外縁から、保護層３５の最下面の外縁までの長さをＬｓとすると、Ｈｐ／Ｌｓ＜０．４となる。このため、第１の個片化方法により個片化された半導体装置１において、Ｈｐ／Ｌｓ＜０．４となる。このような構成であると、半導体装置１の最上面は平坦性が良好であり、第７の工程において水溶性保護層５１の形成がさらに容易になる。
レーザ光を照射して金属層３０を切断すると、金属層３０の切断面に、レーザによる切断跡、すなわち、レーザ光の照射方向である金属層３０の垂直な方向を縦方向とする縦縞を形成する、最大高さ粗さが１．０μｍよりも大きな凹凸が形成される。このため、第１の個片化方法により個片化された半導体装置１は、金属層３０の側面が、金属層３０の垂直な方向を縦方向とする縦縞を形成する、最大高さ粗さが１．０μｍよりも大きな凹凸を有する。なお、金属層３０の切断面は後述する図５に示すように外観として概ね縦縞が形成されているように認識されるということであり、厳密な縦縞のみが形成されるわけではない。また金属層３０の垂直な方向を縦方向としているが、これに対して上記凹凸の最大高さ粗さは横方向に沿って測定したときの数値を示している。
図５は、レーザ光を照射して金属層３０を切断した場合における金属層３０の切断面を、金属層３０の下面側から撮像した斜視画像である。
図５に示すように、レーザ光を照射して金属層３０を切断することで、金属層３０の切断面に、レーザ光の照射方向である金属層３０の垂直な方向を縦方向とする縦縞を形成する、最大高さ粗さが１．０μｍよりも大きな凹凸が形成される。
図６Ａは、金属層３０の側面の最大高さ粗さの測定結果を示す図である。
図６Ａにおいて、金属層３０の側面の最大高さ粗さは、金属層３０に垂直な方向を縦方向とした場合における、金属層３０の側面上の横方向に沿って測定される最大高さ粗さを示す。すなわち、横方向に沿って測定される上記凹凸の最大高さ粗さを示す。
図６Ａに示すように、レーザを使用するレーザダイシング手法により金属層３０を切断した場合には、金属層３０の側面における最大高さ粗さは、１．０μｍ以上となるのに対して、ブレードを使用するブレードダイシング手法により金属層３０を切断した場合には、金属層３０の側面における最大高さ粗さは、１．０μｍ以下となることがわかる。
図５に示すように、金属層３０の側面全体が外観として概ね縦縞と認識される場合、レーザダイシング手法により切断されたことがわかる。
また、レーザ光の照射により切断された金属層３０の側面は、第４の工程により形成される金属層３０の下面と同程度かそれ以上に滑らかになる。
図６Ｂは、金属層３０の下面の最大高さ粗さの測定結果を示す図である。
図６Ｂにおいて、金属層３０の下面の最大高さ粗さは、金属層３０の下面に平行な任意の方向に沿って測定される最大高さ粗さを示す。
図６Ａと図６Ｂとからわかるように、レーザを使用するレーザダイシング手法により金属層３０を切断した場合には、金属層３０の側面における上記凹凸の、横方向に沿って測定される最大高さ粗さが、金属層３０の下面の、下面に平行な任意の方向に沿って測定さえる最大高さ粗さ以下となる。すなわち、第１の個片化方法により個片化された半導体装置１は、上記凹凸の、横方向に沿って測定される最大高さ粗さが、金属層３０の下面の、下面に平行な任意の方向に沿って測定される最大高さ粗さ以下となる。
図５に示すように、レーザ光を照射して金属層３０を切断することで、上記凹凸の、横方向に沿って測定される最大高さ粗さが、金属層３０の下面の、下面に平行な任意の方向に沿って測定される最大高さ粗さ以下となる。
第８の工程において、レーザ光を照射して金属層３０を切断する際に、レーザ光の照射により、金属層３０を構成する金属からなる形成物が飛び散る現象、および、レーザ光の照射による熱で一旦液化したまたは気化した金属が再び冷えて固まることで形成物が形成される現象が起こる。
図７は、上記現象により、金属層３０を構成する金属からなる形成物（以下、「デブリ」とも称する）が形成される様子を示す、レーザ光の照射により切断された状態のウェーハ１００の、すなわち、第１の個片化方法により個片化された半導体装置１の模式的な拡大断面図である。
図７において、デブリ６２（図７中のデブリ６２Ａおよびデブリ６２Ｂ）は、レーザ光の照射により飛び散った形成物のうち、保護層３５の表面上の水溶性保護層５１上に付着したものである。
デブリ６３（図７中のデブリ６３Ａおよびデブリ６３Ｂ）は、レーザ光の照射により飛び散った形成物のうち、半導体層４０の表面上の水溶性保護層５１上に付着したものである。
デブリ６４は、レーザ光の照射により飛び散った形成物のうち、半導体層４０の表面上の水溶性保護層５１上に付着したものが連なって、蒸着でできる膜のような状態になったものである。
デブリ６５は、レーザ光の照射による熱で一旦液化したまたは気化した金属が、上部吸引することで生じる吸気により切断面に沿って上方に引っ張られて延伸し、そのまま冷えて固まったものである。第８の工程における上記延伸の長さは、１０μｍ以下である。
デブリ６６は、レーザ光の照射による熱で一旦液化したまたは気化した金属が、保護層３５の表面側に延伸し、レーザ光の照射により水溶性保護層５１が無くなっている領域で冷えて固まったものである。第８の工程における上記延伸の長さは、５μｍ未満である。このため、第１の個片化方法により個片化された半導体装置１は、半導体層４０の平面視における半導体層４０の外縁から５μｍ以上内側の領域に、デブリ６６は存在しない。
デブリ６７は、レーザ光の照射による熱で一旦液化したまたは気化した金属が、半導体層４０の側面および金属層３０の側面で冷えて固まったものである。
図３Ｊに示すように、第９の工程は、洗浄用水を用いて、ウェーハ１００の表面から水溶性保護層５１を除去する工程である。この第９の工程により、水溶性保護層５１上に付着したデブリが、水溶性保護層５１と共に、ウェーハ１００の表面から除去される。
第９の工程は、回転するウェーハ１００の上面に、所定の水圧の洗浄用水を噴射することで実現される。
発明者らは、第９の工程において、効果的に、水溶性保護層５１と共にデブリを除去することができる水溶性保護層５１の除去方法について、鋭意、実験、検討を重ねた。
その結果、発明者らは、第９の工程は、第１の水圧の洗浄用水を用いる第１の洗浄工程と、第２の水圧の洗浄用水を用いる第２の洗浄工程と、を順に含み、第１の水圧は、５０ｂａｒ以上であり、第２の水圧よりも高く、第１の洗浄工程の期間が、４０秒以上１００秒以下とすることで、効果的に、水溶性保護層５１と共にデブリを除去することができることを見出した。
また、発明者らは、さらに、鋭意、実験、検討を重ねて、第１の洗浄工程では、ウェーハ１００を第１の回転速度で回転させ、第２の洗浄工程では、ウェーハ１００を第１の回転速度以下の第２の回転速度で回転させ、第１の洗浄工程と第２の洗浄工程との間に、ウェーハ１００を第１の回転速度よりも速い第３の回転速度で回転させる乾燥工程を行うことで、さらに効果的に、水溶性保護層５１と共にデブリを除去することができることを見出した。
図８Ａは、第９の工程における、洗浄用水の水圧と経過時間との関係を示すグラフであり、図８Ｂは、第９の工程における、ウェーハ１００の回転速度と経過時間との関係を示すグラフである。
図８Ａと図８Ｂとに示すように、第９の工程は、第１の洗浄工程と、第２の洗浄工程と、第１の洗浄工程と第２の洗浄工程との間の第１の乾燥工程と、第２の洗浄工程の後の第２の乾燥工程とを含む。
第１洗浄工程における第１の水圧は、およそ１００ｂａｒであり、第２の洗浄工程における第２の水圧である３０ｂａｒ未満の水圧よりも高い。第１の洗浄工程の期間は、およそ５５秒である。第２の洗浄工程におけるウェーハ１００の第２の回転速度は、およそ３００ｒｐｍであり、第１の洗浄工程におけるウェーハ１００の第１の回転速度であるおよそ３００ｒｐｍと等しい。すなわち、第２の回転速度は、第１の回転速度以下である。
第１の乾燥工程は、第１の洗浄工程と第２の洗浄工程との間に行われる工程であって、ウェーハ１００を、第１の回転速度よりも速いおよそ１５００ｒｐｍの回転速度で回転させる工程である。
図９は、第９の工程の終了時点における、ウェーハ１００の、すなわち、第１の個片化方法により個片化された半導体装置１の模式的な拡大断面図である。
図７と図９との比較からわかるように、第９の工程により、デブリ６５と、デブリ６６と、デブリ６７とが、除去されずに残るものの、デブリ６２と、デブリ６３と、デブリ６４とが、水溶性保護層５１と共に除去される。このため、第１の個片化方法により個片化された半導体装置１は、半導体層４０の平面視における半導体層４０の外縁から５μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、金属層３０を構成する金属を含む形成物の面積占有率は、５％以下となる。
また、上述したように、除去されずに残るデブリ６５の上記延伸の長さは、１０μｍ以下である。このため、第１の個片化方法により個片化された半導体装置１は、金属層３０に物理的に接続された上記形成物の最上位位置、すなわち、デブリ６５の最上位位置が、半導体層４０の平面視における半導体層４０の外縁から、上方への高さが１０μｍ以下となる。
［１−３．考察］
半導体装置１は、第１の個片化方法により、ウェーハ１００から個片化される。このため、上述したように、半導体装置１は、半導体層４０の平面視における半導体層４０の外縁から５μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記金属層を構成する金属を含む形成物の面積占有率は、５％以下となる。
このように、第１の個片化方法により個片化された半導体装置１は、金属層３０を構成する金属を含む形成物の付着が抑制されている。従って、第１の個片化方法によると、金属層３０を構成する金属を含む形成物の付着を抑制した半導体装置１が提供される。
上述したように、第６の工程により、第３の工程において、ウェーハ１００の表面から完全に除去されずに残留した表面保持膜５０が除去される。この結果、半導体装置１の表面のうちの半導体装置１の最上面における炭素原子の質量濃度は、１８％未満となる。この質量濃度は、第１の個片化方法において表面保持膜５０が形成されることがない金属層３０の側面における炭素濃度の４倍未満である。
（実施の形態２）
以下、実施の形態１に係る半導体装置１から、その構成の一部が変更された実施の形態２に係る半導体装置について説明する。
［２−１．半導体装置の構造］
上述したように、実施の形態１に係る半導体装置１は、ウェーハ１００を第１の個片化方法により個片化されることで製造される。これに対して、実施の形態２に係る半導体装置は、ウェーハ１００を、第１の個片化方法からその一部の工程が変更された第２の個片化方法により個片化されることで製造される。これにより、第２の個片化方法により個片化された実施の形態２に係る半導体装置と、半導体装置１とは、半導体基板３２と、低濃度不純物層３３と、酸化膜３４との形状が異なる。このため、実施の形態２において半導体基板３２を半導体基板３２Ａと称し、低濃度不純物層３３を低濃度不純物層３３Ａと称し、酸化膜３４を酸化膜３４Ａと称する。また、これに伴い、半導体層４０を半導体層４０Ａと称し、ウェーハ１００をウェーハ１００Ａと称する。また、実施の形態２に係る半導体装置を半導体装置１Ａと称する。
［２−２．半導体装置の個片化方法］
以下、半導体装置１Ａをウェーハ１００Ａから個片化する第２の個片化方法について説明する。
第２の個片化方法は、第１１の工程〜第２０の工程を順に含む。これらの工程うち、第１１の工程〜第１５の工程は、それぞれ、実施の形態１における第１の個片化方法の第１の工程〜第５の工程に対して、ウェーハ１００をウェーハ１００Ａに読み替えて、半導体基板３２を半導体基板３２Ａに読み替えて、低濃度不純物層３３を低濃度不純物層３３Ａに読み替えて、酸化膜３４を酸化膜３４Ａに読み替えたものと同様である。このため、ここでは、第１１の工程〜第１５の工程は既に説明済みであるとして略し、第１６の工程〜第２０の工程について説明する。
図１０Ａ〜図１０Ｅは、それぞれ、第１６の工程〜第２０の工程における、ウェーハ１００Ａの切断領域付近の模式的な拡大断面図である。
図１０Ａに示すように、第１６の工程は、ウェーハ１００Ａの上面における、複数の半導体素子構造間の領域に溝を形成する工程である。より具体的には、複数の半導体素子構造間の領域における半導体層４０Ａに溝を形成する工程である。図１０Ａに示すように、切断領域は、溝の内部の領域に含まれる。
第１６の工程は、例えば、ウェーハ１００Ａの上面の溝を形成する領域に対して、ダイシングブレードを用いて切削加工することで実現される。なお、図１０Ａはダイシングブレードを用いた切削加工によって溝を形成した後、ダイシングブレードを引き上げたところの模式図である。また図中のブレードとは、ダイシングブレードのことである。
図１０Ｂに示すように、第１７の工程は、ウェーハ１００Ａの上面に、ウェーハ１００Ａの表面の親水性を高める処理を施す工程である。この第１７の工程は、実施の形態１に係る第１の個片化方法における第６の工程と同様の工程である。
前述したように、第１６の工程において、ウェーハ１００Ａの上面には、溝が形成されている。このため、図１０Ｂに示すように、第１７の工程により、酸化膜３４Ａの表面と、保護層３５の表面とに加えて、溝の表面も親水性が高められる。
図１０Ｃに示すように、第１８の工程は、ウェーハ１００Ａの表面に、実施の形態１に係る水溶性保護層５１と同様の水溶性保護層５１Ａを形成する工程である。この第１８の工程は、実施の形態１に係る第１の個片化方法における第７の工程と同様の工程である。
前述したように、第１７の工程において、酸化膜３４Ａの表面と、保護層３５の表面とに加えて、溝の表面も親水性が高められる。このため、図１０Ｃに示すように、第１８の工程により、酸化膜３４Ａの表面と、保護層３５の表面とに加えて、溝の表面にも水溶性保護層５１Ａが形成される。
図１０Ｄに示すように、第１９の工程は、ウェーハ１００Ａの所定の領域である切断領域に、レーザ光を照射して金属層３０を切断する工程である。この第１９の工程は、実施の形態１に係る第１の個片化方法における第８の工程と同様の工程である。
上述したように、切断領域は、溝の内部の領域に含まれる。このため、第２の個片化方法により個片化された半導体装置１Ａにおいて、半導体層４０Ａは、半導体層４０Ａの平面視における、半導体層４０Ａの外縁から半導体層４０Ａの内部方向へと渡る領域に、湾曲段差部を有することとなる。
第１９の工程により、ウェーハ１００Ａの平面視において、切断領域端から、半導体層４０Ａの最上面の外縁までの距離は、１４μｍ以上となる。このため、第２の個片化方法により個片化された半導体装置１Ａは、半導体装置１Ａの平面視において、半導体装置１Ａの外縁から、半導体層４０Ａの最上面の外縁までの距離が１４μｍ以上となる。このとき、半導体層４０Ａの最上面から保護層３５の最上面までの高さをＨｐとし、ウェーハ１００Ａの平面視における、すなわち、半導体装置１Ａの平面視における、半導体層４０Ａの最上面の外縁から、保護層３５の最下面の外縁までの長さをＬｓとすると、Ｈｐ／Ｌｓ＜１となる。このため、第２の個片化方法により個片化された半導体装置１Ａにおいて、Ｈｐ／Ｌｓ＜１となる。
第８の工程の場合と同様に、第１９の工程において、レーザ光を照射して金属層３０を切断する際に、レーザ光の照射により、金属層３０を構成する金属からなる形成物が飛び散る現象、および、レーザ光の照射による熱で一旦液化したまたは気化した金属が再び冷えて固まることで形成物が形成される現象が起こる。
図１１は、上記現象により、デブリが形成される様子を示す、レーザ光の照射により切断された状態のウェーハ１００Ａの、すなわち、第２の個片化方法により個片化された半導体装置１Ａの模式的な拡大断面図である。
図１１において、デブリ７２（図１１中のデブリ７２Ａおよびデブリ７２Ｂ）は、レーザ光の照射により飛び散った形成物のうち、保護層３５の表面上の水溶性保護層５１Ａ上に付着したものである。
デブリ７３（図１１中のデブリ７３Ａおよびデブリ７３Ｂ）は、レーザ光の照射により飛び散った形成物のうち、湾曲段差部の表面上の水溶性保護層５１Ａ上に付着したものである。
デブリ７４は、レーザ光の照射により飛び散った形成物のうち、湾曲段差部の表面上の水溶性保護層５１Ａ上に付着したものが連なって、蒸着でできる膜のような状態になったものである。
デブリ７５は、レーザ光の照射による熱で一旦液化したまたは気化した金属が、上部吸引することで生じる吸気により切断面に沿って上方に引っ張られて延伸し、そのまま冷えて固まったものである。第１９の工程における上記延伸の長さは、１０μｍ以下である。
デブリ７６は、レーザ光の照射による熱で一旦液化したまたは気化した金属が、湾曲段差部の表面側に延伸し、レーザ光の照射により水溶性保護層５１が無くなっている領域で冷えて固まったものである。第１６の工程における上記延伸の長さは、１３μｍ未満である。このため、第２の個片化方法により個片化された半導体装置１Ａは、半導体層４０Ａの平面視における半導体層４０Ａの外縁から１３μｍ以上内側の領域に、デブリ７６は存在しない。
また、デブリ７６は、上記延伸の長さが８μｍ未満となる場所も存在する。このため、第２の個片化方法により個片化された半導体装置１Ａは、半導体層４０Ａの平面視における半導体層４０Ａの外縁から８μｍ以上１３μｍ以下の領域に、デブリ７６が存在しない領域がある。この領域は、半導体層４０Ａの平面視における半導体層４０Ａの外縁から、上方への高さが５μｍ以上１０μｍ以下の領域に該当する。このため、言い換えると、第２の個片化方法により個片化された半導体装置１Ａは、湾曲段差部の表面のうち、半導体層４０Ａの平面視における半導体層４０Ａの外縁から、上方への高さが５μｍ以上１０μｍ以下の領域に、デブリ７６が存在しない領域がある。
デブリ７７は、レーザ光の照射による熱で一旦液化したまたは気化した金属が、半導体層４０Ａの側面および金属層３０の側面で冷えて固まったものである。
図１０Ｅに示すように、第２０の工程は、洗浄用水を用いて、ウェーハ１００Ａの表面から水溶性保護層５１Ａを除去する工程である。この第２０の工程は、実施の形態１に係る第１の個片化方法における第９の工程と同様の工程である。
図１２は、第２０の工程の終了時点における、ウェーハ１００Ａの、すなわち、第２の個片化方法により個片化された半導体装置１Ａの模式的な拡大断面図である。
図１１と図１２との比較からわかるように、第２０の工程により、デブリ７５と、デブリ７６と、デブリ７７とが、除去されずに残るものの、デブリ７２と、デブリ７３と、デブリ７４とが、水溶性保護層５１Ａと共に除去される。このため、第２の個片化方法により個片化された半導体装置１Ａは、半導体層４０Ａの平面視における半導体層４０Ａの外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、金属層３０を構成する金属を含む形成物の面積占有率は、５％以下となる。そして、半導体層４０Ａの平面視における半導体層４０Ａの外縁から８μｍ以上１３μｍ以下の領域に、金属層３０を構成する金属を含む形成物の面積占有率が５％以下となる５μｍ×５μｍの領域が存在する。言い換えると、湾曲段差部の表面のうち、半導体層４０Ａの平面視における半導体層４０Ａの外縁から、上方への高さが５μｍ以上１０μｍ以下の領域に、金属層３０を構成する金属を含む形成物の面積占有率が５％以下となる５μｍ×５μｍの領域が存在する。
また、上述したように、除去されずに残るデブリ７５の上記延伸の長さは、１０μｍ以下である。このため、第２の個片化方法により個片化された半導体装置１Ａは、金属層３０に物理的に接続された上記形成物の最上位位置、すなわち、デブリ７５の最上位位置が、半導体層４０Ａの平面視における半導体層４０Ａの外縁から、上方への高さが１０μｍ以下となる。
［２−３．考察］
半導体装置１Ａは、第２の個片化方法により、ウェーハ１００Ａから個片化される。このため、上述したように、半導体装置１Ａは、半導体層４０Ａの平面視における半導体層４０Ａの外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記金属層を構成する金属を含む形成物の面積占有率は、５％以下となる。
このように、第２の個片化方法により個片化された半導体装置１Ａは、金属層３０を構成する金属を含む形成物の付着が抑制されている。従って、第２の個片化方法によると、金属層３０を構成する金属を含む形成物の付着を抑制した半導体装置１Ａが提供される。
（補足）
以上、本開示の一態様に係る半導体装置および個片化方法について、実施の形態１および実施の形態２に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
なお、実施の形態２において、第１６の工程は、図１０Ａに示すように、複数の半導体素子構造間の領域における半導体層４０Ａに溝を形成する工程であるとして説明した。しかしながら、第１６の工程は、必ずしも、半導体層４０Ａのみに溝を形成する工程に限定される必要はない、第１６の工程は、例えば、半導体層４０Ａに加えて、金属層３０の一部にも溝を形成する工程であってもよい。
図１３は、半導体層４０Ａに加えて、金属層３０の一部にも溝を形成する場合の第１６の工程における、ウェーハ１００Ａの切断領域付近の模式的な拡大断面図である。なお、図１３はダイシングブレードを用いた切削加工によって溝を形成した後、ダイシングブレードを引き上げたところの模式図である。また図中のブレードとは、ダイシングブレードのことである。
図１４は、第１６の工程において、半導体層４０Ａに加えて、金属層３０の一部にも溝を形成した場合に、第１９の工程において、デブリが形成される様子を示す図であって、第１９の工程におけるレーザ光の照射により切断された状態のウェーハ１００Ａの、すなわち、第２の個片化方法により個片化された半導体装置１Ａの模式的な拡大断面図である。
図１５は、第１６の工程において、半導体層４０Ａに加えて、金属層３０の一部にも溝を形成した場合において、第２０の工程の終了時点における、ウェーハ１００Ａの、すなわち、第２の個片化方法により個片化された半導体装置１Ａの模式的な拡大断面図である。
図１１および図１２と、図１４および図１５との比較からわかるように、第１６の工程において、半導体層４０Ａに加えて、金属層３０の一部にも溝を形成する場合も、第２の個片化方法により個片化された半導体装置１Ａは、半導体層４０Ａの平面視における半導体層４０Ａの外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記金属層を構成する金属を含む形成物の面積占有率は、５％以下となる。
本開示は、下面に金属層が形成された半導体装置等に広く利用可能である。
１、１Ａ 半導体装置
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１ 第１のソース電極
１２、１３、２２、２３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８ 第１のボディ領域
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２１ 第２のソース電極
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８ 第２のボディ領域
３０ 金属層
３０Ａ 第１の金属層
３０Ｂ 第２の金属層
３２、３２Ａ 半導体基板
３３、３３Ａ 低濃度不純物層
３４、３４Ａ 酸化膜
３５ 保護層
４０、４０Ａ 半導体層
５０ 表面保持膜
５１、５１Ａ 水溶性保護層
５２ ダイシングテープ
６２、６２Ａ、６２Ｂ、６３、６３Ａ、６３Ｂ、６４、６５、６６、６７、７２、７２Ａ、７２Ｂ、７３、７３Ａ、７３Ｂ、７４、７５、７６、７７ デブリ（金属層を構成する金属からなる形成物）
９０ 中央線
９０Ｃ 境界
９１ 一方の長辺
９２ 他方の長辺
９３ 一方の短辺
９４ 他方の短辺
１００、１００Ａ ウェーハ
１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ 第１のソースパッド
１１９ 第１のゲートパッド
１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ 第２のソースパッド
１２９ 第２のゲートパッド
Ａ１ 第１の領域
Ａ２ 第２の領域

Claims (14)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    第１導電型の不純物を含む半導体基板と、前記半導体基板の上面に接触して形成された、前記半導体基板よりも濃度の低い前記第１導電型の不純物を含む低濃度不純物層とを有する半導体層と、
    前記半導体基板の下面全面に接触して形成された、厚さが１０μｍ以上の金属層と、
    前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記半導体層の平面視において前記第１の領域に隣接する、前記半導体層内の第２の領域に形成された第２の縦型ＭＯＳトランジスタと、
    前記半導体層の上面の少なくとも一部を被覆する保護層と、を備え、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記金属層の側面は、前記金属層に垂直な方向を縦方向とする縦縞を形成する凹凸であって、横方向に沿って測定される最大高さ粗さが１．０μｍよりも大きな凹凸を有し、
    前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から１３μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記金属層を構成する金属を含む形成物の面積占有率は、５％以下である
    半導体装置。
  2. 前記半導体装置の平面視において、前記半導体装置の外縁から、前記半導体層の最上面の外縁までの距離は、１４μｍ未満であり、
    前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から５μｍ以上内側の、任意の１０μｍ×１０μｍの領域で、前記形成物の面積占有率は、５％以下である
    請求項１に記載の半導体装置。
  3. 前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、
    前記湾曲段差部の表面のうち、前記金属層に物理的に接続された前記形成物の最上位位置よりも上方の、任意の１０μｍ×１０μｍの領域で、前記形成物の面積占有率は、５％以下である
    請求項１に記載の半導体装置。
  4. 前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内部方向へと渡る領域に、湾曲段差部を有し、
    前記半導体装置の平面視において、前記半導体装置の外縁から、前記半導体層の最上面の外縁までの距離は、１４μｍ以上である
    請求項１に記載の半導体装置。
  5. 前記半導体装置の平面視において、前記半導体装置の上面のうち、前記半導体装置の外縁から８μｍ以上１３μｍ以下の領域に、前記形成物の面積占有率が５％以下となる５μｍ×５μｍの領域が存在する
    請求項１に記載の半導体装置。
  6. 前記半導体装置の平面視において、前記半導体装置の外縁から内側に最大１３μｍまでの領域に、前記半導体層の上面の一部を被覆する前記形成物であって、前記金属層に物理的に接続された前記形成物が存在する
    請求項１に記載の半導体装置。
  7. 前記金属層に物理的に接続された前記形成物の最上位位置は、前記半導体層の平面視における前記半導体層の外縁から、上方への高さが１０μｍ以下である
    請求項１に記載の半導体装置。
  8. 前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、
    前記湾曲段差部の表面のうち、前記半導体層の平面視における前記半導体層の外縁から、上方への高さが５μｍ以上１０μｍ以下の領域に、前記形成物の面積占有率が５％以下となる５μｍ×５μｍの領域が存在する
    請求項１に記載の半導体装置。
  9. 前記半導体装置の表面のうちの前記半導体装置の最上面における炭素原子の質量濃度は、１８％未満である
    請求項１に記載の半導体装置。
  10. 前記半導体装置の表面のうちの前記半導体装置の最上面における炭素原子の質量濃度は、前記金属層の側面における炭素原子の質量濃度の４倍未満である
    請求項１に記載の半導体装置。
  11. 前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、
    前記湾曲段差部の表面における炭素原子の質量濃度は、１８％未満である
    請求項１に記載の半導体装置。
  12. 前記半導体層は、前記半導体層の平面視における、前記半導体層の外縁から前記半導体層の内側方向へと渡る領域に、湾曲段差部を有し、
    前記湾曲段差部の表面における炭素原子の質量濃度は、前記金属層の側面における炭素原子の質量濃度の４倍未満である
    請求項１に記載の半導体装置。
  13. 前記凹凸の、前記横方向に沿って測定される最大高さ粗さは、前記金属層の下面の、当該下面に平行な任意の方向に沿って測定される最大高さ粗さ以下である
    請求項１に記載の半導体装置。
  14. 前記半導体層の最上面から前記保護層の最上面までの高さをＨｐとし、前記半導体装置の平面視における、前記半導体層の最上面の外縁から前記保護層の最下面の外縁までの長さをＬｓとすると、Ｈｐ／Ｌｓ＜１である
    請求項１に記載の半導体装置。
JP2021521084A 2019-10-21 2020-10-20 半導体装置 Active JP6909949B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021068886A JP6982210B2 (ja) 2019-10-21 2021-04-15 個片化方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962924013P 2019-10-21 2019-10-21
US62/924013 2019-10-21
PCT/JP2020/039405 WO2021079879A1 (ja) 2019-10-21 2020-10-20 半導体装置および個片化方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021068886A Division JP6982210B2 (ja) 2019-10-21 2021-04-15 個片化方法

Publications (2)

Publication Number Publication Date
JP6909949B1 true JP6909949B1 (ja) 2021-07-28
JPWO2021079879A1 JPWO2021079879A1 (ja) 2021-11-18

Family

ID=75620714

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021521084A Active JP6909949B1 (ja) 2019-10-21 2020-10-20 半導体装置
JP2021068886A Active JP6982210B2 (ja) 2019-10-21 2021-04-15 個片化方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021068886A Active JP6982210B2 (ja) 2019-10-21 2021-04-15 個片化方法

Country Status (4)

Country Link
US (2) US11798986B2 (ja)
JP (2) JP6909949B1 (ja)
CN (2) CN113396475B (ja)
WO (1) WO2021079879A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210202318A1 (en) * 2019-12-27 2021-07-01 Micron Technology, Inc. Methods of forming semiconductor dies with perimeter profiles for stacked die packages
WO2024042809A1 (ja) * 2022-08-24 2024-02-29 ヌヴォトンテクノロジージャパン株式会社 半導体装置
JP7507322B1 (ja) 2022-08-24 2024-06-27 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267638A (ja) * 2009-05-12 2010-11-25 Disco Abrasive Syst Ltd 保護膜の被覆方法及びウエーハのレーザ加工方法
JP2015095515A (ja) * 2013-11-11 2015-05-18 株式会社ディスコ 切削装置及び切削方法
JP2017162868A (ja) * 2016-03-07 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2018078162A (ja) * 2016-11-08 2018-05-17 株式会社ディスコ ウェーハの加工方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345639A (en) * 1992-05-28 1994-09-13 Tokyo Electron Limited Device and method for scrubbing and cleaning substrate
US6032704A (en) * 1998-04-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for storing wafers without moisture absorption
JP2002222852A (ja) * 2001-01-24 2002-08-09 Nec Kansai Ltd 半導体ウエハ収納容器
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP4571843B2 (ja) * 2004-10-21 2010-10-27 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハ収納用ケースの評価方法
JP2006269897A (ja) 2005-03-25 2006-10-05 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
JP5069494B2 (ja) * 2007-05-01 2012-11-07 ＡｚエレクトロニックマテリアルズＩｐ株式会社 微細化パターン形成用水溶性樹脂組成物およびこれを用いた微細パターン形成方法
JP5437626B2 (ja) * 2007-12-28 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8414790B2 (en) * 2008-11-13 2013-04-09 Lam Research Corporation Bevel plasma treatment to enhance wet edge clean
JP2013003541A (ja) * 2011-06-21 2013-01-07 Konica Minolta Advanced Layers Inc 複合レンズの製造方法
US8835283B2 (en) 2011-10-21 2014-09-16 Win Semiconductors Corp. Fabrication method for producing semiconductor chips with enhanced die strength
CN105122441B (zh) * 2013-04-17 2018-09-11 松下知识产权经营株式会社 化合物半导体装置以及树脂密封型半导体装置
WO2015049852A1 (ja) * 2013-10-01 2015-04-09 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015231033A (ja) * 2014-06-06 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6478728B2 (ja) * 2015-03-11 2019-03-06 株式会社ディスコ 保護膜検出方法
US9721839B2 (en) * 2015-06-12 2017-08-01 Applied Materials, Inc. Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch
WO2016203764A1 (ja) 2015-06-17 2016-12-22 パナソニックＩｐマネジメント株式会社 半導体装置及びモジュール部品
JP2017162848A (ja) * 2016-03-07 2017-09-14 イビデン株式会社 配線基板及びその製造方法
CN112271178B (zh) * 2016-08-02 2022-05-13 新唐科技日本株式会社 半导体装置以及半导体模块
WO2018123799A1 (ja) 2016-12-27 2018-07-05 パナソニックＩｐマネジメント株式会社 半導体装置
DE212019000020U1 (de) * 2018-04-27 2019-10-18 Rohm Co., Ltd. SiC-Halbleitervorrichtungen
US11398354B2 (en) * 2018-10-31 2022-07-26 Tdk Corporation Thin film capacitor, manufacturing method therefor, and substrate with built-in electronic component
JP7193387B2 (ja) * 2019-03-14 2022-12-20 株式会社東芝 半導体装置
JP7241649B2 (ja) * 2019-09-06 2023-03-17 株式会社東芝 半導体装置およびその製造方法
US11710661B2 (en) * 2019-10-17 2023-07-25 Utac Headquarters PTE. Ltd Semiconductor packages and methods of packaging semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267638A (ja) * 2009-05-12 2010-11-25 Disco Abrasive Syst Ltd 保護膜の被覆方法及びウエーハのレーザ加工方法
JP2015095515A (ja) * 2013-11-11 2015-05-18 株式会社ディスコ 切削装置及び切削方法
JP2017162868A (ja) * 2016-03-07 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2018078162A (ja) * 2016-11-08 2018-05-17 株式会社ディスコ ウェーハの加工方法

Also Published As

Publication number Publication date
JP6982210B2 (ja) 2021-12-17
US20220059651A1 (en) 2022-02-24
CN113964087A (zh) 2022-01-21
CN113396475A (zh) 2021-09-14
JP2021114621A (ja) 2021-08-05
US11798986B2 (en) 2023-10-24
CN113396475B (zh) 2022-04-15
JPWO2021079879A1 (ja) 2021-11-18
US20220013633A1 (en) 2022-01-13
WO2021079879A1 (ja) 2021-04-29

Similar Documents

Publication Publication Date Title
JP6909949B1 (ja) 半導体装置
TWI324800B (en) Method for manufacturing semiconductor device
JP5659033B2 (ja) 半導体装置の製造方法
US7485547B2 (en) Method of fabricating semiconductor device
US20180151500A1 (en) Package structure and method for forming the same
US11062969B2 (en) Wafer level chip scale package structure and manufacturing method thereof
TW201539678A (zh) 封裝半導體裝置以及形成封裝半導體裝置之方法
JP2006253402A (ja) 半導体装置の製造方法
JP4742252B2 (ja) 半導体装置の製造方法
US8633086B2 (en) Power devices having reduced on-resistance and methods of their manufacture
TWI521650B (zh) 具自組彈性導線之晶圓級封裝裝置
JP6190953B2 (ja) 半導体ウェハ、半導体ウェハから個片化された半導体装置および半導体装置の製造方法
TW201937674A (zh) 具有背金屬之半導體裝置及相關方法
TWI837796B (zh) 經塗佈聚合物的半導體裝置及混合接合以形成半導體組件
US20190148233A1 (en) Component and Method of Manufacturing a Component Using an Ultrathin Carrier
JP2004146487A (ja) 半導体装置の製造方法
JP2004186522A (ja) 半導体装置の製造方法
JP7062147B2 (ja) 個片化方法
TW200941769A (en) Method for manufacturing semiconductor light emitting device
US20220384204A1 (en) Semiconductor package electrical contact structures and related methods
US9165831B2 (en) Dice before grind with backside metal
CN111668110B (zh) 半导体芯片的封装方法
TW200941568A (en) Method for wafer cutting
JP2005191485A (ja) 半導体装置
JP2010238901A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210415

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210415

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210415

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210622

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210705

R150 Certificate of patent or registration of utility model

Ref document number: 6909949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250