JP2023075028A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップ内の複数のＩＧＢＴの動作の安定化。【解決手段】半導体基板と、半導体基板に形成されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と、ゲート電極と、ＩＧＢＴのゲートに接続される複数のゲート配線と、ゲート電極および複数のゲート配線に接続されるゲート抵抗と、を備え、ゲート抵抗は、抵抗素子と、ゲート電極および抵抗素子を接続する第１のコンタクトと、抵抗素子および複数のゲート配線を接続する、複数のゲート配線のそれぞれに対応した複数の第２のコンタクトと、を備え、複数の第２のコンタクトのそれぞれは、第１のコンタクトと異なる距離で形成される、半導体装置。【選択図】図１

Description

本発明は半導体装置に関し、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置に関する。
大電力を扱う電力用パワーモジュールの中には、複数のＩＧＢＴ搭載チップを並列接続して構成されるものがある。このパワーモジュールでは、複数のＩＧＢＴが一斉に動作するため、スイッチング動作安定化のためのゲート抵抗が内蔵される。
特許文献１には、ストライプ形状を有するゲート抵抗（ポリシリコン）を形成する技術が開示されている。これにより、チップ面積の増大を抑制することが可能となる。
特開２０２０－９２２１４号公報
特許文献１の技術により、ゲート抵抗部分の面積は縮小可能である。また、ストライプ形状を調整することにより、１つのＩＧＢＴチップ全体のゲート抵抗値を調整することが可能である。しかしながら、特許文献１には、ＩＧＢＴチップ内に存在する複数のＩＧＢＴそれぞれのゲート抵抗値を調整することに関する記載はない。
一般的にＩＧＢＴチップは、その表面の大部分を占める領域にエミッタパッドが形成され、ゲートパッドはその周囲部分に形成される。ＩＧＢＴチップ内には複数のＩＧＢＴが形成されていると言える。複数のＩＧＢＴそれぞれのゲートには、ゲートパッド（ゲート電極）から、ゲート抵抗とゲート配線経由でゲート電位が与えられる。ここで、例えば、ゲートパッド（または、特許文献１のように形成したポリシリコンのゲート抵抗）の近傍にあるＩＧＢＴと、ゲートパッドから遠くにあるＩＧＢＴとでは、ゲート配線長に起因して、ゲート抵抗値が異なる。すなわち、ＩＧＢＴチップ内の複数のＩＧＢＴそれぞれのゲート抵抗値は、ばらつくことになる。ＩＧＢＴチップ内の複数のＩＧＢＴそれぞれのゲート抵抗値がばらつくと、ＩＧＢＴそれぞれのスイッチング（ターンオン／ターンオフ）にばらつきが生じる。複数のＩＧＢＴのスイッチングのばらつきは、ＩＧＢＴチップの破壊耐量の低下や、スイッチング損失増大を招く。
ゲート抵抗値のばらつきは、ＩＧＢＴチップのサイズに比例すると言える。大電力用（高耐圧、大電流）のＩＧＢＴチップでは、チップサイズが大きくなるため、上述した課題が更に問題となる。本課題の解決が求められる。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、半導体基板と、半導体基板に形成されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と、ゲート電極と、ＩＧＢＴのゲートに接続される複数のゲート配線と、ゲート電極と複数のゲート配線に接続されるゲート抵抗と、を備え、ゲート抵抗は、抵抗素子と、ゲート電極と抵抗素子を接続する第１のコンタクトと、抵抗素子と複数のゲート配線を接続する、複数のゲート配線のそれぞれに対応した複数の第２のコンタクトと、を備え、複数の第２のコンタクトのそれぞれは、第１のコンタクトと異なる距離で形成される。
一実施の形態に係る半導体装置では、半導体装置内の複数のＩＧＢＴの動作の安定化を図ることが可能となる。
図１は実施の形態１に係る半導体装置の平面図である。 図２は実施の形態１に係る半導体装置の平面図である。 図３は実施の形態１に係る半導体装置の断面図である。 図４は実施の形態１に係る半導体装置の断面図である。 図５は実施の形態１に係る半導体装置の断面図である。 図６は実施の形態２に係る半導体装置の断面図である。 図７は実施の形態２に係る半導体装置の動作を説明するための図である。 図８は実施の形態２に係る半導体装置の平面図である。 図９は実施の形態２に係る半導体装置の断面図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
［実施の形態１］
（半導体装置の構成）
図１は、本実施の形態１に係る半導体装置である半導体（ＩＧＢＴ）チップ１００の平面図である。図１では、理解を簡単にするために絶縁膜を透過にした状態としている。図１で示される通り、半導体チップ１００の表面の大部分はエミッタパッド８～１１（エミッタ電極の保護膜で覆われていない部分）で覆われている。ゲートパッド１およびゲート電極２は、半導体チップ１００の左隅に形成されている。また、半導体チップ１００の裏面にはコレクタ電極１２が形成されている。ゲートパッド１にはゲート電位が供給され、エミッタパッド８～１１にはエミッタ電位が供給される。ゲート配線４～７は、ゲート抵抗３を介してゲート電極２（ゲートパッド１）に接続される。
図２は、ゲート抵抗３の拡大図である。また、図３は、図２のＢ－Ｂ’線に沿った断面図である。図３で示される通り、ゲート抵抗３は、ゲート電極２とゲート配線４～７の下に形成される抵抗素子１５と、コンタクト１６～２０で構成される。ゲート電極２とゲート配線４～７は、例えばアルミニウム（Ａｌ）で形成される。抵抗素子１５は、例えばポリシリコン（Poly-Si）で形成される。なお、１３は保護膜、１４は層間絶縁膜（ＳｉＯ２）である。
コンタクト１６（第１のコンタクト）はゲート電極２と抵抗素子１５を接続する。コンタクト１７～２０（第２のコンタクト）は、それぞれゲート配線４～７と抵抗素子１５を接続する。ここで、抵抗素子１５によって、ゲート配線４～７に寄与する抵抗値をそれぞれＲ１～Ｒ４とする。図３から明らかなように、ゲート電極２からの距離に応じて、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４となる。
次に、半導体チップ１００に形成されるＩＧＢＴについて、図４、５を用いて説明する。図４は、図１の領域Ａの拡大図である。図５は、図４のＣ－Ｃ’線に沿った断面図である。図４、５は、半導体チップ１００に形成されるＩＧＢＴの一例を示すものである。ここでは、ＩＥ型のＩＧＢＴの一種であるＧＥ－Ｓ型（ＧＥ型のシュリンク構造）のＩＧＢＴを示している。
図４、５で示される通り、半導体チップ１００は、半導体基板６０に、エミッタ電極１０、コレクタ電極１２、ｐ＋型のコレクタ層４６、ｎ＋型のフィールドストップ層４７およびｎ－型のドリフト層４８が形成される。半導体チップ１００は、更に、ゲート電位が供給されるゲート電位トレンチ電極（ゲート電位のトレンチゲートとも呼ぶ）４１、および、エミッタ電位が供給されるエミッタ電位トレンチ電極（エミッタ電位のトレンチゲートとも呼ぶ）４２を有する。ゲート電位トレンチ電極４１とエミッタ電位トレンチ電極４２との間には、高濃度ｎ＋型のホールバリア層４５が形成される。ゲート電位トレンチ電極４１、エミッタ電位トレンチ電極４２およびホールバリア層４５で形成される領域がアクティブセル領域である。２つのアクティブセル領域の間には、ｐ型のフローティング層４４（ノンアクティブセル領域）およびｐ型のボディ層４０が形成される。
エミッタ電位トレンチ電極４２には、エミッタ電極１０がコンタクト４３を介して接続される。エミッタ電極１０は、コンタクト４３とボディコンタクトとを介してｐ＋型のボディ層５１に接続される。ゲート電位トレンチ電極４１とエミッタ電極１０のコンタクト４３との間には、ｎ＋型のエミッタ層５２およびｐ＋型のベース層５３が形成される。なお、図５の符号４９はゲート絶縁膜であり、符号５０は層間絶縁膜である。
以上説明したＩＧＢＴは、エミッタ電極８、９、１０、１１の下に形成される。
再び図１に戻って、本実施の形態１の半導体チップ１００について説明する。ゲート配線４は、エミッタ電極８の下に形成されるＩＧＢＴのゲート電位トレンチ電極４１に接続される。ゲート配線５は、エミッタ電極９の下に形成されるＩＧＢＴのゲート電位トレンチ電極４１に接続される。ゲート配線６は、エミッタ電極１０の下に形成されるＩＧＢＴのゲート電位トレンチ電極４１に接続される。ゲート配線７は、エミッタ電極１１の下に形成されるＩＧＢＴのゲート電位トレンチ電極４１に接続される。
図１から明らかなように、エミッタ電極８、９、１０、１１の順に、ゲートパッド１からの距離が遠い。そして、ゲート配線４、５、６、７の順に配線長が長い。言い換えると、各ゲート配線の抵抗値は、ゲート配線４＞ゲート配線５＞ゲート配線６＞ゲート配線７となる。各ゲート配線とゲートパッド１（ゲート電極２）との間には、上述したゲート抵抗３が接続される。すなわち、エミッタ電極８～１１の下に形成されるＩＧＢＴのゲート抵抗は、それぞれ、ゲート配線４の抵抗値＋Ｒ１、ゲート配線５の抵抗値＋Ｒ２、ゲート配線６の抵抗値＋Ｒ３、ゲート配線７の抵抗値＋Ｒ４となる。上述した通り、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４であることから、製造時にゲート抵抗３を調整することにより、ゲート配線４の抵抗値＋Ｒ１≒ゲート配線５の抵抗値＋Ｒ２≒ゲート配線６の抵抗値＋Ｒ３≒ゲート配線７の抵抗値＋Ｒ４とすることが可能となる。
（効果）
以上の様に、本実施の形態１に係るＩＧＢＴチップ１００では、ＩＧＢＴのゲートに接続される複数のゲート配線と、ゲート配線それぞれに抵抗値の異なるゲート抵抗を接続している。これにより、ゲート配線のばらつきに起因するチップ内のＩＧＢＴ動作のばらつきを抑制することが可能となる。
なお、本実施の形態１はＧＥ－Ｓ型のＩＧＢＴで説明したが、これに限られない。他の型（例：ＧＧ、ＥＧＥ、ＧＧＥＥなど）のＩＧＢＴでもよいし、トレンチゲートを有しないプレーナゲート構造のＩＧＢＴでもよい。
［実施の形態２］
（半導体装置の構成）
図６は、実施の形態２に係るＩＧＢＴの構造を示す図である。実施の形態１と同様に、図６は、図４のＣ－Ｃ’線に沿った断面図である。実施の形態１との違いは、ゲート電位トレンチ電極である。実施の形態１のゲート電位トレンチ電極４１は、本実施の形態２では、２つのゲート電位トレンチ電極４１ａ、４１ｂで構成される。
図７を用いて、２つのゲート電位トレンチ電極４１ａ、４１ｂの意味を説明する。図７は、複数のＩＧＢＴを並列に接続した際に生じる共振現象を説明するための図である。図７で示される通り、複数（図７では２つ）のＩＧＢＴを並列接続すると、寄生容量（Ｃ１、Ｃ２）によりループ回路（破線）が形成される。ループ回路には、寄生インダクタンス（Ｌ１、Ｌ２）も含まれる。寄生容量および寄生インダクタンスでループ回路が形成されると、共振現象が現れる。図７の下図は、共振現象を抑制するためのダンピング抵抗Ｒをループ回路に挿入した場合の等価回路である。等価回路における共振周波数ｆと共振条件Ｑは、図７に示される通りである。
共振現象が発生すると半導体装置（ＩＧＢＴチップ）１００の動作が不安定となるため、共振現象は抑制することが望ましい。共振条件Ｑを参照すると、ダンピング抵抗Ｒを大きくすることで共振現象が抑制できることがわかる。ＩＧＢＴの場合は、ゲート抵抗がダンピング抵抗Ｒとして機能するため、ゲート抵抗を大きくすることで共振現象を抑制することができる。しかしながら、ゲート抵抗を単純に大きくしてしまうと、ＩＧＢＴのスイッチング動作が遅くなる。つまり、共振現象の抑制とスイッチング損失の低減の両立を考慮して、ゲート抵抗を決める必要がある。そこで本実施の形態２では、ゲート電位トレンチ電極を２つに分割することでこの両立を実現する。
本実施の形態２では、ＩＧＢＴは２つのゲート電位トレンチ電極４１ａ、４１ｂを有する。上側にあるゲート電位トレンチ電極４１ａは、ゲート電位トレンチ電極４１ｂと比べて、ＩＧＢＴのスイッチング動作に対する寄与度が大きいため、ゲート電位トレンチ電極４１ａには、小さなゲート抵抗を接続する。ゲート電位トレンチ電極４１ｂは、ダンピング抵抗としての寄与度が大きいため、ゲート電位トレンチ電極４１ｂには、大きなゲート抵抗を接続する。このようにすることで、共振現象の抑制とスイッチング損失の低減の両立が可能となる。
ゲート電位トレンチ電極４１ａ、４１ｂに接続するゲート抵抗は、実施の形態１で説明したゲート抵抗３と同様の構造を利用することで実現可能である。図８、９は一例である。ゲート抵抗３ａには、図１の構造に加え、抵抗Ｒ４よりも更に大きな抵抗値を持つ抵抗Ｒ５が設けられる。抵抗Ｒ５は、ゲートパッド１（ゲート電極２）とゲート配線５４に接続される。ゲート配線５４は、エミッタパッド８～１１の下に形成されるＩＧＢＴのゲート電位トレンチ電極４１ａに接続される。ゲート電位トレンチ電極４１ｂに接続されるゲート抵抗およびゲート配線は、実施の形態１のゲート電位トレンチ電極４１と同様である。
ゲート電位トレンチ電極４１ａのゲート抵抗のばらつきが問題になる場合は、実施の形態１と同様に、抵抗Ｒ５およびゲート配線５４をゲートパッド１からの距離に応じて複数設けることで、ゲート抵抗のばらつきを抑制することが可能である。
なお、本実施の形態２は、共振現象の対策として有効であるが、他の効果もある。トレンチゲート型のＩＧＢＴにおいて、トレンチゲートにホットホールが注入される不具合現象が確認されている。ＩＧＢＴがターンオフするとき、トレンチゲート底部近傍でダイナミックアバランシェが発生し、かつ、Ｖｃｅが高電圧となる（結果として、ホットホールが発生する）。この状態でターンオフが完了し、トレンチゲートの電圧がマイナスになると、トレンチゲート底部近傍に発生したホットホールがトレンチゲートに注入されてしまう。本実施の形態２では、ゲート電位トレンチ電極４１ａと比べ、ゲート電位トレンチ電極４１ｂ（トレンチゲート底部）のゲート抵抗が大きい。すなわち、ゲート電位トレンチ電極４１ａの動作タイミングとゲート電位トレンチ電極４１ｂの動作タイミングとをずらすことが可能となる（ゲート電位トレンチ電極４１ｂの動作の方が遅くなる）。ホットホールの発生とトレンチゲート底部の電圧がマイナスになるタイミングをずらすことができるため、上述した不具合現象を抑制することが可能になる。
（効果）
以上の様に、本実施の形態２に係る半導体チップ１００ａでは、ＩＧＢＴのゲートに接続される複数のゲート配線と、ゲート配線それぞれに抵抗値の異なるゲート抵抗とを接続している。また、ＩＧＢＴのゲート電位トレンチ電極を２つに分割し、それぞれに抵抗値の異なるゲート抵抗を接続している。これにより、実施の形態１の効果に加え、共振現象の抑制とスイッチング損失の低減の両立が可能となる。更には、トレンチゲートへのホットホール注入の不具合を抑制することができる。
なお、本実施の形態２はＧＥ－Ｓ型のＩＧＢＴで説明したが、これに限られない。トレンチゲートを有する他の型のＩＧＢＴでもよい。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
１００、１００ａ 半導体チップ（半導体装置）
１ ゲートパッド
２ ゲート電極
３、３ａ ゲート抵抗
４、５、６、７、５４ ゲート配線
８、９、１０、１１ エミッタパッド（エミッタ電極）
１２ コレクタ電極
１３ 保護膜
１４ 層間絶縁膜
１５ 抵抗素子
１６、１７、１８、１９、２０ コンタクト
４０ ｐ型のボディ層
４１、４１ａ、４１ｂ ゲート電位トレンチ電極
４２ エミッタ電位トレンチ電極
４３ コンタクト
４４ ｐ型のフローティング層
４５ ｎ＋型のホールバリア層
４６ ｐ＋型のコレクタ層
４７ ｎ＋型のフィールドストップ層
４８ ｎ－型のドリフト層
４９ ゲート酸化膜
５０ 層間絶縁膜
５１ ｐ＋型のボディ層
５２ ｎ＋型のエミッタ層
５３ ｐ＋型のベース層

Claims (10)

  1. 半導体基板と、
    前記半導体基板に形成される複数のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と、
    ゲート電極と、
    前記複数のＩＧＢＴのゲートに接続される複数のゲート配線と、
    前記ゲート電極および前記複数のゲート配線に接続されるゲート抵抗と、を備え、
    前記ゲート抵抗は、
    抵抗素子と、
    前記ゲート電極および前記抵抗素子を接続する第１のコンタクトと、
    前記抵抗素子および前記複数のゲート配線を接続する、前記複数のゲート配線のそれぞれに対応した複数の第２のコンタクトと、を備え、
    前記複数の第２のコンタクトのそれぞれは、前記第１のコンタクトと異なる距離で形成される、
    半導体装置。
  2. 前記複数のゲート配線は、
    第１のゲート配線と、
    前記第１のゲート配線よりも長い第２のゲート配線と、を有し、
    前記複数の第２のコンタクトは、
    前記第１のゲート配線と接続される第３のコンタクトと、
    前記第２のゲート配線と接続される第４のコンタクトと、を有し、
    前記第１のコンタクトと前記第３のコンタクトとの距離は、前記第１のコンタクトと前記第４のコンタクトとの距離よりも長い、
    請求項１に記載の半導体装置。
  3. 前記半導体基板は、表面から見て第１の領域および第２の領域を有し、
    前記複数のＩＧＢＴは、前記第１の領域および前記第２の領域のそれぞれに形成されるＩＧＢＴであり、
    前記第１のゲート配線は、前記第１の領域に形成されるＩＧＢＴのゲートに接続され、
    前記第２のゲート配線は、前記第２の領域に形成されるＩＧＢＴのゲートに接続される、
    請求項２に記載の半導体装置。
  4. 前記第１の領域と前記ゲート電極との距離は、前記第２の領域と前記ゲート電極との距離よりも短い、
    請求項３に記載の半導体装置。
  5. 前記抵抗素子は、ポリシリコンを含む、
    請求項１に記載の半導体装置。
  6. 前記複数のＩＧＢＴのゲートは、トレンチゲートである、
    請求項１に記載の半導体装置。
  7. 前記複数のＩＧＢＴのそれぞれのトレンチゲートは、第１のトレンチゲートおよび第２のトレンチゲートで構成され、
    前記第１のトレンチゲートは、前記第２のトレンチゲートよりも前記半導体基板の表面側に形成され、
    前記第２のトレンチゲートは、前記第１のトレンチゲートの下側に形成され、
    前記複数のゲート配線は、
    前記第１のトレンチゲートに接続される第１のゲート配線と、
    前記第２のトレンチゲートに接続される第２のゲート配線と、を有し、
    前記複数の第２のコンタクトは、
    前記第１のゲート配線と接続される第３のコンタクトと、
    前記第２のゲート配線と接続される第４のコンタクトと、を有し、
    前記第１のコンタクトと前記第３のコンタクトとの距離は、前記第１のコンタクトと前記第４のコンタクトとの距離よりも短い、
    請求項６に記載の半導体装置。
  8. 前記第１のゲート配線は、
    前記複数のＩＧＢＴのうちの第１のＩＧＢＴの前記第１のトレンチゲートに接続される第３のゲート配線と、
    前記複数のＩＧＢＴのうちの第２のＩＧＢＴの前記第１のトレンチゲートに接続され、前記第３のゲート配線よりも長い第４のゲート配線と、を有し、
    前記第３のコンタクトは、
    前記第３のゲート配線と接続される第５のコンタクトと、
    前記第４のゲート配線に接続される第６のコンタクトと、を有し
    前記第１のコンタクトと前記第５のコンタクトとの距離は、前記第１のコンタクトと前記第６のコンタクトとの距離よりも長い、
    請求項７に記載の半導体装置。
  9. 前記半導体基板は、表面から見て第１の領域および第２の領域を有し、
    前記第１のＩＧＢＴは前記第１の領域に形成され、前記第２のＩＧＢＴは前記第２の領域に形成される、
    請求項８に記載の半導体装置。
  10. 前記第１の領域と前記ゲート電極との距離は、前記第２の領域と前記ゲート電極との距離よりも短い、
    請求項９に記載の半導体装置。
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