CN108987386B - 半导体装置 - Google Patents

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    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66303—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor with multi-emitter, e.g. interdigitated, multi-cellular or distributed emitter
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    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
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    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
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    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7826—Lateral DMOS transistors, i.e. LDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
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    • H01L23/00—Details of semiconductor or other solid state devices
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Abstract

本发明提供半导体装置，如果考虑到电气导通试验的容易性等，则优选主要设置于有源区的上方的电极在同一平面内连接。所述半导体装置具备：半导体基板；第一上表面电极和第二上表面电极，设置于半导体基板的上表面的上方，且具有金属材料；以及第一连接部，与第一上表面电极电连接，且包含半导体材料，第二上表面电极包括：第一区域和第二区域，在俯视半导体基板时以第一连接部为交界分离地配置；以及第二连接部，在第一连接部的上方，将第一区域和第二区域连接。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知在同一半导体基板上具有绝缘栅双极型晶体管(IGBT)区和续流二极管(FWD)区的半导体装置(例如，参照专利文献1和2)。
现有技术文献
专利文献
专利文献1：日本特开2008-258406号公报
专利文献2：日本特开2008-235405号公报
发明内容
技术问题
如果考虑到电气特性试验的容易性等，优选主要设置于有源区的上方的电极在同一平面内连接。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备半导体基板、第一上表面电极和第二上表面电极、第一连接部。第一上表面电极和第二上表面电极可以设置于半导体基板的上表面的上方。第一上表面电极和第二上表面电极可以具有金属材料。第一连接部可以与第一上表面电极电连接。第一连接部可以包含半导体材料。第二上表面电极可以包括第一区域和第二区域以及第二连接部。第一区域和第二区域可以在俯视半导体基板时以第一连接部为交界分离地配置。第二连接部可以在第一连接部的上方将第一区域和第二区域连接。
第一连接部可以具有栅极桥接沟槽部。栅极桥接沟槽部可以设置为从半导体基板的上表面起到预先确定的深度。栅极桥接沟槽部可以位于第二连接部的下方。栅极桥接沟槽部可以与第一上表面电极电连接。
第一上表面电极可以包含金属布线层。金属布线层可以在俯视半导体基板时至少在第二连接部的位置分离。金属布线层可以与栅极桥接沟槽部电连接。
半导体装置还可以具备第一沟槽部和第二沟槽部。第一沟槽部和第二沟槽部可以分别设置为从半导体基板的上表面起到预先确定的深度位置。第一沟槽部可以与第一上表面电极电连接。第二沟槽部可以与第二上表面电极电连接。栅极桥接沟槽部的宽度可以比第二沟槽部的宽度和第一沟槽部的宽度中的任一者都大。栅极桥接沟槽部的宽度可以是在俯视半导体基板时与作为第一连接部的延伸方向的第一方向正交的第二方向上的宽度。第二沟槽部的宽度可以是第一方向上的宽度。第一沟槽部的宽度可以是第一方向上的宽度。
第一连接部可以包含多个栅极桥接沟槽部。多个栅极桥接沟槽部可以在第二方向上彼此分离地设置。第二方向可以是在俯视半导体基板时与作为第一连接部的延伸方向的第一方向正交的方向。
第一连接部可以包括被设置为在俯视半导体基板时呈环状的栅极桥接沟槽部。
在本发明的第二方式中，提供一种半导体装置。第一连接部可以是多晶硅布线层。第一连接部可以设置于半导体基板的上表面的上方。多晶硅布线层还可以设置于第二连接部的下方。
第一上表面电极可以是栅电极。第二上表面电极可以是发射电极。
半导体装置可以具有有源区。有源区可以包括晶体管区和续流二极管区。第二连接部可以在沿第二方向彼此分离的至少两个续流二极管区之间，将第一区域和第二区域连接。第二方向可以是在俯视半导体基板时与作为第一连接部的延伸方向的第一方向正交的方向。
第二连接部在第一方向上的宽度可以比一个续流二极管区在第一方向上的宽度小。
在第二方向上彼此分离的多个续流二极管区中的至少两个续流二极管区之间，可以不设置将第一区域和第二区域连接的第二连接部。
半导体基板可以具有上表面控制区。上表面控制区在沿第二方向彼此分离的续流二极管区(FWD)之间设置为从上表面起到预先确定的深度范围，且调整空穴的寿命。未设置第二连接部的区域中的上表面控制区在第一方向上的宽度可以比设置有第二连接部的区域中的上表面控制区在第一方向上的宽度大。
第二连接部可以至少设置在俯视半导体基板时配置于半导体基板的中央部附近的两个续流二极管区之间。
设置在俯视半导体基板时配置于半导体基板的中央部附近的两个续流二极管区之间的第二连接部在第一方向上的宽度可以比设置在俯视半导体基板时与半导体基板的中央部分离地配置的两个续流二极管区之间的第二连接部在第一方向上的宽度大。
在本发明的第三方式中，提供一种半导体装置。在有源区中，第一上表面电极可以与晶体管区中的第一沟槽部电连接。半导体装置可以还具备第三上表面电极。第三上表面电极可以在有源区中与第一上表面电极和第二上表面电极分离地设置。第三上表面电极可以在有源区中与晶体管区中的第二沟槽部电连接。
半导体基板可以具有虚设桥接沟槽部。虚设桥接沟槽部可以设置为从半导体基板的上表面起到预先确定的深度。虚设桥接沟槽部可以位于第二连接部的下方。虚设桥接沟槽部可以与第三上表面电极电连接。
第一连接部可以具有栅极桥接沟槽部，所述栅极桥接沟槽部设置为从半导体基板的上表面起到预先确定的深度，且位于第三上表面电极的下方，与第一上表面电极电连接。
栅极桥接沟槽部可以将第一上表面电极的外周部与第一上表面电极的延伸部电连接。第一上表面电极的外周部可以设置于半导体基板的有源区的端部附近。第一上表面电极的外周部可以沿与作为第一连接部的延伸方向的第一方向正交的第二方向延伸。第一上表面电极的延伸部可以在一对外周部之间沿第一方向延伸。
半导体装置可以具有第一沟槽部、第二沟槽部和台面部。第一沟槽部可以设置为从半导体基板的上表面起到预先确定的深度位置。在俯视半导体基板的情况下，第一沟槽部可以在与作为第一连接部延伸的方向的第一方向正交的第二方向上延伸。第二沟槽部可以设置于预先确定的深度位置。第二沟槽部可以在第二方向上延伸。第二沟槽部可以与第二上表面电极电连接。台面部可以位于在第一方向上彼此邻接的第一沟槽部与第二沟槽部之间。用于将第二上表面电极与第二沟槽部电连接的第二开口部在第一方向上的宽度可以比用于将台面部与第二上表面电极电连接的第一开口部在第一方向上的宽度大。
供第二上表面电极与第二沟槽部电连接的第二接触部在第一方向上的宽度可以比供台面部与第二上表面电极电连接的第一接触部在第一方向上的宽度大。
第二上表面电极与第二沟槽部可以在第二开口部不介由多晶硅布线层而电连接。
第二开口部与第一开口部在第二方向上可以设置在不同位置。
半导体装置可以具备有源区和边缘终端区。有源区可以包含晶体管区和续流二极管区。边缘终端区可以设置于有源区的周围。晶体管区可以具有设置于半导体基板的第一导电型的发射极区。边缘终端区可以具有第二导电型的保护环和二氧化硅层。第二导电型的保护环可以设置为从半导体基板的上表面起到预先确定的深度。二氧化硅层可以设置于保护环上。二氧化硅层可以具有1μm以上的厚度。二氧化硅层的最靠近发射极区的端部与发射极区的最靠近边缘终端区的端部之间的距离可以为100μm以上。
第一沟槽部可以包含第一延伸区域和第二延伸区域。第一延伸区域可以沿第一方向延伸。第二延伸区域可以沿第二方向延伸。第一延伸区域可以在第一方向上连接至少三个第二延伸区域。
半导体装置可以具备有源区和边缘终端区。有源区可以包含晶体管区和续流二极管区。边缘终端区可以设置于有源区的周围。第一沟槽部的第一延伸区域可以在有源区中的边缘终端区侧的端部与沿第二方向延伸的栅极外周沟槽部连接。
半导体装置可以具有有源区。有源区可以包含晶体管区和续流二极管区。续流二极管区可以具有第二沟槽部。第二沟槽部可以设置于预先确定的深度位置，且与第二上表面电极电连接。第二沟槽部可以包含沿第一方向延伸的第三延伸区域和沿第二方向延伸的第四延伸区域。第三延伸区域可以在第一方向上连接至少三个第四延伸区域。
第一延伸区域的第二方向上的端部中的位于与第二延伸区域相反侧的端部可以具有向第二延伸区域的方向凹陷的凹陷部。
第三延伸区域可以在第一方向上连接一个续流二极管区中的多个第二沟槽部中的所有的第四延伸区域。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征组的再组合也能够成为发明。
附图说明
图1是表示半导体装置100的上表面的示意图。
图2是第一实施方式中的区域A的放大图。
图3是表示图2中的B-B截面的图。
图4是表示图2中的C-C截面的图。
图5A是表示图2中的D-D截面的图。
图5B是图2中的D’-D’截面的图。
图6是在图1的俯视图上附加示出发射电极的图。
图7的(A)是将发射电极50的各区域电分离的比较例的侧视图，图7的(B)是将发射电极50的各区域电连接的本实施方式的侧视图。
图8是表示发射电极50的变形例的图。
图9是表示栅极桥接沟槽部42的第一变形例的图。
图10是表示栅极桥接沟槽部42的第二变形例的图。
图11是表示栅极桥接沟槽部42的第三变形例的图。
图12是表示上表面控制区96的俯视图。
图13是表示图2中的D-D截面的图。
图14的(A)是表示上表面控制区96的第一变形例的俯视图，图14的(B)是表示第一实施方式中的发射电极50的外形的俯视图。
图15是表示上表面控制区96的第二变形例的俯视图。
图16是第二实施方式中的区域A的放大图。
图17是表示图16中的E-E截面的图。
图18是表示图16中的F-F截面的图。
图19A是第三实施方式中的区域A的放大图。
图19B是表示图19A中的a-a截面的图。
图19C是表示图19A中的b-b截面的图。
图20的(A)是与筛选试验前的半导体装置200的一部分对应的电路图，图20的(B)是在筛选试验后与使发射电极50与虚设发射电极150短路的半导体装置100的一部分对应的电路图。
图21是表示另一例中的半导体装置300的上表面的示意图。
图22是第四实施方式中的区域B的放大图。
图23是表示图22中的G-G截面的图。
图24是表示图22中的H-H截面的图。
图25是表示图22中的I-I截面的图。
图26是表示另一例中的半导体装置400的上表面的示意图。
图27是第五实施方式中的区域C的放大图。
图28的(A)是本例中的第一延伸区域261与第二延伸区域262的交叉部分的放大图。图28的(B)是比较例中的栅极沟槽部60和发射极沟槽部70的Y轴方向的端部的放大图。
图29是表示图27中的J-J截面的图。
图30是表示图27中的K-K截面的图。
图31是表示图27中的L-L截面的图。
图32是第六实施方式中的区域D的放大图。
图33是第六实施方式中的区域C的放大图。
图34是连接部分288的放大图。
符号说明
10：半导体基板，12：上表面，14：下表面，16：外周，17：一边，18：中央部，20：阱区，22：发射极区，23：端部，24：基区，26：接触区，28：漂移区，30：集电电极，32：集电区，33：阴极区，34：缓冲区，36：氧化膜，37：端部，38：层间绝缘膜，40：栅电极，42：栅极桥接沟槽部，43：栅极外周沟槽部，44：外周部，46：延伸部，48：接触部，49：接触部，50：发射电极，50-1：第一区域，50-2：第二区域，50-3：第三区域，50-4：第四区域，52：发射极桥接部，60：栅极沟槽部，62：栅极导电部，63：栅极沟槽，64：栅极绝缘膜，66：接触部，70：发射极沟槽部，72：发射极导电部，73：发射极沟槽，74：发射极绝缘膜，76：接触部，80：台面部，82、84、85、86：接触部，90：IGBT区，92：FWD区，94：温度感测二极管区，96：上表面控制区，100：半导体装置，110：有源区，120：焊盘区，122：栅极焊盘，124：感测IGBT区，126：感测发射极焊盘，127：虚设发射极焊盘，128：温度感测阳极焊盘，129：温度感测阴极焊盘，130：边缘终端区，132：栅极外周导电部，133：栅极外周沟槽，134：栅极外周绝缘膜，142：栅极桥接导电部，143：栅极桥接沟槽，144：栅极桥接绝缘膜，150：虚设发射电极，152：虚设桥接沟槽部，154：接触部，155：外周部，156：延伸部，160：感测栅极沟槽部，170：感测发射极沟槽部，172：感测发射极导电部，174：感测发射极绝缘膜，180：探针板，182：探针，192：连接部，193：接触部，194：外周部，196：延伸部，200：半导体装置，230：保护环，240：多晶硅布线层，241：虚拟连接层，242：连接层，244：外周部，246：延伸部，261：第一延伸区域，262：第二延伸区域，264：角部，265，266：曲率部，267：接触延伸部，268：接触突出部，269：接触部，270：插塞，273：第三延伸区域，274：第四延伸区域，276：第二开口部，279：接触部，282：第一开口部，283：直线部分，284：曲线部分，286：凹陷部，287：直线，288：连接部分，289：直线，292：二氧化硅层，293：凹部，294：多晶硅层，296：层间绝缘膜，298：电极，300：半导体装置，376：接触部，400：半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
图1是表示半导体装置100的上表面的示意图。本例的半导体装置100具备半导体基板10。在图1中，将半导体基板10中的X轴方向和Y轴方向的各端部表示为外周16。半导体基板10在Z轴的正方向的端部具有上表面12，在Z轴的负方向的端部具有下表面14。应予说明，上表面12和下表面14在图3中示出。本例的半导体基板10为硅基板，但是在另一例中，半导体基板10可以为碳化硅基板、氮化镓基板或氧化镓基板。
在本说明书中，X轴方向与Y轴方向是彼此正交的方向，Z轴方向是与X-Y平面垂直的方向。X轴方向、Y轴方向和Z轴方向形成所谓的右手系统。应予说明，在本例中，X轴方向是第一方向的一个例子，Y轴方向是第二方向的一个例子。在本说明书中，有时将与Z轴方向平行的方向称为半导体基板10的深度方向。在本说明书中，“上”、“下”、“上方”和“下方”的术语不限于重力方向上的上下方向。这些术语只不过是指与预先确定的轴相对的方向。
半导体装置100具有有源区110、焊盘区120和边缘终端区130。有源区110可以具有多个元件区域。本例的有源区110具有多个IGBT区90、多个FWD区92和温度感测二极管区94。在俯视半导体基板10的情况下，温度感测二极管区94设置于半导体基板10的中央部18。
在图1中，由方形虚线表示中央部18。在本例中，中央部18是有源区110的X轴方向上的中心附近的区域。本例的中央部18是位于有源区110的X轴方向的中心的IGBT区，具备比具有最大区域面积的IGBT区90窄的X轴方向的宽度、与在Y轴方向上邻接的3个IGBT区90的总和相同的Y轴方向的宽度。
本例的半导体装置100是所谓的RC-IGBT(Reverse Conducting-IGBT：反向导通IGBT)。在本例中，多个IGBT区90在Y轴方向上并列地设置。另外，多个FWD区92也在Y轴方向上并列地设置。此外，除了中央部18以外，IGBT区90与FWD区92在X轴方向上交替地设置。
中央部18中的一部分的IGBT区90的俯视半导体基板10时的区域面积可以比除中央部18以外的IGBT区90的俯视半导体基板10时的区域面积小。设置于中央部18的IGBT区90且在X轴方向上夹持温度感测二极管区94的两个IGBT区90的区域面积可以比除中央部18以外的IGBT区90小。在本例中，位于中央部18中的Y轴的负方向的端部的两个IGBT区90与夹着中央部18中的温度感测二极管区94的两个IGBT区90的区域面积比除中央部18以外的IGBT区90的区域面积小。
半导体装置100还具备栅电极40。栅电极40可以设置于半导体基板10的上方。在图1中，以粗虚线表示栅电极40。本例的栅电极40是供给栅极电位的金属层或金属布线层。即，本例的栅电极40还包括设置于半导体基板10上的作为金属布线层的栅极浇道。本例的栅电极40包括位于有源区110的X轴方向端部附近的外周部44和在一对外周部44之间延伸的延伸部46。
本例的外周部44具有外周部44-1和外周部44-2。外周部44-1与半导体基板10的外周16中的平行于Y轴方向的一边17-1平行，外周部44-2与另一边17-2平行，上述另一边17-2与一边17-1对置，且与Y轴方向平行。外周部44-1和外周部44-2在X轴方向上彼此对置。延伸部46可以设置为从外周部44向中央部18延伸。在本例中，4个延伸部46从外周部44-1到外周部44-2与X轴方向平行地延伸。
焊盘区120可以具有多个焊盘和元件区域。本例的焊盘区120具有栅极焊盘122、感测(sense)IGBT区124、感测发射极焊盘126、虚设发射极焊盘127、温度感测阳极焊盘128和温度感测阴极焊盘129。对栅极焊盘122标注符号G。栅极焊盘122可以与栅电极40电连接。对IGBT进行驱动的栅极信号可以是从栅极焊盘122向半导体装置100供给的。
在感测IGBT区124标注SIGBT。感测IGBT区124可以出于检测流过有源区110的IGBT区90的主电流的目的而设置。通过将流过感测IGBT区124的感测电流获取到设置于半导体装置100外的控制电路，从而能够检测流过IGBT区90的主电流。应予说明，感测电流的值比主电流小足够多。
在感测发射极焊盘126标注SE。感测发射极焊盘126可以是与感测IGBT区124的发射极相同电位的电极焊盘。感测电流可以通过感测发射极焊盘126被获取到上述控制电路。
在虚设发射极焊盘127标注DE。虚设发射极焊盘127可以是在对IGBT区90和感测IGBT区124进行试验的情况下利用的。特别是，虚设发射极焊盘127可以是在对IGBT区90和感测IGBT区124进行设置于发射极沟槽部内的绝缘膜的筛选试验的情况下利用的。
在温度感测阳极焊盘128标注TA。另外，在温度感测阴极焊盘129标注TK。本例的温度感测阳极焊盘128和温度感测阴极焊盘129是分别与温度感测二极管区94的阳极和阴极电连接的焊盘。通过监视在温度感测二极管区94流过恒定电流时的电压特性，从而能够确定温度感测二极管区94的温度。
边缘终端区130可以设置于有源区110和焊盘区120的周围。对边缘终端区130标注圆点。边缘终端区130可以具有缓解半导体基板10的上表面12附近的电场集中的功能。边缘终端区130具有例如保护环、场板、降低表面电场和组合了它们的结构。
图2是第一实施方式中的区域A的放大图。图2是半导体基板10的俯视图。在图2中，由粗虚线表示栅电极40和发射电极50的外形。应予说明，在图2中，出于容易理解的目的，省略设置在栅电极40和发射电极50与半导体基板10的上表面12之间的氧化膜36和层间绝缘膜38。在图3中示出针对氧化膜36和层间绝缘膜38的说明。
IGBT区90可以是在有源区110中向半导体基板10的上表面12垂直地投影集电区32的区域，并且是规则地配置有包括发射极区22和接触区26的预定的单位构成的区域。应予说明，集电区32在图3中示出。
另外，FWD区92可以是在有源区110中与设置有阴极区33的区域一致的下表面14的区域，或者可以是在有源区110中向上表面12垂直地投影阴极区33的区域。在图2中，由单点划线表示设置有阴极区33的范围，对阴极区33中的Y轴方向的端部标注箭头。在本例中，IGBT区90与FWD区92的交界是在X轴方向上与直线形状的栅极沟槽部60邻接的U字形状的发射极沟槽部70。另外，为了便于说明，对于隔着栅电极40或发射极桥接部52在Y轴方向对置的两个FWD区92而言，可以将分别到达U字形状的发射极沟槽部70的Y轴方向的端部称为FWD区92。
IGBT区90和FWD区92均可以具备台面部80和多个沟槽部。台面部80是设置于邻接的两个沟槽部之间的半导体基板的一部分的区域。台面部80是位于比沟槽部的底面更靠近上表面12的区域的半导体基板10的一部分。应予说明，在本说明书中，有时将栅极沟槽部60和发射极沟槽部70统称为沟槽部。
本例的IGBT区90具有栅极沟槽部60和发射极沟槽部70。IGBT区90的栅极沟槽部60和发射极沟槽部70可以沿着Y轴方向延伸，且在X轴方向上交替地设置。IGBT区90中的栅极沟槽部60和发射极沟槽部70可以从一个IGBT区90延伸到另一个IGBT区90，还可以在栅电极40的延伸部46的下方横切延伸部46。
本例的FWD区92不具有栅极沟槽部60，而具有发射极沟槽部70。FWD区92的发射极沟槽部70也可以沿着Y轴方向延伸，且在X轴方向上交替地设置。但是，FWD区92的发射极沟槽部70可以不设置于在Y轴方向上邻接的FWD区92之间。在本例中，FWD区92的发射极沟槽部70在Y轴方向的各端部呈U字形状。U字形状可以由与Y轴方向平行的两个长边部和与X轴方向平行的1个短边部构成。比延伸部46更靠近Y轴的正方向的发射极沟槽部70可以构成正向的U字形状，比延伸部46更靠近Y轴的负方向的发射极沟槽部70可以构成反向的U字形状。FWD区92的发射极沟槽部70可以具有将正向的U字形状和反向的U字形状的长边部分别接合的形状。
栅极沟槽部60和发射极沟槽部70都可以设置于半导体基板10内。栅极沟槽部60可以具有与栅电极40电连接的栅极导电部62。应予说明，栅极导电部62在图3中示出。栅电极40是第一上表面电极的一个例子，栅极沟槽部60是第一沟槽部的一个例子。在本例中，栅极导电部62通过栅极沟槽部60与栅电极40的延伸部46之间的层间绝缘膜38中的开口，而与延伸部46电连接。将栅极导电部62与栅电极40的连接部示为接触部66。
发射极沟槽部70可以具有与发射电极50电连接的发射极导电部72。应予说明，发射极导电部72在图3中示出。发射电极50是第二上表面电极的一个例子，发射极沟槽部70是第二沟槽部的一个例子。在本例中，发射极导电部72通过发射极沟槽部70与发射电极50之间的层间绝缘膜38中的开口，而与发射电极50电连接。将发射极导电部72与发射电极50的连接部示为接触部76。
在接触部66和接触部76中，各导电部与电极可以直接接触，也可以介由势垒金属接触，还可以介由势垒金属和插塞接触。势垒金属可以以与层间绝缘膜38的开口的底部和侧部接触的方式形成。势垒金属可以为钼(Mo)和钛(Ti)等。另外，插塞可以为由钨(W)构成的插塞。插塞可以以与势垒金属上接触的方式埋入形成在层间绝缘膜38的开口内。
半导体基板10在IGBT区90中，可以具有N+型的发射极区22、P+型的接触区26、P-型的基区24和P+型的阱区20。发射极区22、接触区26、基区24和阱区20可以设置为分别距离半导体基板10的上表面12预定深度。在IGBT区90的台面部80中，发射极区22和接触区26可以在Y轴方向上交替地设置。但是，在位于IGBT区90的X轴方向的端部的台面部80中，可以不设置发射极区22。应予说明，在图2中，以单点划线和箭头表示设置有P+型的阱区20的范围。
在本例中，N或P分别是指电子或空穴为多数载流子。另外，对于记载于N或P的+或-而言，+是指与没有记载+相比，载流子浓度更高，-是指与没有记载-相比，载流子浓度更低。
在IGBT区90的台面部80中，基区24可以设置于发射极区22和接触区26的下方。另外，基区24相对于在Y轴方向上交替设置的发射极区22和接触区26，可以设置于Y轴的正负方向的各端部。与此相对，在位于IGBT区90与FWD区92的交界的台面部80中，基区24可以设置于接触区26的下方和接触区26的Y轴的正负方向的各端部。应予说明，阱区20可以设置于在Y轴方向上邻接的两个IGBT区90之间。
发射电极50可以通过氧化膜36和层间绝缘膜38的开口，与在Y轴方向上交替设置的发射极区22和接触区26电连接。将发射电极50与在Y轴方向上交替设置的发射极区22和接触区26的连接部示为接触部82。应予说明，最靠近外周部44的设置于X轴的正方向的端部的接触部82可以是与接触区26的连接部。在IGBT区90中设置于X轴的正方向的端部的多个接触部82可以形成为条纹状。该多个的接触部82可以以在X轴方向上相邻的方式形成。
另外，发射电极50可以通过氧化膜36和层间绝缘膜38的开口，与位于IGBT区90与FWD区92的交界的台面部80的接触区26电连接。将位于交界的台面部80的接触区26与发射电极50的连接部示为接触部84。此外，发射电极50可以通过氧化膜36和层间绝缘膜38的开口，与IGBT区90的X轴的正方向端部中的P+型的阱区20电连接。将发射电极50与阱区20的连接部示为接触部85。接触部85可以设置在阱区20上，条纹状的多个的接触部85可以以在X轴方向上相邻的方式形成。
半导体基板10在FWD区92中可以具有接触区26、基区24和阱区20。接触区26、基区24和阱区20可以设置为分别距离半导体基板10的上表面12预定深度。在FWD区92的台面部80中，基区24和接触区26可以在Y轴方向上交替地设置。
在FWD区92的台面部80中，接触区26可以仅形成于在基区24的上表面形成的接触部86的Y轴方向的两端。或者，接触区26可以在Y轴方向上与基区24交替地设置。基区24还可以设置于接触区26的下方。另外，在Y轴方向上交替设置的基区24和接触区26中，Y轴的正负方向的各端部可以为基区24。阱区20可以设置在沿Y轴方向邻接的两个FWD区92之间。
发射电极50可以通过氧化膜36和层间绝缘膜38的开口，与在Y轴方向上交替设置的基区24和接触区26电连接。将在Y轴方向上交替设置的基区24和接触区26与发射电极50的连接部示为接触部86。
栅电极40和发射电极50可以设置于半导体基板10的上表面12的上方。栅电极40和发射电极50可以具有金属材料。栅电极40和发射电极50可以是铝(Al)电极，也可以是铝(Al)-硅(Si)合金，还可以是铝(Al)-镍(Ni)合金。
栅电极40可以是与发射电极50相同的材料。本例的栅电极40是主要含有铝的金属布线层。即，栅电极40的外周部44和延伸部46是主要含有铝的金属布线层。栅电极40可以以与半导体基板10的上方的层间绝缘膜38接触的方式设置。假设在将栅电极40的外周部44和延伸部46设为多晶硅布线层的情况下，由于多晶硅布线层的电阻率比金属布线层的电阻率大，所以为了降低多晶硅布线层的电阻值，需要使多晶硅布线层的宽度(例如，延伸部46的Y轴方向的宽度)比金属布线层大。
对此，在本例中，由于将栅电极40设为金属布线层，所以与多晶硅布线层的情况相比，能够减小延伸部46的Y轴方向的宽度。由此，能够缩小半导体装置100的芯片尺寸。另外，通过将栅电极40设为金属布线层，从而与多晶硅布线层的情况相比，还能够降低栅电极40的延伸部46中的电流不平衡和栅极信号的传输延迟。
应予说明，在将栅电极40的外周部44和延伸部46设为多晶硅布线层的情况下，在接触部66和接触部76上设置与多晶硅布线层相同的层，且设置通过使多晶硅布线层图案化而加工成岛状的连接区域。对此，在本例中，由于不使用多晶硅布线层，所以能够消除由于加工成岛状的多晶硅布线层的连接区域而引起的阶梯差。由此，能够降低微细加工中的加工精度的偏差，能够降低IGBT的特性偏差。
半导体装置100可以具有与栅电极40电连接的栅极桥接沟槽部42。栅极桥接沟槽部42是第一连接部的一个例子。栅极桥接沟槽部42可以设置为距离半导体基板10的上表面12预先确定的深度。即，栅极桥接沟槽部42设置于半导体基板10内。在半导体基板10的俯视下，栅极桥接沟槽部42的延伸方向可以为X轴方向。即，在俯视下，栅极桥接沟槽部42的X轴方向的宽度可以比Y轴方向的宽度大。
在半导体基板10的俯视下，栅电极40的延伸部46至少可以在发射极桥接部52的位置分离。由此，能够将分别设置在层间绝缘膜38上的栅电极40与发射电极50电分离。在本例中，由发射极桥接部52分离的延伸部46与栅极桥接沟槽部42电连接。由此，能够确保电气的导通。
栅极桥接沟槽部42可以含有导电部。栅极桥接沟槽部42的栅极桥接导电部142可以为半导体材料。应予说明，栅极桥接导电部142在图5A和图5B中示出。本例的栅极桥接导电部142由多晶硅构成。栅极桥接导电部142可以在X轴方向的端部附近，与栅电极40的延伸部46电连接。在本例中，栅极桥接导电部142通过栅极桥接沟槽部42与延伸部46之间的层间绝缘膜38中的开口，与延伸部46电连接。将栅极桥接导电部142与延伸部46的连接部示为接触部48。即，栅极桥接沟槽部42可以是包含导电部的沟槽部，所述导电部是利用导电性与栅电极40不同的材料将在发射极桥接部52中在X轴方向上分离的两个栅电极40的延伸部46相互连接的导电部。
在本例中，栅极桥接沟槽部42位于发射极桥接部52的下方。因为栅极桥接沟槽部42不从半导体基板10的上表面12突出，所以与在发射极桥接部52-1下设置多晶硅布线层的情况相比，能够使发射极桥接部52-1下的上表面12平坦。
发射电极50可以包含第一区域50-1和第二区域50-2。在本例中，第一区域50-1和第二区域50-2分别是在半导体基板10的俯视下，以栅极桥接沟槽部42为交界而分离地配置的发射电极50的一部分。
发射电极50可以还包含发射极桥接部52-1。发射极桥接部52-1可以在栅极桥接沟槽部42的上方，将第一区域50-1和第二区域50-2连接。发射极桥接部52-1可以在沿Y轴方向相互分开的至少两个FWD区92之间，将第一区域50-1和第二区域50-2连接。虽然重复说明，但是本例的发射极桥接部52是发射电极50的一部分。介由发射极桥接部52-1，第一区域50-1和第二区域50-2在电气上成为相同的电位。即，发射极桥接部52可以是利用导电性与发射电极50相同的材料将隔着栅电极40的延伸部46在Y轴方向上分离的两个FWD区92的发射电极50相互连接的电极层。
X轴方向上的发射极桥接部52的宽度可以比X轴方向上的1个FWD区92的宽度小。X轴方向上的发射极桥接部52的宽度WEB可以为X轴方向上的1个FWD区92的宽度WFWD的3/4以下，也可以为1/2以下。例如，FWD区92的宽度WFWD为200μm，发射极桥接部52的宽度WEB为80μm。这样，由于使发射极桥接部52的宽度WEB比FWD区92的宽度WFWD小，所以能够相应地使栅电极40的延伸部46的X轴方向的长度增长。由此，能够缩短栅极桥接沟槽部42的接触部48之间的距离LCNT。如上所述，延伸部46的金属布线层的电阻率比作为栅极桥接沟槽部42的栅极桥接导电部142的多晶硅的电阻率低。通过缩短栅极桥接沟槽部42的接触部48之间的长度，能够降低栅极桥接沟槽部42中的电阻值。
本例的半导体基板10在栅电极40的外周部44的下方具有栅极外周沟槽部43。栅极外周沟槽部43可以具有由半导体材料构成的栅极外周导电部132。应予说明，栅极外周导电部132在图3中示出。本例的栅极外周导电部132通过栅极外周沟槽部43与外周部44之间的层间绝缘膜38中的开口，与外周部44电连接。将栅极外周导电部132与栅电极40的连接部示为接触部49。接触部49可以不设置在栅极外周沟槽部43上的一部分，而设置在整个栅极外周沟槽部43上。
栅极外周沟槽部43除了可以设置于外周部44的下方以外，还可以设置在位于Y轴的正方向的端部的延伸部46-1的下方以及位于Y轴的负方向的端部的延伸部46-4的下方。栅极外周沟槽部43可以在延伸部46-1、外周部44-1、延伸部46-4和外周部44-2的下方，以成为方形框状的方式一一相连地设置。相应地，接触部49也可以以成为方形框状的方式一一相连地设置。
图3是表示图2中的B-B截面的图。B-B截面是穿过栅极沟槽部60、发射极沟槽部70和栅极外周沟槽部43的与X-Z平面平行的截面。半导体基板10具有上表面12、下表面14、P+型的阱区20、N-型的漂移区28、N+型的缓冲区34和P+型的集电区32。另外，半导体装置100还具备集电电极30、氧化膜36、层间绝缘膜38。
集电区32的下表面可以与半导体基板10的下表面14一致。集电电极30可以以与下表面14接触的方式设置。集电电极30可以为铝电极，也可以为铝-硅合金。
缓冲区34可以在Z轴方向上位于漂移区28与集电区32之间。缓冲区34可以具有防止在半导体装置100关断时从基区24的下表面扩展的耗尽层到达集电区32的功能。缓冲区34可以是在深度方向上N型掺杂浓度具有离散的峰值的场截止(FS)区域。
本例的栅极沟槽部60包含栅极导电部62、栅极沟槽63和栅极绝缘膜64。栅极绝缘膜64可以以覆盖栅极沟槽63的内壁的方式形成。栅极绝缘膜64可以是通过将栅极沟槽63的内壁的半导体氧化或氮化而形成的。栅极绝缘膜64可以将栅极导电部62与半导体基板10电绝缘。栅极导电部62可以在栅极沟槽63内形成在栅极绝缘膜64上。栅极导电部62可以为添加了杂质的多晶硅等导电材料。
应予说明，在IGBT区90中，在栅极导通时，可以在与栅极沟槽63的侧壁接触的基区24形成沟道。可以通过介由沟道导入到漂移区28的电子和从集电区32导入到漂移区28的空穴，在漂移区28中产生电导调制。由此，可以从集电电极30向发射电极50流通电流。
本例的发射极沟槽部70包含发射极导电部72、发射极沟槽73和发射极绝缘膜74。发射极绝缘膜74可以以覆盖发射极沟槽73的内壁的方式形成。发射极绝缘膜74可以是通过将发射极沟槽73的内壁的半导体氧化或氮化而形成的。发射极绝缘膜74可以将发射极导电部72与半导体基板10电绝缘。发射极导电部72可以在发射极沟槽73内形成在发射极绝缘膜74上。发射极导电部72可以是添加了杂质的多晶硅等导电材料。
在栅极导通时，可以在发射极沟槽73的侧壁形成沟道。发射极沟槽部70可以发挥在栅极导通时促进载流子的注入的效果(Injection Enhancement效果(注入增强效果)，IE效果)。
本例的栅极外周沟槽部43包含栅极外周导电部132、栅极外周沟槽133和栅极外周绝缘膜134。栅极外周绝缘膜134可以以覆盖栅极外周沟槽133的内壁的方式形成。栅极外周绝缘膜134可以是通过将栅极外周沟槽133的内壁的半导体氧化或氮化而形成的。栅极外周绝缘膜134可以将栅极外周导电部132与半导体基板10电绝缘。栅极外周导电部132可以在栅极外周沟槽133内形成在栅极外周绝缘膜134上。栅极外周导电部132可以为添加了杂质的多晶硅等导电材料。
栅极沟槽部60、发射极沟槽部70和栅极外周沟槽部43可以分别设置在距离半导体基板10的上表面12预先确定的深度的位置。栅极沟槽63、发射极沟槽73和栅极外周沟槽133可以通过同一工序形成，从而在相同的深度位置具有底部。在本例中，栅极沟槽63、发射极沟槽73和栅极外周沟槽133的底部比P+型的阱区20的底部浅，且设置于相同的深度位置。应予说明，虽未图示，但栅极沟槽63、发射极沟槽73和栅极外周沟槽133的底部可以比基区24与漂移区28的交界深。
栅极绝缘膜64、发射极绝缘膜74和栅极外周绝缘膜134可以为相同的材料，可以通过同一工序形成。在本例中，栅极绝缘膜64、发射极绝缘膜74和栅极外周绝缘膜134为氧化硅膜。另外，栅极导电部62、发射极导电部72和栅极外周导电部132也可以为相同的材料，可以通过同一工序形成。在本例中，栅极导电部62、发射极导电部72和栅极外周导电部132为掺杂了磷(P)的多晶硅。
氧化膜36可以以与上表面12接触的方式设置。氧化膜36可以在与形成栅极绝缘膜64等相同的时刻形成。例如，栅极绝缘膜64和氧化膜36是通过将硅基板热氧化而形成的二氧化硅膜。因此，氧化膜36设置于栅极沟槽63、发射极沟槽73和栅极外周沟槽133的内壁和底部，但是不设置于上部。
在本例中，栅电极40的延伸部46-2通过接触部66与栅极导电部62电连接。同样地，栅电极40的外周部44-2通过接触部49与栅极外周导电部132电连接。应予说明，在栅电极40中，以虚线表示外周部44-2与延伸部46-2的交界。
图4是表示图2中的C-C截面的图。C-C截面是穿过发射电极50的第一区域50-1和第二区域50-2以及延伸部46-2的与Y-Z平面平行的截面。发射极区22和接触区26可以设置于比基区24浅的位置。本例的发射极区22和接触区26通过氧化膜36和层间绝缘膜38中的开口，而与发射电极50电连接。基区24设置于比阱区20浅的位置。即，基区24的底部比阱区20更接近上表面12。应予说明，以虚线表示在阱区20中掺杂浓度比基区24高的掺杂浓度的部分20A。
图5A是表示图2中的D-D截面的图。D-D截面是穿过发射电极50的第一区域50-1、第二区域50-2和发射极桥接部52-1的与Y-Z平面平行的截面。可以在与发射极桥接部52-1对应的下表面14形成P+型的集电区32。
栅极桥接沟槽部42包含栅极桥接导电部142、栅极桥接沟槽143和栅极桥接绝缘膜144。栅极桥接绝缘膜144可以以覆盖栅极桥接沟槽143的内壁的方式形成。栅极桥接绝缘膜144可以是通过将栅极桥接沟槽143的内壁的半导体氧化或氮化而形成的。栅极桥接绝缘膜144可以将栅极桥接导电部142与半导体基板10电绝缘。栅极桥接导电部142可以在栅极桥接沟槽143内形成在栅极桥接绝缘膜144上。栅极桥接导电部142可以是添加了杂质的多晶硅等导电材料。栅极桥接导电部142也可以通过与栅极沟槽部60、发射极沟槽部70和栅极外周沟槽部43相同的工序形成。
图5B是表示图2中的D’-D’截面的图。D’-D’截面是穿过在X轴方向上分别排列的两个接触部48和两个接触部66的截面。栅电极40的延伸部46-2可以与发射极桥接部52-1分开。如D’-D’截面所示，两个延伸部46-2在X轴方向上，以将发射极桥接部52-1夹在中间的方式相互分开。本例的延伸部46-2与栅极沟槽部60的栅极导电部62、栅极桥接沟槽部42的栅极桥接导电部142电连接。另外，本例的发射极桥接部52-1通过层间绝缘膜38和氧化膜36，与栅极桥接导电部142电绝缘。
图6是在图1的俯视图上附加示出发射电极50的图。本例的发射电极50除了包含第一区域50-1和第二区域50-2以外，还包含第三区域50-3、第四区域50-4和第五区域50-5。另外，本例的发射电极50除了包含发射极桥接部52-1以外，还包含发射极桥接部52-2、52-3、52-4、52-4。
第一区域50-1～第五区域50-5在预定范围内分别设置成带状。在本例中，按照接近Y轴的正方向上的外周16的顺序，设置第一区域50-1、第二区域50-2和第四区域50-4以及第三区域50-3和第五区域50-5。另外，第一区域50-1、第二区域50-2和第四区域50-4、第三区域50-3和第五区域50-5在Y轴方向上彼此分开。
本例的第一区域50-1从位于X轴的正方向端部的IGBT区90上连续地设置到位于X轴的负方向端部的IGBT区90上。与此相对，第二区域50-2和第四区域50-4在中央部18相互分开。同样地，第三区域50-3和第五区域50-5在中央部18相互分开。
发射极桥接部52可以将发射电极50的两个区域电连接。在本例中，发射极桥接部52-1将第一区域50-1和第二区域50-2电连接，发射极桥接部52-2将第二区域50-2和第三区域50-3电连接。另外，发射极桥接部52-3将第一区域50-1和第四区域50-4电连接，发射极桥接部52-5将第四区域50-4和第五区域50-5电连接。由此，发射电极50的各区域能够具有相同电位。
然而，在Y轴方向上相互分开的多个FWD区92中的至少两个FWD区92之间可以不设置发射极桥接部52。通过减少发射极桥接部52的数目，从而与在Y轴方向上相互分开的所有的FWD区92之间设置发射极桥接部52的情况相比，能够减少栅极桥接沟槽部42的数目。由此，能够增加电阻率比栅极桥接沟槽部42的电阻率低的栅电极40的延伸部46的面积，因此能够降低半导体装置100的栅极电阻。
在俯视半导体基板10时，发射极桥接部52可以至少设置于在半导体基板10的中央部18的附近配置的两个FWD区92之间。由此，与在Y轴方向上相互分开的所有的FWD区92之间设置发射极桥接部52的情况相比，由于能够增加导热性比栅极桥接沟槽部42的导热性高的栅电极40的延伸部46的面积，所以提高半导体装置100的散热性。在本例中，虽然在比栅极外周部44更靠近中央部18的位置的FWD区92之间设有发射极桥接部52，但是在比中央部18更靠近栅极外周部44的位置的FWD区92之间不设置发射极桥接部52。
另一方面，如果半导体装置(半导体芯片)在X-Y平面上的面积大于例如1cm2，则可以在Y轴方向上相互分开的所有的FWD区92之间设置发射极桥接部52。
图7(A)是将发射电极50的各区域电分离的比较例的侧视图。在利用布线等将多个半导体装置100分别连接而向半导体模块安装之前，通常进行半导体装置100是否满足所希望的电气特性的试验。例如，通过使探针182与半导体装置100的发射电极50接触来进行电气特性试验。本例的探针182是从作为工具的探针板180向下方突出的针。
在第一区域50-1～第五区域50-5分别电分离的情况下，需要使探针182单独与各区域接触，或者需要一次性使多个探针182与各区域接触。由于在使探针182单独地与各区域接触的情况下，试验所需要的操作时间变长，因此期望一次性使多个探针182与各区域接触而进行试验。然而，在第一区域50-1～第五区域50-5各自独立的情况下，如图7的(A)所示，如果半导体基板10略微倾斜，则可能无法保证所有的探针182与各区域接触。
图7的(B)是将发射电极50的各区域电连接的本实施方式中的侧视图。在本实施方式中，即使不使探针182与第一区域50-1～第五区域50-5的所有的区域接触，而仅使探针182与任一个区域接触，也能够进行电气特性试验。因此，即使半导体基板10略微倾斜，也能够保证探针182与整个发射电极50电导通。另外，能够缩短试验所需要的操作时间。此外，由于连接了发射电极50的整个区域，所以与发射电极50的各区域电分离的情况相比，能够改善发射电极50中的电流平衡。此外，还能够提高发射电极50的散热性。从进行电气特性试验的容易性、电流平衡和散热性的提高的角度考虑，与通过缝合或电镀将电分离的发射电极50的各区域连接的情况相比，本例更有利。特别是，在电镀中使用镍的情况下，由于镍的导热系数比铝的导热系数低，所以通过设置本例的发射极桥接部52，从而在均等地保持整个发射电极50的热量的方面是有利的。
(制造方法)接下来，说明半导体装置100的制造方法的一个例子。应予说明，E是指10的幂，例如1E+16cm-3是指1×1016cm-3。
首先，准备具有与N-型的漂移区28的导电型相同且掺杂浓度相同的半导体基板10。接下来，在半导体基板10的上表面12设置预定图案的蚀刻掩模，形成栅极沟槽部60、栅极桥接沟槽部42、栅极外周沟槽部43和发射极沟槽部70的沟槽。
此时，使各沟槽的宽度与用于形成各沟槽的掩模开口宽度相同。在形成沟槽之后，在各沟槽的内壁形成栅极绝缘膜64、栅极桥接绝缘膜144、栅极外周绝缘膜134和发射极绝缘膜74。此时，还可以形成氧化膜36。然后，与形成于内壁的各绝缘膜接触而填充并形成栅极导电部62、栅极桥接导电部142、栅极外周导电部132和发射极导电部72。
接下来，从半导体基板10的上表面12侧选择性地注入P型杂质，在1100℃左右的温度下进行2小时左右的热处理。由此，在半导体基板10的整个上表面12分别形成P+型的阱区20、P型的基区24、P+型的接触区26。P型杂质可以为硼(B)。可以分别以5.5E+15cm-2、2.5E+13cm-2和3E+15cm-2的剂量向P+型的阱区20、P-型的基区24和P+型的接触区26注入P型杂质。
接下来，从半导体基板10的上表面12侧选择性地进行N型杂质的注入。由此，选择性地形成N+型的发射极区22。N型杂质可以是磷(P)和砷(As)中的任一方或两方。可以以5E+19cm-2的剂量向N+型的发射极区22注入N型杂质。其后，在半导体基板10的上表面12侧形成层间绝缘膜38，通过选择性的蚀刻而在层间绝缘膜38设置接触部48、49、66和76用的开口。另外，通过选择性的蚀刻在氧化膜36和层间绝缘膜38设置接触部82、84、85和86用的开口。
接下来，在层间绝缘膜38上形成栅电极40和发射电极50形成用的金属膜并进行图案化。由此，形成具有栅电极40的外周部44和延伸部46、第一区域50-1～第五区域50-5和发射极桥接部52的发射电极50。
接下来，从半导体基板10的下表面14侧注入N型杂质而形成N+型的缓冲区34。例如，可以以1.0E+14cm-2左右的不同的剂量，从下表面14侧多次注入质子(H+)。接着，以300℃～400℃左右的温度进行热处理。由此，形成由通过质子注入导入到半导体基板10的内部的氢、半导体基板10中的氧和空穴构成的VOH缺陷。该VOH缺陷成为施主(氢施主)。氢施主可以作为N+型的缓冲区34的N型掺杂剂而发挥功能。
接下来，从半导体基板10的下表面14向与IGBT区90相对应的区域注入P型杂质。由此，形成P+型的集电区32。例如，从下表面14侧，以1.0E+13cm-2以上且4.0E+13cm-2以下的剂量注入P型杂质。另外，为了形成N+型的阴极区33，从半导体基板10的下表面14向与FWD区92对应的区域注入N型杂质。例如，从下表面14侧，以1.0E+14cm-2以上且1.0E+16cm-2以下的剂量注入N型杂质。其后，通过向下表面14照射激光而对半导体基板10进行退火。由此，使P型和N型杂质活化。最后，形成与下表面14接触的集电电极30。
图8是表示发射电极50的变形例的图。图8与图1、图2和图6相同都是半导体基板10的俯视图。在本例中，在沿Y轴方向相互分开的所有的FWD区92之间设置发射极桥接部52。其中，在本例中，使设置于在中央部18的附近配置的两个FWD区92之间的发射极桥接部52-1、52-2、52-3和52-4的宽度比设置于与中央部18分离配置的两个FWD区92之间的发射极桥接部52-1’、52-2’、52-3’和52-4’的宽度大。在本例中，发射极桥接部52-1、52-2、52-3和52-4具有X轴方向的宽度WEB_a。与此相对，发射极桥接部52-1’、52-2’、52-3’和52-4’具有X轴方向的宽度WEB_b。宽度WEB_a比宽度WEB_b大。
在本例中，在各发射极桥接部52附近需要将栅电极40的延伸部46分离，且需要通过栅极桥接沟槽部42将在各发射极桥接部52的下方分离的延伸部46电连接。因此，从电阻率的观点考虑，第一实施方式有可能很差。但是，与第一实施方式相比，由于能够更可靠地进行发射电极50的各区域之间的电连接，所以能够提高发射电极50中的电流平衡和散热性。
图9是表示栅极桥接沟槽部42的第一变形例的图。在本例中，Y轴方向上的栅极桥接沟槽部42的宽度WGB比X轴方向上的发射极沟槽部70的宽度WE、X轴方向上的栅极沟槽部60的宽度WG中的任一个都大。栅电极40需要向多个IGBT区90中的各栅极沟槽部60供给栅极电位。因此，通过相对增大栅极桥接沟槽部42的宽度WGB而降低栅极桥接沟槽部42的电阻值在防止向各栅极沟槽部60供给的栅极电位降低方面是有效的。
图10是表示栅极桥接沟槽部42的第二变形例的图。在本例中，多个栅极桥接沟槽部42在Y轴方向上相互分离地设置。在本例中，各栅极桥接沟槽部42的Y轴方向的宽度可以与第一实施方式中的栅极桥接沟槽部42的Y轴方向的宽度相同，也可以比第一实施方式中的栅极桥接沟槽部42的Y轴方向的宽度小。但是，多个栅极桥接沟槽部42的Y轴方向的宽度的总和可以比第一实施方式中的栅极桥接沟槽部42的Y轴方向的宽度大。在本例中，使栅极桥接沟槽部42的宽度切实地增加。由此，能够降低栅极桥接沟槽部42的电阻值。
图11是表示栅极桥接沟槽部42的第三变形例的图。在本例中，设置成环状的栅极桥接沟槽部42与第一连接部相对应。将栅电极40的延伸部46与栅极桥接沟槽部42连接的接触部48可以设置于与Y轴方向平行的栅极桥接沟槽部42。可以将栅极桥接沟槽部42的与X轴方向平行的部分形成在发射电极50与隔着发射极桥接部52-1而分离的栅电极40的延伸部46之间。在本例中，各栅极桥接沟槽部42的Y轴方向的宽度可以与第一实施方式中的栅极桥接沟槽部42的Y轴方向的宽度相同，也可以比第一实施方式中的栅极桥接沟槽部42的Y轴方向的宽度小。在本例中，也通过切实地增加栅极桥接沟槽部42的宽度，从而能够降低栅极桥接沟槽部42的电阻值。
图12是表示上表面控制区96的俯视图。在图12中，为了容易理解，省略了栅电极40和发射电极50。第一实施方式中的半导体基板10可以具有上表面控制区96。本例的上表面控制区96是通过从半导体基板10的上表面12侧或下表面14侧照射氦离子，而设置于距离上表面12预先确定的深度的范围的缺陷区域。上表面控制区96可以在FWD区92与在Y轴方向上相互分开的FWD区92之间，沿着Y轴方向连续地设置。此外，上表面控制区96可以从FWD区92侵入到与FWD区92邻接的IGBT区90。由此，能够调整FWD区92中的空穴的寿命，而降低反向恢复时的损耗。应予说明，在本例中，具有与FWD区92相同的X轴方向的宽度的上表面控制区96还设置于在Y轴方向上邻接的FWD区92之间。
图13是与图2中的D-D截面相对应的图。与作为图2中的D-D截面的图5A的不同之处在于，设置有上表面控制区96。上表面控制区96可以形成在比基区24的下表面更靠近下方的位置，也可以形成在比阱区20的下表面更靠近下方的位置。另外，还可以形成在比沟槽部的底部更靠近下方的位置。本例的上表面控制区96可以设置于比阱区20的下表面更靠上的位置，且设置于比未图示的基区的下表面更靠下的漂移区28的上表面附近。应予说明，在另一例中，上表面控制区96可以设置在阱区20的下表面与栅极桥接沟槽部42、栅极沟槽部60和发射极沟槽部70的各底部之间。
图14的(A)是表示上表面控制区96的第一变形例的俯视图。图14的(B)是表示第一实施方式中的发射电极50的外形的俯视图。应予说明，出于容易理解的目的，在图14的(A)中，省略栅电极40的外周部44和延伸部46等。另外，以实线表示上表面控制区96。
本例的半导体基板10也具有上表面控制区96。其中，在本例中，未设置有发射极桥接部52的区域中的X轴方向的上表面控制区96的宽度WEB_2比设置有发射极桥接部52的区域中的X轴方向的上表面控制区96的宽度WEB_1大。由此，因为能够降低上表面控制区96的面积，所以与图12的例子相比，能够减少导入到半导体基板10的缺陷。图14的(A)中的各宽度WEB_1的位置分别对应于图14的(B)中的发射极桥接部52-1～52-4的位置。
图15是表示上表面控制区96的第二变形例的俯视图。应予说明，出于容易理解的目的，在图15中，也省略栅电极40的外周部44和延伸部46等。另外，对上表面控制区96标注圆点。应予说明，上表面控制区96还设置于FWD区92。在本例中，除了在Y轴方向上邻接的FWD区92之间和FWD区92设置有上表面控制区96以外，还在栅极桥接沟槽部42和栅电极40的延伸部46的下方设置有上表面控制区96。即，本例的上表面控制区96在沿Y轴方向邻接的IGBT区90之间以及FWD区92之间，沿着X轴方向延伸。
在沿Y轴方向邻接的IGBT区90之间和FWD区92之间设有P+型的阱区20。在P+型的阱区20中容易蓄积空穴。因此，像本例那样，通过配置上表面控制区96，能够降低蓄积在P+型的阱区20的空穴的量。
图16是第二实施方式中的区域A的放大图。本例的栅电极40虽然具有外周部44，但是不具有延伸部46。本例的半导体装置100具有设置于半导体基板10的上表面12的上方的多晶硅布线层。本例的半导体装置100具有多晶硅布线层的延伸部196来代替栅电极40的延伸部46和栅极桥接沟槽部42。多晶硅布线层的延伸部196是第一连接部的一个例子。多晶硅布线层的延伸部196还设置于发射极桥接部52的下方。
本例的半导体装置100在发射极沟槽部70的发射极导电部72与发射电极50之间具有岛状的连接部192。连接部192可以为导电材料。本例的连接部192是与多晶硅布线层同一层的多晶硅层。本例的连接部192可以设置于发射极沟槽部70的Y轴的正负方向的各端部。各连接部192可以通过接触部193与发射电极50电连接。
在本例中，栅电极40的外周部44设置于多晶硅布线层的外周部194的上方。本例的外周部44通过层间绝缘膜38中的开口，而与外周部194电连接。与栅极外周沟槽部43和接触部49同样地，多晶硅布线层的外周部194也可以以成为方形框状的方式一一相连地设置。如图7的(B)所说明的那样，在本例中，也能够获得由于将发射电极50的各区域电连接而带来的有利的效果。
应予说明，在本例中，上表面控制区96还设置于多晶硅布线层的延伸部196的下方。其他构成可以与第一实施方式相同。在第二实施方式中，也可以适用图8所示的发射电极50的变形例、图12～图15所示的上表面控制区96。
图17是表示图16中的E-E截面的图。图17是与穿过多晶硅布线层的延伸部196的X-Z平面平行的截面。本例的多晶硅布线层以与氧化膜36接触的方式设置。多晶硅布线层可以与栅极沟槽部60的栅极导电部62接触。在本例中，多晶硅布线层的延伸部196与栅极导电部62接触。另外，层间绝缘膜38可以位于多晶硅布线层上。栅电极40和发射电极50可以位于层间绝缘膜38上。
图18是表示图16中的F-F截面的图。图18是穿过多晶硅布线层的延伸部196和外周部194的与X-Z平面平行的截面。本例的多晶硅布线层的外周部194与栅极外周沟槽部43的栅极外周导电部132电连接。另外，多晶硅布线层的外周部194在接触部49中与栅电极40连接。
图19A是第三实施方式中的区域A的放大图。本例的半导体装置100在有源区110中还具备虚设发射电极150。虚设发射电极150是第三上表面电极的一个例子。虚设发射电极150可以在图20所示的筛选试验中使用。
本例的半导体基板10具有与虚设发射电极150电连接的虚设桥接沟槽部152。本例的虚设桥接沟槽部152与沟槽部同样地，被设置为从半导体基板10的上表面12起到预先确定的深度。另外，虚设桥接沟槽部152与栅极桥接沟槽部42部同样地，位于发射极桥接部52的下方。虚设桥接沟槽部152可以在接触部154中与虚设发射电极150电连接。接触部154可以是设置于层间绝缘膜38的开口中的连接部。本例主要在上述方面与第一实施方式不同。
在有源区110中，虚设发射电极150可以与栅电极40和发射电极50分开地设置。本例的虚设发射电极150与IGBT区90、FWD区92中的发射极沟槽部70电连接。另外，如图20所示，本例的虚设发射电极150与焊盘区120中的感测IGBT区124的感测发射极沟槽部170电连接。
虚设发射电极150可以具有外周部155和延伸部156。本例的虚设发射电极150的外周部155位于IGBT区90与栅电极40的外周部44之间，该IGBT区90位于X轴方向的端部。另外，本例的虚设发射电极150的延伸部156设置于在Y轴方向上邻接的IGBT区90之间和FWD区92之间。虚设发射电极150的延伸部156可以设置为包围栅电极40的延伸部46。在本例中，虚设发射电极150的延伸部156具有沿X轴方向延伸的长边部和沿Y轴方向延伸的短边部。
在本例中，在Y轴方向上设置于两个FWD区92之间的栅极桥接沟槽部42位于发射极桥接部52的下方且位于虚设发射电极150的延伸部46的下方。该栅极桥接沟槽部42将在X轴方向上邻接的栅电极40的两个延伸部46-2电连接。此外，在本例中，在IGBT区的X轴方向的端部附近，设置于虚设发射电极150的外周部155的下方。该栅极桥接沟槽部42将栅电极40的延伸部46-2与外周部44-2电连接。在本例中，位于外周部155的下方的栅极桥接沟槽部42通过接触部48，与栅电极40的延伸部46、外周部44电连接。
应予说明，本例中的栅电极40的延伸部46可以是多晶硅布线层。另外，在本例中，像第二实施方式那样，上表面控制区96可以设置于多晶硅布线层的延伸部196的下方。此外，本例中的栅电极40的延伸部46可以是多晶硅布线层与铝等金属布线层的层叠。在第三实施方式中，也可以适用图8所示的发射电极50的变形例、图9～图11所示的栅极桥接沟槽部42的变形例和图12～图15所示的上表面控制区96。
图19B是表示图19A中的a-a截面的图。a-a截面是穿过两个接触部154的与X-Y平面平行的截面。虚设发射电极150的延伸部156可以与发射极桥接部52-1分开。如a-a截面所示，两个延伸部156在X轴方向上将发射极桥接部52-1夹在中间而相互分开。但是，以将相互分开的两个延伸部156连接的方式设有虚设桥接沟槽部152。两个延伸部156均与虚设桥接沟槽部152内部的导电部连接。由此，相互分开的两个延伸部156可以介由虚设桥接沟槽部152内部的导电部而电连接。应予说明，发射极桥接部52-1通过层间绝缘膜38和氧化膜36与虚设桥接沟槽部152内部的导电部电绝缘。
图19C是表示图19A中的b-b截面的图。b-b截面是穿过两个接触部76和1个接触部154的与Y-Z平面平行的截面。在b-b截面中，在延伸部156的下方设有4个沟槽部。4个沟槽部中的位于Y轴方向的两端的两个发射极沟槽部70是在图19A中位于FWD区92的U字形状的沟槽部。在Y轴方向上，在两个发射极沟槽部70之间设有虚设桥接沟槽部152和栅极桥接沟槽部42。虚设桥接沟槽部152位于两个发射极沟槽部70中的相对位于+Y方向位置的发射极沟槽部70与栅极桥接沟槽部42之间。
栅极桥接沟槽部42可以将由于设置发射极桥接部52-1和虚设发射电极150而分离的栅电极40的延伸部46-2与栅电极40电连接。栅极桥接沟槽部42的导电部通过层间绝缘膜38和氧化膜36，与虚设发射电极150的延伸部156电绝缘。与此相对，发射极沟槽部70的发射极导电部72在接触部76与虚设发射电极150的延伸部156电连接。另外，虚设桥接沟槽部152的导电部在接触部154与虚设发射电极150的延伸部156电连接。
图20的(A)是与筛选试验前的半导体装置200的一部分相对应的电路图。在图20的(A)中，以虚线表示IGBT区90和感测IGBT区124。可以介由栅电极40向IGBT区90和感测IGBT区124的各栅极供给共用的栅极电位。
由电容符号表示IGBT区90中的发射极沟槽部70和感测IGBT区124中的感测发射极沟槽部170。在发射极沟槽部70中，可以将发射极绝缘膜74视为电容器的电介质。另外，夹着该电介质的两个电极中的一个电极可以被视为发射电极50，另一个电极可以被视为与发射极导电部72连接的虚设发射电极150。在感测发射极沟槽部170中，可以将作为电介质的感测发射极绝缘膜174视为被感测发射极焊盘126与虚设发射电极150所夹持。应予说明，虚设发射电极150与虚设发射极焊盘127连接。
第三实施方式的特征之一在于，发射极沟槽部70的发射极导电部72和感测发射极沟槽部170的感测发射极导电部172与共用的虚设发射电极150电连接。由此，可以介由虚设发射电极150与共用的1个虚设发射极焊盘127电连接。
筛选试验可以是半导体装置100的不良检测试验。筛选试验可以包括通过对栅极-发射极间施加比通常使用时高的电压来测定栅极-发射极间的漏电流的试验。另外，筛选试验还可以包括在对栅极沟槽部施加过大的高电压之后测定栅极漏电流的试验。
通过测定栅极-发射极间的漏电流，能够检测因栅电极40与发射电极50的短路、或栅电极40与基区24的断路、或栅电极40与半导体基板10的短路而导致的不良。通过测定该栅极漏电流，能够检测绝缘膜不良(例如，栅极绝缘膜64局部形成得薄，或者栅极绝缘膜64的膜质差)。
IGBT区90和感测IGBT区124中的试验条件可以不同。例如，在使施加的电压值相同的基础上，使相对面积大的IGBT区90中的漏电流测定时间比相对面积小的感测IGBT区124中的漏电流测定时间长。
例如，对虚设发射极焊盘127施加预定的高电压，针对发射极沟槽部70测定虚设发射电极150与发射电极50之间的漏电流(测定A)。另外，例如，对虚设发射极焊盘127相同地施加预定的高电压，针对感测发射极沟槽部170测定虚设发射电极150与感测发射极焊盘126之间的漏电流(测定B)。
此时，使测定A中的漏电流测定时间比测定B中的漏电流测定时间长。测定A和测定B可以使用共用的一个虚设发射极焊盘127分别进行。在本例中，在筛选试验时，在IGBT区90和感测IGBT区124，使用共用的1个虚设发射极焊盘127。由此，由于在焊盘区120不配置单独的虚设发射极焊盘127，所以能够抑制焊盘数目的增加。
另外，栅极沟槽部60和发射极沟槽部70中的试验条件可以不同。具体而言，与俯视下的区域的面积相应地，栅极沟槽部60和发射极沟槽部70中的试验的条件可以不同。在一个例子中，可以在使施加的电压值相同的基础上，基于和栅极沟槽部60与发射极沟槽部70的面积比相同的时间比，对栅极沟槽部60和发射极沟槽部70的漏电流进行测定。例如，在栅极沟槽部60与发射极沟槽部70的面积比为2：1的情况下，使栅极沟槽部60与发射极沟槽部70的测定时间比为2：1。
另外，可以使用栅电极40、集电电极30和发射电极50，而对栅极沟槽部60进行筛选试验。同样地，可以使用栅电极40、集电电极30和感测发射极焊盘126，而对感测栅极沟槽部160进行筛选试验。这样，也能够对栅极沟槽部60与感测栅极沟槽部160单独地进行筛选试验。
图20的(B)是与在筛选试验后使发射电极50与虚设发射电极150短路的半导体装置100的一部分对应的电路图。在筛选试验后，在焊盘区120中，可以通过电气路径A使发射电极50与虚设发射电极150短路。作为一个例子，在发射电极50与虚设发射电极150接近的位置，可以通过电镀将两者连接。此外，在筛选试验后，可以通过电气路径B将发射电极50与虚设发射极焊盘127短路。短路的手段可以是电镀或线连接。
图21是表示另一例中的半导体装置300的上表面的示意图。本例的半导体装置300中的发射电极50不具有发射极桥接部52。本例的发射电极50具有大致覆盖有源区110的矩形形状。本例在上述方面与上述半导体装置100不同。
图22是第四实施方式中的区域B的放大图。本例的半导体装置300具有设置于栅电极40和发射电极50的下方的多晶硅布线层240。本例的多晶硅布线层240具有外周部244和延伸部246。外周部244和延伸部246可以具有分别与栅电极40的外周部44和延伸部46对应的功能。本例的多晶硅布线层240通过接触部49与栅电极40的外周部44电连接。即，本例的外周部244-2通过栅电极40的外周部44向栅极导电部62供给栅极电位。
延伸部246可以与X轴方向平行地延伸。本例的延伸部246-2在两个IGBT区90之间与沿Y轴方向延伸的栅极沟槽部60交叉。本例的延伸部246-2在与栅极沟槽部60的交叉部分中，通过接触部66与栅极导电部62直接连接。延伸部246可以通过各接触部66，而与半导体装置300中的各IGBT区90的栅极导电部62电连接。延伸部246是位于发射电极50下的第一连接部的一个例子。
在本例中，IGBT区90的发射极沟槽部70与延伸部246不交叉。本例的发射极沟槽部70在Y轴方向上与延伸部246分开。本例的半导体装置300在以发射极沟槽部70为终端的区域，即在延伸部246-2附近的发射极沟槽部70的区域上具有接触部76。本例的接触部76设置在位于P+型的阱区20的发射极沟槽部70上，即设置于发射极沟槽部70的端部区域上。
在接触部76中，发射电极50与发射极沟槽部70的发射极导电部72可以电连接。在本例中，发射电极50与发射极导电部72介由由金属构成的插塞连接。在本例中，发射电极50与发射极导电部72不介由由多晶硅层构成的连接层电连接。上述方面是本例中的特征之一。
在本例中，FWD区92的发射极沟槽部70在Z轴方向上也不与延伸部246交叉。在FWD区92中，可以以在Z轴方向上至少覆盖发射极沟槽部70的U字形状的短边部的方式设置有由多晶硅构成的连接层242。连接层242与多晶硅布线层240分开，但也可以是同一层。例如，连接层242和多晶硅布线层240可以通过使由PECVD(Plasma-Enhanced Chemical VaporDeposition：等离子体增强化学气相沉积)形成的1个多晶硅层图案化而形成。在本例中，FWD区92的发射极导电部72与连接层242直接连接，连接层242介由接触部376与发射电极50电连接。
在本例中，在连接层242上的层间绝缘膜38形成贯通开口部，在该贯通开口部内设置接触部376。应予说明，通常，如果想要通过减小沟槽部的间隔而使IGBT区90和FWD区92的结构微细化，则因为作为多晶硅层的连接层分产生阶梯差，而难以在层间绝缘膜38形成作为贯通开口部的接触孔。例如，如图22中虚线所示，在IGBT区90的一部分设置由多晶硅构成的岛状的虚拟连接层241的情况下，与发射极导电部72接触的虚拟连接层241的上部成为向+Z方向突出的凸形状。另外，与此相对应，随着接触部76的大小朝向-Z方向变小而成为反向凸形状。
例如，多晶硅的虚拟连接层241存在因加工时的光致抗蚀剂的侧面蚀刻等而导致的向+Z方向突出的凸形状的趋势。另外，多晶硅的虚拟连接层241存在由于面积微小而难以作为层残留的趋势。这些问题随着沟槽部的间隔变窄的微细化而变得特别显著。假设即使虚拟连接层241残留，在接触部76的底部没有到达虚拟连接层241的情况下，IGBT区90的发射极导电部72也不与发射电极50电连接。应予说明，请注意本例的半导体装置300实际上不具有虚拟连接层241，虚拟连接层241只不过是为了便于说明问题的多晶硅层而已。
另外，在设置有像虚拟连接层241那样的微小的岛状的多晶硅层的区域中，可以设置与多晶硅层的厚度相对应的阶梯差。在该阶梯差区域的附近，因为在光刻法工序中光致抗蚀剂的厚度不均匀，所以还产生蚀刻的加工精度无法保证的问题。
因此，在本例的IGBT区90中，使发射极导电部72与发射电极50不介由多晶硅层地直接连接。在本例中，将不介由多晶硅层而将发射极导电部72与发射电极50电连接的情况表现为将发射极导电部72与发射电极50直接连接。因此，在发射极导电部72与发射电极50直接连接的情况下，可以在发射极导电部72与发射电极50之间设置由钨(W)形成的插塞。由此，能够消除在使用虚拟连接层241的情况下的发射极导电部72与发射电极50的连接不良、以及蚀刻中的加工精度的问题。
在本例的IGBT区90中，设置于发射极沟槽部70上的接触部76是第二接触部的一个例子。接触部76在X轴方向上的宽度W2可以比FWD区92的设置于连接层242上的接触部376在X轴方向上的宽度W3大。在本例的IGBT区90中，由于没有设置与发射极沟槽部70连接的多晶硅的虚拟连接层241，所以能够可靠地通过较大的宽度W2的接触部76将发射极导电部72与发射电极50直接连接。
本例的IGBT区90的设置于台面部80上的接触部82是第一接触部的一个例子。在接触部82中，台面部80与发射电极50可以电连接。在本例的IGBT区90中，由于不设置多晶硅的虚拟连接层241，所以接触部76中的X轴方向的宽度W2可以比接触部82中的X轴方向的宽度W1大。
台面部80在X轴方向上的宽度可以为0.3μm以上且0.5μm以下。在一个例子中，台面部80在X轴方向上的宽度为0.4μm。另外，栅极沟槽部60和发射极沟槽部70在X轴方向上的宽度可以为0.4μm以上且1.2μm以下，也可以为0.4μm以上且0.8μm以下。在一个例子中，栅极沟槽部60和发射极沟槽部70在X轴方向上的宽度为0.7μm。
接触部82与接触部76可以在Y轴方上设置在不同位置。即，与层间绝缘膜38中的微细的开口图案相对应的接触部82和接触部76可以在X轴方向上不相邻。在本例中，接触部76位于P+型的阱区20的上方，且位于在延伸部246-2附近的发射极沟槽部70的端部区域上。与此相对，接触部82在N+型的发射极区22和P+型的接触区26上，与接触部76相比与延伸部246-2进一步分开。
在接触部76和接触部82在X轴方向上相邻的情况下，由于在光刻法工序中光致抗蚀剂的厚度产生异常，所以有时层间绝缘膜38的开口图案无法按照设计形成。与此相对，在本例中，由于接触部82和接触部76在X轴方向上不相邻，所以与接触部82和接触部76相邻的情况相比，能够更准确地形成层间绝缘膜38的开口图案。另外，在需要接触部82和接触部76在X轴方向上相邻的情况下不需要设置两者的间隔(差值)方面也是有利的。
应予说明，温度感测二极管区94可以具有包含PN结二极管的多晶硅层。包含PN结二极管的多晶硅层可以是与多晶硅布线层240相同的层。在本例中，位于包含PN结二极管的多晶硅层的周围的发射极沟槽部70也不介由多晶硅层而将发射极导电部72与发射电极50电连接。因此，在位于包含PN结二极管的多晶硅层的周围的发射极沟槽部70中，也可以使接触部和开口比以往大。
在另一例中，接触部82和接触部76可以在X轴方向上局部重合。另外，接触部82和接触部76可以在X轴方向上在直线上并列。然而，由于随着半导体装置300的微细化而台面部80的X轴方向的宽度变小，所以如本例所示，接触部82与接触部76在X轴方向上不相邻在保证各开口部的加工精度的方面是有利的。应予说明，可以将本例的结构与第一实施方式～第三实施方式中的具有发射极桥接部52的发射电极50的结构组合。另外，可以应用第一实施方式和第三实施方式的栅电极40和栅极外周沟槽部43来代替本例的多晶硅布线层240。
图23是表示图22中的G-G截面的图。G-G截面是与X-Z面平行的截面。G-G截面在沿Y轴方向邻接的两个IGBT区90之间，穿过两个栅极沟槽部60和位于其中间的发射极沟槽部70的接触部76。接触部76可以设置在形成于层间绝缘膜38的作为贯通开口部的第二开口部276。在本例中，发射电极50和发射极沟槽部70在第二开口部276不介由多晶硅布线层，而介由插塞270电连接。在本例中，接触部76与设置于第二开口部276的插塞270相对应。
在本例中，接触部在X轴方向上的宽度与开口部在X轴方向上的宽度一致。因此，接触部76和第一开口部的形状可以在X-Y平面上相互对应。在本例中，第二开口部276在X轴方向上的宽度为W2。在本例中，宽度W2为层间绝缘膜38的上部在X轴方向上的宽度。然而，如果多个开口部中的预定的Z轴方向的位置被确定，则开口部在X轴方向上的宽度可以不必须是层间绝缘膜38的上部在X轴方向上的宽度。在第二开口部276和后述的第一开口部282中，可以将层间绝缘膜38的底部和上部之间的预先确定的Z轴方向的位置处的X轴方向的宽度分别作为宽度W2和宽度W1。第二开口部276在X轴方向上的宽度W2比后述的第一开口部282在X轴方向上的宽度W1大。
图24是表示图22中的H-H截面的图。H-H截面是与X-Z面平行的截面。H-H截面穿过IGBT区90中的两个栅极沟槽部60、位于两个栅极沟槽部60中间的发射极沟槽部70和台面部80上的接触部82。接触部82可以设置在形成于层间绝缘膜38的作为贯通开口部的第一开口部282。在本例中，台面部80和发射电极50在第一开口部282介由插塞270电连接。在本例中，接触部82与设置于第一开口部282的插塞270相对应。在本例中，接触部82和第二开口部的形状在X-Y平面上相互对应。在本例中，第一开口部282中的X轴方向的宽度为W1。
图25是表示图22中的I-I截面的图。I-I截面是与X-Z面平行的截面。I-I截面在沿Y轴方向邻接的两个IGBT区90之间，穿过栅极沟槽部60与延伸部246-2的接触部66。本例的接触部66是延伸部246-2与栅极导电部62接触的部分。在本例中，接触部66在X轴方向上的宽度为W4。宽度W4可以与宽度W1相同，也可以比宽度W1大。
应予说明，延伸部246-2和栅极导电部62均可以经过PECVD而形成。因此，延伸部246-2和栅极导电部62可以是连续的多晶硅层。在本例中，为了方便说明，将栅极沟槽部60中的上部称为接触部66。
图26是表示另一例中的半导体装置400的上表面的示意图。本例的半导体装置400中的发射电极50不具有发射极桥接部52。本例在上述方面与上述半导体装置100不同。
图27是第五实施方式中的区域C的放大图。区域C是包含有源区110的+Y方向端部和边缘终端区130的一部分的区域。边缘终端区130具有在Y轴方向上相互分开的多个保护环230。本例的栅极沟槽部60包含沿着X轴方向延伸的第一延伸区域261和沿着Y轴方向延伸的第二延伸区域262。
本例的第一延伸区域261与位于延伸部46-1的下方的栅极外周沟槽部43相对应。另外，本例的第二延伸区域262与第一实施方式中的栅极沟槽部60相对应。然而，在本例中，由于第一延伸区域261和第二延伸区域262是连续的，所以栅极沟槽部60包含第一延伸区域261和第二延伸区域262。应予说明，在第一延伸区域261与第二延伸区域262的交叉部分，栅极沟槽63的深度比非交叉部分的深度深。但是，交叉部分的底部设置于比P+型的阱区浅的位置。
第一延伸区域261可以在X轴方向上连接至少3个第二延伸区域262。第一延伸区域261可以在X轴方向上连接1个IGBT区90中的10个第二延伸区域262。本例的第一延伸区域261在X轴方向上连接1个IGBT区90中的所有的第二延伸区域262。但是，在IGBT区90中，发射极沟槽部70在比第一延伸区域261更靠近前的阱区20处终端。
在本例中，第一延伸区域261和第二延伸区域262介由接触部269与栅电极40的延伸部46-1连接。本例的接触部269呈具有接触延伸部267和接触突出部268的梳形。在本例中，接触延伸部267是与第一延伸区域261平行地延伸的部分。另外，本例的接触突出部268从接触延伸部267沿Y轴方向延伸，但在栅电极40的下方终端，不延伸到发射电极50的下方。
本例的发射极沟槽部70包含沿X轴方向延伸的第三延伸区域273和沿Y轴方向延伸的第四延伸区域274。第三延伸区域273可以在阱区20中沿X轴方向延伸。在本例中，第三延伸区域273的+Y方向的端部与IGBT区90中的发射极沟槽部70的+Y方向的端部在Y轴方向上的位置一致。应予说明，在本例中，FWD区92中的发射极沟槽部70包含第三延伸区域273和第四延伸区域274。
第三延伸区域273可以在X轴方向上连接至少3个第四延伸区域274。第三延伸区域273可以在X轴方向上连接1个FWD区92中的10个第四延伸区域274。本例的第三延伸区域273在X轴方向上连接1个FWD区92中的所有的第四延伸区域274。在本例中，第三延伸区域273介由接触部279与发射电极50连接。本例的接触部279与第三延伸区域273平行地延伸。
图28的(A)是本例中的第一延伸区域261与第二延伸区域262的交叉部分的放大图。图28的(B)是比较例中的栅极沟槽部60和发射极沟槽部70的Y轴方向的端部的放大图。
如图28的(A)所示，第一延伸区域261与第二延伸区域262的连接部分是具有曲率的角部264。栅极绝缘膜64的厚度在第一延伸区域261和第二延伸区域262中可以不恒定。在本例中，在Y轴方向上与发射极沟槽部70对置的第一延伸区域261且在X轴方向上位于两个角部264之间的栅极绝缘膜64-1的厚度比其他部分中的任一栅极绝缘膜64的厚度大。
另外，角部264中的栅极绝缘膜64-2的厚度次于栅极绝缘膜64-1的厚度，而具有第二厚的厚度。第二延伸区域262中的栅极绝缘膜64-3的厚度次于栅极绝缘膜64-2的厚度，而具有第三厚的厚度。对此，位于第一延伸区域261的+Y轴方向的端部的栅极绝缘膜64-4的厚度最小。
如图28的(B)的比较例所示，栅极沟槽部60具有反向的U字形状。在该比较例中，在Y轴方向上与发射极沟槽部70对置的U字形状的短边部且在X轴方向上位于两个曲率部265之间的栅极绝缘膜64-1的厚度最大。另外，曲率部265中的栅极绝缘膜64-2的厚度次于栅极绝缘膜64-1的厚度，而具有第二厚的厚度。在X轴方向上与发射极沟槽部70对置的U字形状的长边部中的栅极绝缘膜64-3的厚度次于栅极绝缘膜64-2的厚度，而具有第三厚的厚度。
U字形状的短边部的+Y轴方向的端部和位于与曲率部265相反侧的曲率部266的栅极绝缘膜64-5的厚度最小。栅极绝缘膜64-5因曲率部265和曲率部266的形状而导致容易特别薄。如果栅极绝缘膜64变薄，则在栅极导通时会产生栅极绝缘膜64受到破坏的问题。
与此相对，图28的(A)所示的本例不具有图28的(B)所示的比较例的曲率部266。由于该形状的不同而引起在图28的(A)中最薄的栅极绝缘膜64-4比图28的(B)中最薄的栅极绝缘膜64-5厚。因此，在图28的(A)的本例中，与图28的(B)的比较例相比，能够降低在栅极导通时栅极绝缘膜64受到破坏的可能性。例如，由于第一延伸区域261在X轴方向上连接至少3个第二延伸区域262，所以与不连接的情况相比，能够降低在栅极导通时栅极绝缘膜64受到破坏的可能性。
图29是表示图27中的J-J截面的图。J-J截面是与Y-Z面平行的截面。J-J截面穿过第一延伸区域261，但不穿过第二延伸区域262。在本例中，第一延伸区域261的栅极导电部62和栅电极40介由插塞270电连接。在本例中，接触延伸部267与插塞270相对应。
图30是表示图27中的K-K截面的图。K-K截面是与Y-Z面平行的截面。K-K截面穿过第一延伸区域261和第二延伸区域262。在本例中，栅极导电部62和栅电极40介由设置于第一延伸区域261和第二延伸区域262的插塞270电连接。在本例中，接触延伸部267和接触突出部268分别与设置于第一延伸区域261的插塞270的一部分和设置于第二延伸区域262的插塞270的另一部分相对应。应予说明，由于图30中的第一延伸区域261是第一延伸区域261与第二延伸区域262的交叉部分，所以第一延伸区域261的底部比第二延伸区域262的底部更深。
图31是表示图27中的L-L截面的图。L-L截面是与Y-Z面平行的截面。L-L截面穿过IGBT区90的接触部82、第一延伸区域261和边缘终端区130。本例的边缘终端区130具有多个保护环230、比较厚的二氧化硅层292、多晶硅层294、层间绝缘膜296和电极298。
保护环230可以设置为从半导体基板10的上表面12起到预先确定的深度。本例的保护环230可以设置到与P+型的阱区20相同深度的位置。本例的保护环230为P+型。应予说明，在本例中，P型为第二导电型的例子，N型为第一导电型的例子。其中，在另一例中，P型可以为第一导电型，N型可以为第二导电型。在本例中，N或P分别是指电子或空穴为多数载流子的情况。对于记载于N或P右侧的+或-而言，+是指与没有记载+相比，载流子浓度更高，-是指与没有记载-相比，载流子浓度更低。
二氧化硅层292可以设置在各保护环230上。二氧化硅层292可以包含与上表面12接触地设置的氧化膜36。二氧化硅层292可以是通过将由硅构成的半导体基板10热氧化而形成的。二氧化硅层292在Z轴方向上可以具有1μm以上的厚度。本例的二氧化硅层292在Z轴方向上具有1.1μm的厚度。
多晶硅层294可以与设置于二氧化硅层292的凹部293接触地设置。然而，多晶硅层294在L-L截面中不与保护环230连接。多晶硅层294可以在形成由多晶硅构成的栅极导电部62时形成。层间绝缘膜296可以设置在二氧化硅层292和多晶硅层294上。层间绝缘膜296可以是由BPSG(Boro-Phospho Silicate Glass：硼磷硅酸盐玻璃)、PSG(PhosphorusSilicate Glass：磷硅酸盐玻璃)和BSG(Borosilicate Glass：硼硅酸盐玻璃)中的任一个构成的膜，也可以是将这些中的任意的两个重叠而得到的膜。
电极298将层间绝缘膜296夹在中间，并设置于多晶硅层294的上方。电极298可以由与栅电极40和发射电极50相同的合金形成。电极298可以通过层间绝缘膜296的开口与多晶硅层294连接。
在本例中，将栅电极40的+Y方向端部作为有源区110与边缘终端区130的交界。在本例中，使接触部82与边缘终端区130中的比较厚的二氧化硅层292充分(例如，100μm以上)分开。由此，能够抑制因二氧化硅层292的阶梯差而引起的光致抗蚀剂的厚度异常对接触部82造成影响。
在本例中，在二氧化硅层292中最靠近IGBT区90的发射极区22的-Y方向的端部37与最靠近边缘终端区130的发射极区22的+Y方向的端部23之间的距离LY为100μm以上。应予说明，作为变形例，在第一延伸区域261上设置多晶硅布线层的情况下，在多晶硅布线层最靠近IGBT区90的-Y方向的端部与最靠近边缘终端区130的发射极区22的+Y方向的端部23之间的距离可以为50μm以上。
图32是第六实施方式中的区域D的放大图。本例的第一延伸区域261在有源区110中的边缘终端区130侧的端部与沿着Y轴方向延伸的栅极外周沟槽部43连接。在有源区110的角部中，沿X轴方向延伸的第一延伸区域261和沿Y轴方向延伸的栅极外周沟槽部43在俯视下可以通过具有曲率的栅极外周沟槽部43连接。另外，接触部269和接触部49也可以通过具有曲率的接触部分连接。
应予说明，在本说明书中，主要记载了RC-IGBT，但本申请的技术思想还可以适用于功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。此时，作为第二上表面电极的发射电极50可以作为源电极。此外，可以将集电电极30和P+型的集电区32分别作为漏电极和N+型区域。
图33是第六实施方式中的区域C的放大图。在第六实施方式中，栅极沟槽部60和发射极沟槽部70的形状与图27所示的第五实施方式不同。其他结构与第五实施方式相同。
在本例中，将栅极沟槽部60的第一延伸区域261与第二延伸区域262连接的部分作为连接部分288。同样地，将发射极沟槽部70的第三延伸区域273与第四延伸区域274连接的部分也称为连接部分288。在本例中，对栅极沟槽部60中的连接部分288进行说明，但发射极沟槽部70中的连接部分288也具有同样的结构。
本例的第一延伸区域261在连接部分288的俯视时具有凹陷部286。凹陷部286设置在Y轴方向上与第二延伸区域262相对的位置。凹陷部286是指第一延伸区域261的Y轴方向上的端部中的与第二延伸区域262相反侧的端部朝向第二延伸区域262的方向凹陷的部分。本例的凹陷部286具有越接近第二延伸区域262，X轴方向的宽度越缓慢减少的锥形状。在第五实施方式中，第一延伸区域261与第二延伸区域262在俯视时垂直相交，但在第六实施方式中，第一延伸区域261与第二延伸区域262在俯视时以比垂直小的角度相交。
通过设置凹陷部286，从而能够使连接部分288中的栅极沟槽部60的面积减少。在第一延伸区域261和第二延伸区域262交叉的连接部分288中，因为图28的(A)所示的角部264等，所以沟槽面积容易增加。如果沟槽面积增加，则连接部分288的沟槽深度与其他部分相比有时变得更深。另外，埋入到沟槽内的栅极导电部62的深度位置有时也变化。在本例中，通过设置凹陷部286，从而能够抑制连接部分288中的沟槽面积的增大。
图34是连接部分288的放大图。本例的第一延伸区域261具有直线部分283和曲线部分284。直线部分283具有沿着X轴方向的直线形状。曲线部分284可以具有与角部264大致平行的曲线形状。曲线部分284的曲率可以与角部264的曲率相同。曲线部分284的曲率可以为角部264的曲率的一半以上且2倍以下。曲线部分284将直线部分283与第二延伸区域262连接。
在本例中，将曲线部分284与第二延伸区域262相交的角度记为θ。角度θ小于90度。角度θ可以小于70度，还可以小于50度。角度θ可以是对通过曲线部分284的宽度方向的中心的曲线进行了近似的直线287与对第二延伸区域262的延伸方向进行了近似的直线289所成的角度。本例的直线289是与Y轴平行的直线。
凹陷部286在Y轴方向上的长度L1可以比第一延伸区域261的直线部分283在Y轴方向上的宽度L2小。长度L1也可以与宽度L2相同，还可以比宽度L2大。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。对上述实施方式进行各种变更或改良对于本领域技术人员而言也是明确的。根据权利要求书的记载可知对其进行了各种变更或改良的方式也包括在本发明的技术方案内。
应当注意的是，只要权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序并未特别明确“在……之前”，“……以前”等，另外，未在后续处理中使用之前处理的结果，否则都可以按任意顺序实现。方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (28)

1.一种半导体装置，其特征在于，具备：
半导体基板；
设置于所述半导体基板的上表面的上方且具有金属材料的第一上表面电极和第二上表面电极；以及
与所述第一上表面电极电连接且包含半导体材料的第一连接部，
所述第二上表面电极包括：
在俯视所述半导体基板时以所述第一连接部为交界而分离地配置的第一区域和第二区域；以及
在所述第一连接部的上方将所述第一区域和所述第二区域连接的第二连接部，
所述第一连接部具有栅极桥接沟槽部，所述栅极桥接沟槽部设置为从所述半导体基板的所述上表面起到预先确定的深度，且位于所述第二连接部的下方，与所述第一上表面电极电连接，
所述半导体装置还具备与所述第一上表面电极电连接的第一沟槽部和与所述第二上表面电极电连接的第二沟槽部，所述第一沟槽部和所述第二沟槽部分别设置为从所述半导体基板的所述上表面起到预先确定的深度位置，
所述栅极桥接沟槽部在第二方向上的宽度比所述第二沟槽部在第一方向上的宽度和所述第一沟槽部在第一方向上的宽度中的任一者都大，所述第二方向是在俯视所述半导体基板时与作为所述第一连接部的延伸方向的第一方向正交的方向。
2.根据权利要求1所述的半导体装置，其特征在于，所述第一上表面电极包含金属布线层，所述金属布线层在俯视所述半导体基板时至少在所述第二连接部的位置分离，
所述金属布线层与所述栅极桥接沟槽部电连接。
3.根据权利要求1所述的半导体装置，其特征在于，所述第一连接部包括在第二方向上彼此分离地设置的多个所述栅极桥接沟槽部，所述第二方向是在俯视所述半导体基板时与作为所述第一连接部的延伸方向的第一方向正交的方向。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一连接部包括被设置为在俯视所述半导体基板时呈环状的所述栅极桥接沟槽部。
5.一种半导体装置，其特征在于，具备：
半导体基板；
设置于所述半导体基板的上表面的上方且具有金属材料的第一上表面电极和第二上表面电极；以及
与所述第一上表面电极电连接且包含半导体材料的第一连接部，
所述第二上表面电极包括：
在俯视所述半导体基板时以所述第一连接部为交界而分离地配置的第一区域和第二区域；以及
在所述第一连接部的上方将所述第一区域和所述第二区域连接的第二连接部，
所述半导体装置具有包含晶体管区和续流二极管区的有源区，
在所述有源区中，所述第一上表面电极与所述晶体管区中的第一沟槽部电连接，
所述半导体装置还具备第三上表面电极，所述第三上表面电极在所述有源区中与所述第一上表面电极和所述第二上表面电极分离地设置，且与所述晶体管区中的第二沟槽部电连接。
6.根据权利要求5所述的半导体装置，其特征在于，所述第一连接部具有栅极桥接沟槽部，所述栅极桥接沟槽部设置为从所述半导体基板的所述上表面起到预先确定的深度，且位于所述第二连接部的下方，与所述第一上表面电极电连接。
7.根据权利要求5所述的半导体装置，其特征在于，所述第一连接部是设置于所述半导体基板的所述上表面的上方的多晶硅布线层，
所述多晶硅布线层还设置于所述第二连接部的下方。
8.根据权利要求5所述的半导体装置，其特征在于，所述半导体基板具有虚设桥接沟槽部，所述虚设桥接沟槽部设置为从所述半导体基板的所述上表面起到预先确定的深度，且位于所述第二连接部的下方，与所述第三上表面电极电连接。
9.根据权利要求5所述的半导体装置，其特征在于，所述第一连接部具有栅极桥接沟槽部，所述栅极桥接沟槽部设置为从所述半导体基板的所述上表面起到预先确定的深度，且位于所述第三上表面电极的下方，与所述第一上表面电极电连接。
10.一种半导体装置，其特征在于，具备：
半导体基板；
设置于所述半导体基板的上表面的上方且具有金属材料的第一上表面电极和第二上表面电极；以及
与所述第一上表面电极电连接且包含半导体材料的第一连接部，
所述第二上表面电极包括：
在俯视所述半导体基板时以所述第一连接部为交界而分离地配置的第一区域和第二区域；以及
在所述第一连接部的上方将所述第一区域和所述第二区域连接的第二连接部，
所述半导体装置具有包括晶体管区和续流二极管区的有源区，
所述第二连接部在沿第二方向彼此分离的至少两个所述续流二极管区之间，将所述第一区域和所述第二区域连接，所述第二方向是在俯视所述半导体基板时与作为所述第一连接部的延伸方向的第一方向正交的方向。
11.根据权利要求10所述的半导体装置，其特征在于，所述第一连接部具有栅极桥接沟槽部，所述栅极桥接沟槽部设置为从所述半导体基板的所述上表面起到预先确定的深度，且位于所述第二连接部的下方，与所述第一上表面电极电连接。
12.根据权利要求10所述的半导体装置，其特征在于，所述第一连接部是设置于所述半导体基板的所述上表面的上方的多晶硅布线层，
所述多晶硅布线层还设置于所述第二连接部的下方。
13.根据权利要求10所述的半导体装置，其特征在于，所述第一上表面电极为栅电极，
所述第二上表面电极为发射电极。
14.根据权利要求10所述的半导体装置，其特征在于，所述第二连接部在所述第一方向上的宽度比一个所述续流二极管区在所述第一方向上的宽度小。
15.根据权利要求10所述的半导体装置，其特征在于，在所述第二方向上彼此分离的多个所述续流二极管区中的至少两个所述续流二极管区之间，不设置将所述第一区域和所述第二区域连接的所述第二连接部。
16.根据权利要求10所述的半导体装置，其特征在于，所述半导体基板具有上表面控制区，所述上表面控制区在沿所述第二方向彼此分离的所述续流二极管区之间设置于距离所述上表面预先确定的深度范围，且调整空穴的寿命，
未设置所述第二连接部的区域中的所述上表面控制区在所述第一方向上的宽度比设置有所述第二连接部的区域中的所述上表面控制区在所述第一方向上的宽度大。
17.根据权利要求10所述的半导体装置，其特征在于，所述第二连接部至少设置在俯视所述半导体基板时配置于所述半导体基板的中央部附近的两个所述续流二极管区之间。
18.根据权利要求17所述的半导体装置，其特征在于，设置在俯视所述半导体基板时配置于所述半导体基板的中央部附近的两个所述续流二极管区之间的所述第二连接部在所述第一方向上的宽度比设置在俯视所述半导体基板时与所述半导体基板的中央部分离地配置的两个所述续流二极管区之间的所述第二连接部在所述第一方向上的宽度大。
19.根据权利要求10所述的半导体装置，其特征在于，所述半导体装置具有：
第一沟槽部，其设置为从所述半导体基板的所述上表面起到预先确定的深度位置，并且在俯视所述半导体基板的情况下在与作为所述第一连接部延伸的方向的第一方向正交的第二方向上延伸；
第二沟槽部，其设置于所述预先确定的深度位置，且在所述第二方向上延伸，与所述第二上表面电极电连接；以及
台面部，其位于在所述第一方向上彼此邻接的所述第一沟槽部与所述第二沟槽部之间，
用于将所述第二上表面电极与所述第二沟槽部电连接的第二开口部在所述第一方向上的宽度比用于将所述台面部与所述第二上表面电极电连接的第一开口部在所述第一方向上的宽度大。
20.根据权利要求19所述的半导体装置，其特征在于，供所述第二上表面电极与所述第二沟槽部电连接的第二接触部在所述第一方向上的宽度比供所述台面部与所述第二上表面电极电连接的第一接触部在所述第一方向上的宽度大。
21.根据权利要求19所述的半导体装置，其特征在于，所述第二上表面电极和所述第二沟槽部在所述第二开口部不介由多晶硅布线层而电连接。
22.根据权利要求19所述的半导体装置，其特征在于，所述第二开口部和所述第一开口部在所述第二方向上设置在不同位置。
23.根据权利要求19所述的半导体装置，其特征在于，所述半导体装置具备：
有源区，其包含晶体管区和续流二极管区；以及
边缘终端区，其设置于所述有源区的周围，
所述晶体管区具有设置于所述半导体基板的第一导电型的发射极区，
所述边缘终端区具有：
第二导电型的保护环，其设置为从所述半导体基板的所述上表面起到预先确定的深度；以及
二氧化硅层，其设置于所述保护环上且具有1μm以上的厚度，
所述二氧化硅层的最靠近所述发射极区的端部与所述发射极区的最靠近所述边缘终端区的端部之间的距离为100μm以上。
24.权利要求19所述的半导体装置，其特征在于，所述第一沟槽部包含：
第一延伸区域，其沿所述第一方向延伸；以及
第二延伸区域，其沿所述第二方向延伸，
所述第一延伸区域在所述第一方向上连接至少三个所述第二延伸区域。
25.根据权利要求24所述的半导体装置，其特征在于，所述半导体装置具备：
有源区，其包含晶体管区和续流二极管区；以及
边缘终端区，其设置于所述有源区的周围，
所述第一沟槽部的所述第一延伸区域在所述有源区中的所述边缘终端区侧的端部与沿所述第二方向延伸的栅极外周沟槽部连接。
26.根据权利要求19所述的半导体装置，其特征在于，所述半导体装置具有包含晶体管区和续流二极管区的有源区，
所述续流二极管区具有第二沟槽部，所述第二沟槽部设置在所述预先确定的深度位置，且与所述第二上表面电极电连接，
所述第二沟槽部包含：
第三延伸区域，其沿所述第一方向延伸；以及
第四延伸区域，其沿所述第二方向延伸，
所述第三延伸区域在所述第一方向上连接至少三个所述第四延伸区域。
27.根据权利要求26所述的半导体装置，其特征在于，所述第三延伸区域在所述第一方向上连接一个所述续流二极管区中的多个所述第二沟槽部中的所有的所述第四延伸区域。
28.根据权利要求24所述的半导体装置，其特征在于，所述第一延伸区域的所述第二方向上的端部中的位于与所述第二延伸区域相反侧的端部具有向所述第二延伸区域的方向凹陷的凹陷部。
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