CN102820336B - 半导体装置及其制造方法、电子装置和交通工具 - Google Patents

半导体装置及其制造方法、电子装置和交通工具 Download PDF

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Abstract

本发明涉及半导体装置及其制造方法、电子装置和交通工具。本发明使得可以在垂直型双极晶体管中抑制SOA（安全工作区）变窄。p型基极层150在厚度方向上的杂质分布中包括第一峰、第二峰和第三峰。第一峰位于半导体衬底100的最顶表面侧。第二峰比第一峰更靠近半导体衬底100的底面侧并且高于第一峰。第三峰位于第一峰与第二峰之间。

Description

半导体装置及其制造方法、电子装置和交通工具
相关申请的交叉引用
以引用的方式将在2011年6月6日提交的日本专利申请No.2011-126537的公开内容包括说明书、附图和摘要全部并入在此。
技术领域
本发明涉及具有垂直型晶体管的半导体装置、该半导体装置的制造方法、电子装置和交通工具。
背景技术
作为半导体装置中的一种，存在具有垂直型晶体管的半导体装置。例如，垂直型晶体管被用作控制大电流的元件。某些垂直型晶体管具有沟槽栅极（trench-gate）结构。例如，如专利文献1和2中所示出的，具有沟槽栅极结构的这种晶体管具有这样的配置，其中，充当沟道层的p型层形成在充当漏极的n型层上，而且充当源极的n型层形成在p型层的表面层中。沟槽结构的栅电极从p型层向n型层延伸。因此，栅电极的底端进入n型层。在专利文献1和2中，充当沟道层的p型层在深度方向上的浓度分布具有两个峰。
[在先技术文献]
[专利文献]
[专利文献1]
日本未审专利公开No.2007-294759
[专利文献2]
日本未审专利公开No.2007-173878
发明内容
表示垂直型晶体管的性能的指标之一是在示出Vd-Id特性的曲线图中的SOA（安全工作区）的宽度（参照图18）。也就是说，需要抑制SOA在垂直型晶体管中变窄。
本发明使得能够提供这样的半导体装置，该半导体装置具有：半导体衬底；在半导体衬底中形成的并且位于半导体衬底的底面侧的n型漏极层；在半导体衬底中形成的并且位于n型漏极层上的p型基极层；在p型基极层中形成的凹部，使得所述凹部的底端位置可以低于p型基极层；在凹部的内壁上形成的栅极绝缘膜；嵌入到凹部中的栅电极；以及在p型基极层中形成为比p型基极层浅并且在平面图中邻近凹部设置的n型源极层，其中，在厚度方向上的杂质分布中，p型基极层具有第一峰、第二峰和第三峰，第二峰比第一峰更靠近半导体衬底的底面侧并且比第一峰高，第三峰位于第一峰与第二峰之间。
作为本发明人锐意研究的结果，发现使SOA变窄的因素之一是寄生双极晶体管的工作，该寄生双极晶体管包括n型漏极层、p型基极层和n型源极层。尤其是，当垂直型晶体管工作时，电流从n型漏极层经过p型基极层流到n型源极层。当在p型基极层中存在陡峭的浓度梯度时，该电流导致在陡峭的浓度梯度的地方（site）产生大的电位梯度。该电位梯度充当寄生双极晶体管的基极电压并使双极晶体管工作。
相反地，在本发明中，p型基极层在深度方向上的杂质分布具有在第一峰与第二峰之间的第三峰。这使得可以抑制在p型基极层中产生陡峭的浓度梯度。因此，可以抑制包括n型漏极层、p型基极层和n型源极层的寄生双极晶体管工作。结果，可以抑制在垂直型双极晶体管中的SOA变窄。
本发明提供一种制造半导体装置的方法，该方法包括下述步骤：在n型半导体衬底的表面上形成凹部；在凹部的内壁和底面上形成栅极绝缘膜；将栅电极嵌入到凹部中；在半导体衬底的表面层中形成p型基极层，使得该p型基极层比凹部浅；以及在p型基极层中形成n型源极层，使得该n型源极层比p型基极层浅，其中，通过在形成p型基极层的步骤中以彼此不同的离子注入能量三次或更多次地注入杂质离子，p型基极层在厚度方向上的杂质分布具有第一峰、第二峰、和第三峰，第二峰比第一峰更靠近半导体衬底的底面侧并且比第一峰高，第三峰位于第一峰与第二峰之间。
本发明提供一种电子装置，该电子装置具有通过从电源供应的电力驱动的负载和半导体装置，该半导体装置用于控制从电源到负载的电力供应，其中，该半导体装置具有：半导体衬底；在半导体衬底中形成的并且位于半导体衬底的底面侧的n型漏极层；在半导体衬底中形成的并且位于n型漏极层上的p型基极层；在p型基极层中形成为使得其底端位置可以低于p型基极层的凹部；在凹部的内壁上形成的栅极绝缘膜；嵌入到凹部中的栅电极；以及在p型基极层中形成的n型源极层，使得其比p型基极层浅并且在平面图中位置邻近凹部；并且，p型基极层在厚度方向上的杂质分布中具有第一峰、第二峰、和第三峰，第二峰比第一峰更靠近半导体衬底的底面侧并且比第一峰高，第三峰位于第一峰与第二峰之间。
本发明提供一种交通工具，该交通工具具有电池、通过从电池供应的电力驱动的灯、和用来控制从电池到灯的电力供应的半导体装置，其中，该半导体装置具有：半导体衬底；在半导体衬底中形成的并且位于半导体衬底的底面侧的n型漏极层；在半导体衬底中形成的并且位于n型漏极层上的p型基极层；在p型基极层中形成为使得其底端位置可以低于p型基极层的凹部；在凹部的内壁上形成的栅极绝缘膜；嵌入到凹部中的栅电极；以及，在p型基极层中形成n型源极层，使得其比p型基极层浅并且在平面图中位置邻近凹部；并且，p型基极层在厚度方向上的杂质分布中具有第一峰、第二峰、和第三峰，第二峰比第一峰更靠近半导体衬底的底面侧并且比第一峰高，第三峰位于第一峰与第二峰之间。
本发明使得可以抑制垂直型双极晶体管的SOA变窄。
附图说明
图1是示出根据第一实施例的半导体装置的配置的截面图。
图2是示出在图1中的线A上获得的在深度方向上的杂质的浓度分布的曲线图。
图3是示出在图1中示出的半导体装置的制造方法的截面图。
图4是示出在图1中示出的半导体装置的制造方法的截面图。
图5是示出在图1中示出的半导体装置的制造方法的截面图。
图6是示出比较例以及在图1中示出的垂直型MOS晶体管的倾卸浪涌能力（dumpsurgecapacity）的表。
图7是示出根据第二实施例的半导体装置的配置的透视截面图。
图8是解释在图7中示出的半导体装置中的布线（wire）的耦接结构的示图。
图9是示出比较例以及根据第三实施例的半导体装置的杂质分布的曲线图。
图10是示出根据第四实施例的电子装置的电路配置的示图。
图11A和图11B是示出每一个均包含在图10中示出的电子装置的交通工具的示图。
图12是在图10中示出的半导体装置的平面图。
图13是在图10中示出的半导体装置的配置的截面图。
图14是示出根据第五实施例的半导体装置的配置的截面图。
图15是示出根据第六实施例的半导体装置的配置的截面图。
图16是示出在图7中示出的半导体装置的布线结构的第一例子的截面图。
图17是示出在图7中示出的半导体装置的布线结构的第二例子的截面图。
图18是解释SOA（安全工作区）的曲线图。
具体实施方式
在下文中参照附图对根据本发明的实施例进行说明。这里，在所有的附图中，相同的部件由相同的附图标记表示，并且适当地省略对其说明。
（第一实施例）
图1是示出根据第一实施例的半导体装置10的配置的截面图。半导体装置10具有垂直型MOS晶体管20。垂直型MOS晶体管20是通过使用半导体衬底100形成的，并具有n型漏极层130、p型基极层150、栅极绝缘膜110、栅电极120和n型源极层140。n型漏极层130形成在半导体衬底100中，并且位于半导体衬底100的底面侧。p型基极层150形成在半导体衬底100中，并且位于n型漏极层130上。此外，在半导体衬底100中形成凹部108。凹部108形成在p型基极层150中，并且其底端位置比p型基极层150低。栅极绝缘膜110形成在凹部108的内壁和底面上。栅电极120被嵌入到凹部108中。n型源极层140在p型基极层150中形成为比p型基极层150浅。在平面图中，n型源极层140位置邻近凹部108。
p型基极层150在厚度方向上的杂质分布中具有第一峰、第二峰和第三峰。第一峰位于半导体衬底100的最顶表面侧。第二峰比第一峰更靠近半导体衬底100的底面侧并且高于第一峰。第三峰位于第一峰与第二峰之间。详细描述在下文中给出。
半导体衬底100是通过在半导体衬底102上形成外延层104而形成的。半导体衬底102例如是n+型硅衬底，并且外延层104例如是n-型硅层。半导体衬底102作为n型漏极层130。漏极电极202形成在半导体衬底102的底面上。p型基极层150是通过将p型杂质注入到外延层104中形成的。然后，在外延层104中的没有形成p型基极层150的层位于n型漏极层130与p型基极层150之间，作为n-型层132。
p型基极层150形成在外延层104的表面层中。p型基极层150从外延层104的顶面侧依次地具有第一区域156、第三区域154和第二区域152。当观察厚度方向上的杂质浓度分布时，第一区域156具有第一峰，第三区域154具有第三峰，第二区域152具有第二峰。
从p型基极层150的底端到n型源极层140的底端的距离L为1.4μm或更长。在垂直型晶体管中，从漏极流到源极的电流Ids由下式表示：
Ids=μCgxW(Vds-Vth)2/(2×l)…(1)。
这里，μ：迁移率，Cg：栅极电容，W:沟道宽度，l:沟道长度，Vds:漏极与源极之间的电压，Vth:阈值电压。
从表达式（1）明显可知，通过增大沟道长度l，Ids对Vds的依赖性降低。这意味着，图18中示出的SOA的右上部中的倾斜部分的斜率变缓。因此，通过增长沟道长度l，即，通过增长从p型基极层150的底端到n型源极层140的底端的距离L，来扩宽SOA。
同时，距离L的增加导致源极与漏极之间的电阻的增加，并因此与垂直型MOS晶体管的普通设计概念发生偏离。但是，当具有垂直型MOS晶体管20的半导体装置被用于认为宽的SOA很重要的应用（例如，车内应用）时，将距离L增加到一定长度（例如，1.4μm或更长）是有效的。但是，即使在这种情况下，为了控制源极与漏极之间的电阻，距离L优选不长于2.5μm。
在外延层104的表面上形成元件隔离膜106。元件隔离膜106通过例如LOCOS方法来形成。在平面图中，凹部108和n型源极层140形成在元件隔离膜106的内侧。凹部108被形成为沟槽形，并且n型源极层140位于该沟槽的两侧。这里，凹部108的底端位于n-层132中，但没有到达n型漏极层130。
图2示出在图1中的线A上获得的在深度方向上的杂质浓度分布。如上所述，通过将p型杂质（例如，硼）注入到n-型外延层104中形成p型基极层150。然后，通过将n型杂质（例如，磷）注入到p型基极层150中来形成n型源极层140。
n型源极层140的杂质浓度高于p型基极层150的杂质浓度。于是，在p型基极层150中，第一峰p1在第一区域156中形成，第三峰p3在第三区域154中形成，第二峰p2在第二区域152中形成。
导致SOA变窄的因素之一是寄生双极晶体管工作，该寄生双极晶体管包括n型漏极层130、p型基极层150和n型源极层140。当垂直型MOS晶体管20工作时，电流Ids从n型漏极层130经过p型基极层150流到n型源极层140。当在p型基极层150中存在陡峭的浓度梯度时，电流Ids使得在陡峭的浓度梯度的部分处产生大的电位梯度。该电位梯度作为寄生双极晶体管的基极电压，并且该寄生双极晶体管工作。
另一方面，在本实施例中，p型基极层150在深度方向上的浓度分布具有在第一峰p1与第二峰p2之间的第三峰p3。因此，与不提供第三峰p3的情况相比，包括n型漏极层130、p型基极层150和n型源极层140的寄生双极晶体管几乎不工作。此外，通过提供第三峰p3，减少了在p型基极层150中的高电阻部分。结果，垂直型MOS晶体管的导通电阻（onresistance）降低。
此外，在本实施例中，第二峰p2的高度不大于第一峰p1的高度的三倍。如果第二峰p2的高度比这更高，那么不希望地，上述的寄生双极晶体管容易工作。
此外，在本实施例中，从p型基极层150的底端到第二峰p2的距离不大于p型基极层150的厚度的三分之一。也就是说，第二峰p2靠近p型基极层150的底端。通过这样做，可以在对n型漏极层130加以高电压时抑制耗尽层从n型漏极层130向p型基极层150的内部延伸。因此，可以抑止垂直型MOS晶体管20在对n型漏极层130被加以异常高的电压时损坏。
此外，在本实施例中，第一峰p1最低，第二峰p2最高。确定垂直型MOS晶体管20的阈值电压的因素之一是p型基极层150的杂质浓度的峰高度。如果峰高度改变，那么垂直型MOS晶体管20的阈值电压也不希望地改变。因为第一峰p1最靠近n型源极层140，所以，第一峰p1的高度也由于在形成n型源极层140时的离子注入的改变而不希望地改变。因此，如果第一峰p1最高，那么垂直型MOS晶体管20的阈值电压也不希望地改变。另一方面，如果与本实施例那样，位于最低层中的第二峰p2最高，那么可以抑制垂直型MOS晶体管20的阈值电压因在形成n型源极层140时的离子注入的改变而改变。
此外，第三峰p3的高度在第一峰p1的高度与第二峰p2的高度之间。通过这样做，与第三峰p3比第一峰p1低的情况相比，第三峰p3与第一峰p1之间的杂质浓度的梯度变得更平缓。在这种情形下，包括n型漏极层130、p型基极层150和n型源极层140的寄生双极晶体管更加几乎不工作。
图3到图5是示出在图1中示出的半导体装置的制造方法的截面图。首先，如图3所示，制备n+型半导体衬底102。接着，在半导体衬底102上形成n-型外延层104。接着，在外延层104的表面层中形成元件隔离膜106。接着，在半导体衬底100中形成凹部108。
接着，如图4所示，对半导体衬底100进行热氧化。通过这样做，在凹部108的内壁和底面上形成栅极绝缘膜110。这里，也在半导体衬底100的表面上的未覆盖有元件隔离膜106的区域中形成热氧化膜。接着，通过例如CVD方法，在凹部108中和在半导体衬底100上形成多晶硅膜。接着，通过例如回蚀（etchback）来去除位于半导体衬底100上的多晶硅膜。以这样的方式，栅电极120嵌入到凹部108中。
接着，如图5所示，p型杂质被离子注入到半导体衬底100的外延层104中。通过这样做，p型基极层150被形成为比凹部108浅。尤其是，以彼此不同的能量进行三次离子注入。通过这样做，p型基极层150被形成为通过堆叠第二区域152、第三区域154和第一区域156而形成的结构。这里，优选的是，第二区域152、第三区域154和第一区域156被依次地形成。这里，激活离子以便形成p型基极层150的热处理在例如800°C与900°C之间的温度进行。
接着，将n型杂质离子注入到p型基极层150中。通过这样做，形成n型源极层140。此外，形成漏极电极202。以这样的方式，形成图1中示出的半导体装置。
图6是示出比较例以及在图1中示出的垂直型MOS晶体管20（“例子”）的倾卸浪涌能力（即，对异常高的电压的耐受性）的表。就表中示出的试样而言，在该“例子”的情况下，用于在p型基极层150中形成第一峰p1的离子注入能量是200keV。用于在p型基极层150中形成第二峰p2的离子注入能量是600keV。用于在p型基极层150中形成第三峰p3的离子注入能量是400keV。于是，第一峰p1、第二峰p2和第三峰p3的幅度关系被调整为如图2所示。
同时，作为比较例，制备不具有第三峰p3的试样（比较例1）和不具有第一峰p1的另一个试样（比较例2）。
在根据该“例子”的试样的所有的多个样本中，即使在将60V的电压施加到漏极电极202时，垂直型MOS晶体管20也不会被损坏。这里，由于测试设备的原因，不能将60V以上的电压施加到漏极电极202。
相反地，在根据比较例1的试样的所有样本中，当将60V以下的一定电平的电压施加到漏极电极202时，垂直型MOS晶体管20被损坏。具体地说，损坏的平均电压是57V。
在根据比较例2的试样的所有样本中，当将50V或更小的一定电平的电压施加到漏极电极202时，垂直型MOS晶体管20也被损坏。具体地说，损坏的平均电压是46V。
从这些结果明显可知，在图1中示出的垂直型MOS晶体管20中，由于SOA扩宽，因此对异常电压的耐受性提高。
当例子1中的垂直型MOS晶体管20的hfe（电流放大率）被设置为1时，在比较例1中hfe是1.09，在比较例2中hfe为1.22。可以这样说，当例如要求垂直型MOS晶体管20具有50V或更大的对异常电压的耐受性时，垂直型MOS晶体管20的优选的hfe是例子1中的hfe的1.1倍或更小。
如上所述，在本实施例中，可以扩宽具有垂直型MOS晶体管20的半导体装置中的垂直型MOS晶体管20的SOA。
（第二实施例）
图7是示出根据第二实施例的半导体装置的配置的透视截面图。图8是解释在图7中示出的半导体装置中的布线的耦接结构的示图。除了具有p型层151以外，该半导体装置具有与根据第一实施例的半导体装置类似的配置。
为了将基准电压给到p型基极层150而提供了p型层151，并且其底端被耦接到p型基极层150。尤其是，p型层151形成在p型基极层150的表面层的其中没有形成n型源极层140的区域中。p型层151的杂质浓度高于p型基极层150的杂质浓度。如图8所示，p型层151通过接触件302耦接到第一源极布线312。也就是说，第一源极布线312通过接触件302和p型层151向p型基极层150施加基准电压。这里，第一源极布线312还通过接触件301耦接到n型源极层140。接触件301是钨插塞（plug），第一源极布线312是铝布线。但是，第一源极布线312也可以是具有镶嵌结构的铜布线。
如图7所示，栅电极120被嵌入在槽状凹部108中。然后，沿着栅电极120的延伸方向交替地形成n型源极层140和p型层151。
图16是示出在半导体装置10中的布线层的配置的第一例子的示图。在半导体衬底100上形成层间绝缘膜300。例如，层间绝缘膜300是诸如BPSG的含有SiO2为主要成分的绝缘膜。在层间绝缘膜300上形成第一源极布线312和布线314。例如，第一源极布线312和布线314是金属布线和铝布线。
在层间绝缘膜300中，嵌入接触件301、接触件302和接触件303。在垂直型MOS晶体管中，接触件301将n型源极层140耦接到第一源极布线312。接触件302将p型层151耦接到第一源极布线312。接触件303将栅电极120耦接到布线314。也就是说，信号通过布线314输入到栅电极120中。在与形成第一源极布线312不同的步骤形成接触件301、302和303。在层间绝缘膜300、第一源极布线312和布线314上形成层间绝缘膜310。例如，层间绝缘膜310是诸如BPSG的含有SiO2为主要成分的绝缘膜。在层间绝缘膜310上形成第二源极布线322。第二源极布线322的膜厚度比第一源极布线312和布线314的膜厚度厚。
在平面图上，第二源极布线322与垂直型MOS晶体管20重叠。此外，通孔318被嵌入在层间绝缘膜310中。第二源极布线322通过通孔318耦接到第一源极布线312。通孔318包含例如W。
图17是示出在半导体装置10中的布线层的配置的第二例子的示图。除了下述各点以外，该图中示出的例子具有与图16中示出的例子相同的配置。
首先，多晶硅布线122被耦接到栅电极120。在与栅电极120相同的步骤中在半导体衬底100上形成多晶硅布线122。在平面图上，多晶硅布线122延伸到垂直型MOS晶体管20的外部。然后，多晶硅布线122在垂直型MOS晶体管20的外部处通过接触件303耦接到布线314。
在本实施例中，可以获得与第一实施例类似的效果。
（第三实施例）
根据第三实施例的半导体装置的配置和制造方法近乎与根据第一实施例的半导体装置的配置和制造方法相同。但是，在形成p型基极层150之前，将诸如磷离子的n型杂质离子注入到表面层的作为n-型层132的区域中。在这种情形下的离子注入能量比在形成p型基极层150时所需的离子注入能量大。通过这样做，n-型层132的厚度向着半导体衬底100的表面侧增加。当n-型层132的厚度增加时，即使耗尽层从n型漏极层130向p型基极层150延伸，耗尽层进入p型基极层150的可能性也降低。通过这样做，即使对漏极电极202施加高电压，垂直型MOS晶体管20被损坏的可能性也被进一步降低。
图9示出当用于在p型基极层150中形成第一峰p1、第二峰p2和第三峰p3的离子注入能量被分别设置为200keV、600keV和400keV并且上述n型杂质离子以800keV注入时的杂质浓度分布的仿真结果。这里，作为比较例，示出当没有注入800keV的n型杂质离子时的杂质浓度分布的仿真结果。从这些仿真结果也明显可知，当n型杂质离子以比形成p型基极层150的能量大的能量注入时，n-型层132的厚度增加。
（第四实施例）
图10是示出根据第四实施例的电子装置的电路配置的示图。该电子装置例如用于交通工具例如车辆中，并且具有电子装置2、电源4和负载6。电源4例如是安装在交通工具上的电池。负载6例如是安装在交通工具上的电子部件（诸如，头灯）。于是，电子装置2控制从电源4供应给负载6的电力。
通过在电路板（例如，印刷电路板）上安装半导体装置10和12来配置电子装置2。半导体装置10是IPD（智能电力装置），并且是通过在相同的半导体衬底上形成垂直型MOS晶体管20和控制电路（逻辑电路）30配置而成。半导体装置12是微计算机，并通过电路板的布线耦接到半导体装置10。半导体装置12控制半导体装置10。尤其是，半导体装置12将控制信号输入到控制电路30。然后，控制电路30根据由半导体装置12输入的控制信号将信号输入到垂直型MOS晶体管20的栅电极。也就是说，控制电路30控制垂直型MOS晶体管20。通过控制垂直型MOS晶体管20，来自电源4的电力被适当地供应给负载6。
图11A和图11B是示出交通工具的配置的示图，每一交通工具均具有在图10中示出的电子装置2。例如，交通工具可以是如图11A所示的汽车或者如图11B所示的摩托车。任意一种前述交通工具都具有作为电源4的电池、电子装置2和作为负载的头灯400。有时会发生头灯400在使用时熄灭的情况。在头灯400熄灭的瞬时，高电压很可能施加到垂直型MOS晶体管20。在根据本实施例的垂直型MOS晶体管20中，如上所述，寄生双极晶体管几乎不工作。因此，即使在头灯400熄灭的瞬时高电压被施加到垂直型MOS晶体管20时，垂直型MOS晶体管20也几乎不被损坏。
图12是在图10中示出的半导体装置10的平面图。如图所示，半导体装置10具有其中形成垂直型MOS晶体管20的区域和其中形成控制电路30的区域。于是，在半导体装置10的表面上形成耦接到控制电路30的多个电极盘40。这里，至少一个所述电极盘40可以通过其中形成垂直型MOS晶体管20的区域而在其中形成控制电路30的区域的另一侧形成。
图13是在图10中示出的半导体装置10的配置的截面图。如上文所述，半导体装置10是通过在半导体衬底100上形成垂直型MOS晶体管20和控制电路30配置而成的。
控制电路30具有平面型MOS晶体管31。当MOS晶体管31是n型时，其在形成于外延层104中的p型沟道区域32中形成，并具有栅极绝缘膜34、栅电极36、以及充当源极和漏极的杂质区域38。相反地，当MOS晶体管31是p型时，n型外延层104也可以原样地用作阱（well）。杂质区域38可以具有扩展区。在这种情形下，在栅电极36的侧壁上形成侧壁。
在本实施例中，如果例如负载6被损坏，那么在负载6被损坏的瞬时异常电压可能被施加到半导体装置10中的垂直型MOS晶体管20。即使在这样的情况中，由于SOA是宽的，因此根据本实施例的垂直型MOS晶体管20被损坏的可能性也是较低的。尤其在负载6是头灯的情况下，很可能发生头灯熄灭的情况。因此，在要安装于交通工具的半导体装置10中采用根据本实施例的技术是非常有效的。
（第五实施例）
图14是示出根据第五实施例的半导体装置10的配置的截面图。除了p型基极层150具有多个第三区域154以外，根据本实施例的半导体装置10类似于根据第一到第四实施例中的任意一个的半导体装置。每一个第三区域154在厚度方向上的杂质浓度分布中具有第三峰p3。优选地，每一个第三峰p3随着靠近第二区域152而变高。这里，尽管在图14中p型基极层150具有两个第三区域154，但是其也可以具有三个或更多的第三区域154。
在本实施例中，可以获得与第一到第四实施例类似的效果。此外，由于p型基极层150具有多个第三区域154，因此当从厚度方向上观察时，其中杂质浓度快速改变的p型基极层150中的部分进一步减小。因此，包括n型漏极层130、p型基极层150和n型源极层140的寄生双极晶体管更加几乎不工作。
（第六实施例）
图15是示出根据第六实施例的半导体装置10的配置的截面图。除了具有IGBT（绝缘栅型双极晶体管）22代替垂直型MOS晶体管20以外，根据本实施例的半导体装置10类似于根据第一到第五实施例中的任意一个的半导体装置。IGBT22具有通过在垂直型MOS晶体管20中的n型漏极层130与漏极电极202之间添加p型集电极层134而形成的配置。
在本实施例中，半导体衬底102是p型硅衬底并且起p型集电极层134的作用。然后，通过外延生长方法在半导体衬底102上形成n型漏极层130和n-型层132。
除了p型硅衬底被用作半导体衬底102并且在半导体衬底102上依次地外延生长n型漏极层130和n-型层132之外，根据本实施例的半导体装置10的制造方法与根据第一实施例的半导体装置10的制造方法类似。
在本实施例中，可以获得与第一实施例类似的效果。
尽管在上文中已经参考附图说明了根据本发明的实施例，但是它们是本发明的例子，并且还可以采用除了上述配置以外的各种其它配置。

Claims (12)

1.一种半导体装置，包括：
半导体衬底；
n型漏极层，其形成在所述半导体衬底中并且位于所述半导体衬底的底面侧；
p型基极层，其形成在所述半导体衬底中并且位于所述n型漏极层上；
在所述p型基极层中形成的凹部，使得所述凹部的底端位置可以低于所述p型基极层；
在所述凹部的内壁上形成的栅极绝缘膜；
嵌入到所述凹部中的栅电极；以及
n型源极层，其形成在所述p型基极层中，使其比所述p型基极层浅，并且在平面图中位置邻近所述凹部，
其中，所述p型基极层在厚度方向上的杂质分布中包括第一峰、第二峰、以及第三峰，所述第二峰比第一峰更靠近所述半导体衬底的底面侧并且比所述第一峰高，所述第三峰位于所述第一峰与所述第二峰之间，并且
其中，所述第三峰高于所述第一峰并且低于所述第二峰。
2.根据权利要求1所述的半导体装置，
其中，从所述p型基极层的底端到所述第二峰的距离不大于所述p型基极层的厚度的三分之一。
3.根据权利要求1到2中的任意一项所述的半导体装置，
其中，所述第二峰的高度不大于所述第一峰的高度的三倍。
4.一种半导体装置，包括：
半导体衬底；
n型漏极层，其形成在所述半导体衬底中并且位于所述半导体衬底的底面侧；
p型基极层，其形成在所述半导体衬底中并且位于所述n型漏极层上；
在所述p型基极层中形成的凹部，使得所述凹部的底端位置可以低于所述p型基极层；
在所述凹部的内壁上形成的栅极绝缘膜；
嵌入到所述凹部中的栅电极；以及
n型源极层，其形成在所述p型基极层中，使其比所述p型基极层浅，并且在平面图中位置邻近所述凹部，
其中，所述p型基极层在厚度方向上的杂质分布中包括第一峰、第二峰、以及第三峰，所述第二峰比第一峰更靠近所述半导体衬底的底面侧并且比所述第一峰高，所述第三峰位于所述第一峰与所述第二峰之间，并且
其中，所述半导体装置包括多个所述第二峰。
5.根据权利要求4所述的半导体装置，
其中，所述半导体装置包括控制电路，该控制电路在所述半导体衬底上形成并产生输入到所述栅电极中的信号。
6.根据权利要求4到5中的任意一项所述的半导体装置，
其中，从所述p型基极层的底端到所述n型源极层的底端的距离是1.4μm或更大。
7.根据权利要求6所述的半导体装置，
其中，从所述p型基极层的底端到所述n型源极层的底端的距离是2.5μm或更小。
8.一种用于制造半导体装置的方法，包括下述步骤：
在n型半导体衬底的表面上形成凹部；
在所述凹部的内壁和底面上形成栅极绝缘膜；
将栅电极嵌入到所述凹部中；
在所述半导体衬底的表面层中形成p型基极层以使所述p型基极层比所述凹部浅；以及
在所述p型基极层中形成n型源极层以使所述n型源极层比所述p型基极层浅，
其中，通过在形成所述p型基极层的步骤中以彼此不同的离子注入能量三次或更多次地注入杂质离子，所述p型基极层在厚度方向上的杂质分布具有第一峰、第二峰、和第三峰，所述第二峰比所述第一峰更靠近所述半导体衬底的底面侧并且比所述第一峰高，所述第三峰位于所述第一峰与所述第二峰之间，并且
其中，所述第三峰高于所述第一峰并且低于所述第二峰。
9.根据权利要求8所述的用于制造半导体装置的方法，
其中，从所述p型基极层的底端到所述第二峰的距离不大于所述p型基极层的厚度的三分之一。
10.根据权利要求8到9中的任意一项所述的用于制造半导体装置的方法，
其中，所述第二峰的高度不大于所述第一峰的高度的三倍。
11.一种电子装置，包括：
通过从电源供应的电力驱动的负载，以及用于控制从所述电源到所述负载的电力供应的半导体装置，
其中，所述半导体装置包括：
半导体衬底；
n型漏极层，其形成在所述半导体衬底中并且位于所述半导体衬底的底面侧；
p型基极层，其形成在所述半导体衬底中并且位于所述n型漏极层上；
在所述p型基极层中形成的凹部，使得所述凹部的底端位置可以低于所述p型基极层；
在所述凹部的内壁上形成的栅极绝缘膜；
嵌入到所述凹部中的栅电极；以及
n型源极层，其形成在所述p型基极层中，使其比所述p型基极层浅，并且在平面图中位置邻近所述凹部，并且
其中，所述p型基极层在厚度方向上的杂质分布中包括第一峰、第二峰、和第三峰，所述第二峰比第一峰更靠近所述半导体衬底的底面侧并且比所述第一峰高，所述第三峰位于所述第一峰与所述第二峰之间，并且
其中，所述第三峰高于所述第一峰并且低于所述第二峰。
12.一种交通工具，包括：
电池；
通过从所述电池供应的电力驱动的灯；以及
用来控制从所述电池到所述灯的电力供应的半导体装置，
其中，所述半导体装置包括：
半导体衬底；
n型漏极层，其形成在所述半导体衬底中并且位于所述半导体衬底的底面侧；
p型基极层，其形成在所述半导体衬底中形成并且位于所述n型漏极层上；
在所述p型基极层中形成的凹部，使得所述凹部的底端位置可以低于所述p型基极层；
在所述凹部的内壁上形成的栅极绝缘膜；
嵌入到所述凹部中的栅电极，以及
n型源极层，其形成在所述p型基极层中，使其比所述p型基极层浅，并且在平面图中位置邻近所述凹部，并且
其中，所述p型基极层在厚度方向上的杂质分布中包括第一峰、第二峰、和第三峰，所述第二峰比第一峰更靠近所述半导体衬底的底面侧并且比所述第一峰高，所述第三峰位于所述第一峰与所述第二峰之间，并且
其中，所述第三峰高于所述第一峰并且低于所述第二峰。
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