CN102403337A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，谋求改善LDMOS晶体管的ESD耐受程度。通过栅极电极(5)和抗蚀剂膜，在P型基板层(2)上形成中心部具有多个开口部(7)的梯形N+型源极层(3)。在开口部(7)上形成填入该开口部(7)的P+型接触层(4)。此时，将从开口部(7)的端部即P+型接触层(4)的端部到N+型源极层(3)的端部的距离设为规定距离。所述规定距离是指随着距离的增加而增大的LDMOS晶体管的HBM+耐受程度开始饱和时的距离。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是具有优异的ESD耐受程度的LDMOS晶体管。
背景技术
与双极型功率晶体管相比，LDMOS晶体管和IGBT同样具有电流大、高耐压、开关特性好且使用方便等特点，所以被广泛应用于DC-DC转换器等开关电源、照明设备的变频电路、电动机的变频电路等。在此要说明的是，LDMOS晶体管是Lateral Double Diffused Metal Oxide Semiconductor的简称，是指横向型双重扩散栅极MOS晶体管。ESD是Electro-Static Discharge的简称，是指静电放电。
所述LDMOS晶体管的剖面简略结构例如图12(B)所示。该图表示N沟道MOS晶体管的结构。即，包括N型半导体层51、N-型漂移层52、N+型漏极层57、P型基极层53、N+型源极层56、P+型接触层58、栅极绝缘膜54及栅极电极55。图12(A)是从图12(B)去除P+型接触层58后的结构。如果要了解LDMOS晶体管的动作，通过不存在P+型接触层58的图12(A)的结构了解就足够了。
但是，在图12(A)所示的不存在P+型接触层58的LDMOS晶体管中，当在N+型漏极层57上施加正的高电压+Vd，使N+型源极层56接地，并在栅极电极55上施加正电压而使LDMOS晶体管导通时，产生以下问题。即，如果导通LDMOS晶体管使电子电流从N+型源极层56流向N+型漏极层57，则由于下述原因，存在以N+型源极层56为发射极、P型基极层53为基极、N+型漏极层57等为集电极的寄生NPN晶体管导通，从而由LDMOS晶体管的栅极电极55无法控制的无用电流增大的问题。
如果LDMOS晶体管导通，则电子从N+型源极层56通过沟道层流入N-型漂移层52内，在N-型漂移层52内的高电场的作用下加速，并流入N+型漏极层57。在这种情况下，在N-型漂移层52加速的电子成为具有高能量的热电子，并在N-型漂移层52内等作用于晶格等，从而产生多个电子-空穴对。图12(A)中用圆圈起来的e-是热电子，e-、e+是通过热电子的作用而产生的电子-空穴对。
由此产生的电子流入N+型漏极层57，但空穴流向具有接地电位的N+型源极层56。到达N+型源极层56的空穴因被N+型源极层56的势垒阻碍而在N+型源极层56周边的P型基极层53内分布，该P型基极层53的电位比具有接地电位的N+型源极层56的电位高。
于是，由于成为基极层的P型基极层53的电位变得比成为发射极层的N+型源极层56的电位高，所以所述以N+型源极层56为发射极、P型基极层53为基极、N+型漏极层57为集电极的寄生NPN晶体管导通，电子电流从N+型源极层56流向P型基极层53。流入P型基极层53的电子电流流入具有正电压+Vd的N+型漏极层57。于是产生了由LDMOS晶体管的栅极电极55无法控制的无用电流增大的问题。
而图12(B)所示的P+型接触层58形成为和N+型源极层56并列，且延伸到P型基极层53内的情况下，就难以产生上述寄生NPN晶体管导通的问题。和图12(A)所示的情况一样，因热电子而在N-型漂移层52内产生电子-空穴对，电子流入N+型漏极层57内，但是有关空穴的情况就不同。
和图12(A)的情况不同的是：因为存在P+型接触层58，所以流向具有接地电位的N+型源极层56的大部分空穴流入该P+型接触层58，所述P+型接触层58和N+型源极层56并列且延伸到P型基极层53内，但不成为空穴的势垒。因此，N+型源极层56和N+型源极层56附近的P型基极层53的电位差变小，上述寄生NPN晶体管导通的概率降低。
但是，当电压比通常电源电压大很多的ESD引起的正电涌电压施加在N+型漏极层57上时，如果所述寄生NPN晶体管不处于导通状态，则源漏极间的绝缘被破坏，从而导致LDMOS晶体管损坏。下面的专利文献1公开了上述ESD引起的大的正电涌电压施加在N+型漏极层57上时出现的问题及其对策。
即，当ESD引起的大的正电涌电压施加在N+型漏极层57上时，在强电场的N+型漏极层57附近发生雪崩击穿，产生大量的电子-空穴对。产生的电子流入N+型漏极层57，空穴流入P型基极层53内。
流入P型基极层53内的空穴引起P型基极层53的电位变得比N+型源极层56的电位高。结果，以N+型源极层56为发射极、P型基极层53为基极、N+型漏极层57等为集电极的寄生NPN晶体管处于导通状态。
由于该寄生NPN晶体管处于导通状态，所以N+型源极层56和N+型漏极层57之间的电压箝位(クランプ)在低电压，从而阻止了ESD引起的元件损坏。但是，在N+型漏极层57附近产生局部的电流集中，因此在该区域发生热散逸。
因此，得不到足够的ESD耐受程度，在极端情况下产生N+型漏极层57附近被损坏的问题。为了解决该问题，提出了与N+型漏极层57邻接形成未图示的P+型阳极层，提高ESD耐受程度的LDMOS晶体管。
专利文献1：(日本)特开2001-320047号公报
在专利文献1中，将在N+型漏极层57等附近雪崩电流局部集中而导致的热散逸作为ESD耐受程度较小的原因，并通过改变漏极侧的结构来应对。关于寄生NPN晶体管假设当然处于导通状态。但是，P+型接触层58还起到防止寄生NPN晶体管处于导通状态的作用。
因此，所需解决的课题是：如何构成P+型接触层58及N+型源极层56，使得在通常工作时防止寄生NPN晶体管处于导通状态，并且在施加了异常大的电涌电压时使寄生NPN晶体管处于导通状态。
发明内容
本发明的半导体装置的特征在于，具有：第一导电型的半导体层、在所述半导体层中形成的第一导电型的漂移层、在所述漂移层中形成的第一导电型的漏极层、在离开所述漂移层的所述半导体层中形成的第二导电型的基极层、在所述基极层中形成的中心部具有多个开口部的第一导电型源极层、填入所述开口部而形成的第二导电型的接触层、在所述基极层上从所述源极层的端部延伸至所述半导体层的栅极绝缘膜、在所述栅极绝缘膜上形成的栅极电极，从填入有所述接触层的所述开口部的端部到所述源极层的端部的距离是随着该距离的增加而增大的ESD耐受程度开始饱和时的距离。
本发明的半导体装置的特征还在于，等间隔地设有多个所述开口部。
本发明的半导体装置的特征还在于，与所述接触层连续的第二导电型半导体层从所述开口部端延伸到所述开口部周围的所述源极层下部的所述基极层内而形成延伸部，该延伸部在所述多个开口部之间连接。
本发明的半导体装置能够大幅度改善包括ESD耐受程度的偏差在内的LDMOS晶体管的ESD耐受程度。
附图说明
图1(A)～(C)是比较例的半导体装置的源极区域的俯视图及剖面图。
图2(A)～(C)是比较例的半导体装置的源极区域的俯视图及剖面图。
图3(A)～(C)是本发明的实施方式的半导体装置的源极区域的俯视图及剖面图。
图4(A)～(C)是比较例的半导体装置的源极区域的俯视图以及剖面图。
图5是HBM耐受程度试验用的电路图。
图6(A)～(C)是比较本实施方式和比较例的NBM+耐受程度的HBM+耐受程度分布图。
图7(A)、(B)是表示因P+型接触层形成用接触槽相对于N+型源极层的开口部的大小差别而产生的HBM+耐受程度之差的HBM+耐受程度分布图。
图8是表示从N+型源极层的开口部端到N+型源极层端部的距离和HBM+耐受程度关系的图表。
图9(A)、(B)是N+型源极层的中心部形成有开口槽的比较例的半导体装置的俯视图以及剖面图。
图10(A)～(C)是比较本实施方式的半导体装置的HBM+耐受程度和比较例的HBM+耐受程度的HBM+耐受程度分布图
图11(A)～(C)是比较例的半导体装置的源极区域的俯视图以及剖面图。
图12(A)、(B)是对寄生NPN晶体管根据高耐压LDMOS晶体管中P+型接触层的有无而产生的导通动作进行说明的剖面图。
附图标记说明
1N型外延层；2P型基极层；3N+型源极层；4P+型接触层；4aP型层；5栅极电极；6层间绝缘膜；7开口部；8接触槽；9开口槽；51P型半导体基板；52N-型漂移层；53P型基极层；54栅极绝缘膜；55栅极电极；56N+型源极层；57N+型漏极层；58P+型接触层
具体实施方式
本发明的实施方式所涉及结构和图3所示结构相同且X3为1.5μm左右的LDMOS晶体管。以下基于图1～图11对该结构进行说明。本发明所涉及梯形的N+型源极层3的面积的扩大，该N+型源极层3具有在中心部等间隔地形成的多个开口部。特别是涉及从填入有P+型接触层4的该开口部的端部到N+型源极层3的端部的距离X和ESD耐受程度之间的关系，所述ESD耐受程度为随着上述距离X的增加而增大，最后达到饱和的HBM耐受程度。因此，在图中省略了漏极区域的记载，对源极区域也通过以一个N+型源极层3为中心的简略图进行说明。
图1～图4是将从一个N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X从X1扩大到X4时的视图。图1表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X1具体为0.6μm的情况。在图1～图4中N+型源极层3的开口部7的宽度均为1.2μm。
图1(A)是俯视图，图1(B)是图1(A)的沿A-A的剖面图，其中包含N+型源极层3的开口部7。从形成在层间绝缘膜6上的接触槽8向开口部7离子注入硼等，从而在开口部7形成P+型接触层4。图1(C)是图1(A)的沿B-B的剖面图，N+型源极层3的一部分从接触槽8露出。在露出的N+型源极层的下方形成P型层4a，所述P型层4a与形成在开口部7上的P+型接触层4连接。
图2表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X为X2、具体为1.6μm时的情况。包括接触槽8的宽度在内的其他结构和图1相同。因此，与图1的情况相比，N+型源极层3整体的宽度增大2μm，电流变得容易流过。
在图3中，从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X3和图2中相同，即为1.6μm。但是，如图3(B)所示，形成在层间绝缘膜6上的接触槽8的宽度比N+型源极层3的开口部7的宽度大。而且，只有分别在该接触槽8两端外侧的层间绝缘膜6下方的0.6μm的N+型源极层3被层间绝缘膜6覆盖，这与图1的结构相似。
但是，在该情况下，从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X3也和图2所示情况下的X2相同，都为1.6μm。在图2中，N+型源极层3的开口部7和连接孔8的开口宽度相同，所以存在因光刻工序中的掩模偏移而导致N+型源极层3的开口部7内没有完全被P+型接触层4填入的情况。因此，可能会产生空穴吸收能力不均衡。
而在图3中，也作为用于形成P+型接触层4的掩模的接触槽8的宽度比N+型源极层3的开口部7的宽度大。因此，通过从所述接触槽8离子注入硼等，使N+型源极层3的开口部7内完全被P+型接触层4填入。在该情况下，在接触槽8内露出的N+型源极层3的下方也注入硼等，从而形成与P+型接触层4连续的P型层4a。
图4表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X为X4、具体为进一步扩大至2.6μm时的情况。在层间绝缘膜6上形成比N+型源极层3的开口部7大的接触槽8，除两端的0.6μm以外露出N+型源极层3的结构与图3中的情况相同。
以下，通过HBM+耐受程度，比较说明如图1～图4所示的从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X增大时，LDMOS晶体管的ESD耐受程度如何改善。认为ESD是带有静电荷的人或者物体等接触半导体装置时被释放的高能量脉冲。
在比较所述ESD耐受程度时，有通过人体模型(HBM：Human bodymodel)耐受程度和机器模型(MM：Machine model)耐受程度进行比较的方法，但通常采用通过HBM耐受程度进行比较的方法。人体是内部电容C＝100pF、皮肤电阻R＝1.5kΩ的带电体，通过图5所示的试验电路测定HBM耐受程度。即，在同图中，将C＝100pF的电容器C以电压VESD进行充电，然后将开关推至右侧，使脉冲状的VESD经过R＝1.5kΩ的电阻施加在被试验装置上并进行放电。
图6和图7表示的是通过上述试验电路测定的图1～图4中各样本LDMSO晶体管的HBM+耐受程度。HBM+耐受程度具体指在LDMOS晶体管的未图示的N+型漏极层上输入了较大的正ESD脉冲时LDMOS晶体管的耐损程度。
图6表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X不同的图1、图3及图4所对应的HBM+耐受程度的分布情况。图6(A)表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X为0.6μm的图1所对应的HBM+耐受程度的分布情况，平均值为较低的1330V。
图6(B)表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X为1.6μm的图3所对应的HBM+耐受程度的分布情况。其平均值改善为2143V。图6(B)的分布情况与图3相对应，而图7比较表示了与图3和图2相对应的HBM+耐受程度的分布情况。
图7(B)和图6(B)采用的是同一样本，与图3相对应。图7(A)与图2相对应。能看出两者有60V左右的差，但是在偏差范围内将两者的HBM+耐受程度判断为几乎相同。
最后，图6(C)表示的是从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X为2.6μm的图4所对应的HBM+耐受程度的分布情况。虽然与图6(B)相比低了30V左右，但认为该差在偏差范围之内。
根据上述图6中的HBM+耐受程度的结果可知：即使从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X比规定的距离长，HBM+耐受程度也不会随着距离的增大而持续增加，而是达到规定的程度就饱和。
通过基于图6和图7在图8中所整理的曲线，表示以从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X为横轴、HBM+耐受程度为纵轴时的该两者之间的关系。根据图8可知，通过将从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X设为1.5μm左右，可以实现最大HBM+耐受程度为2100V左右的本实施方式的LDMOS晶体管。
在图8中距离X为1.6μm的位置处的符号×表示的是，在使图3(A)中的N+型源极层3的多个开口部7连续而成为图9(A)中所示的一个条状的开口槽9时的HBM+耐受程度的平均值。图10(B)表示HBM+耐受程度的分布情况。和表示与图3相对应的HBM+耐受程度的分布情况的图10(C)相比，平均值在2000V的附近，总体上良好，但是不利的是HBM+耐受程度以更低的状态分布。
图11表示的是和图3所示的情况不同的LDMOS晶体管的结构，其不同之处仅在于扩大了N+型源极层3的开口部7。从形成有P+型接触层4的开口部7的端部到N+型源极层3的端部的距离缩短到和图1中相同的0.6μm。由此，如图10(A)所示，HBM+耐受程度比图10(C)所示的与图3相对应的HBM+耐受程度平均值低了将近600V。
下面，说明从N+型源极层3的开口部7的端部到N+型源极层3的端部的距离X一增大HBM+耐受程度就增大的原因。之所以图3(B)等所示的距离X与图1(B)相比增大，是因为图3(B)等的源极面积与图1(B)相比增大，电流容易均匀地流向N+型源极层3。而且，距离X增大，会产生P+型接触层4不能瞬时吸收尽在由HBM+耐受程度的异常高的电涌电压引起的雪崩击穿发生时产生并集结于N+型源极层3的大量空穴的现象。
或者，大量的空穴流入P+型接触层4，从而在作为其通道的N+型源极层3的下部的P型基极层2上产生电位梯度。即，由N+型源极层3和P型基极层2形成的PN结被正向偏置。结果，使以N+型源极层3为发射极、以P型基极层2为基极、以N+型漏极层为集电极的寄生NPN晶体管导通。
寄生NPN晶体管一旦在N+型源极层3的一部分上导通，则寄生NPN晶体管的导通状态扩展到扩张而具有较宽的电流路径的整个N+型源极层3上，从而保护LDMOS晶体管不受HBM+耐受程度产生的电涌电压的影响。由此，可以确保HBM+耐受程度较高。
另一方面，如图1(B)所示，在距离X为较短的0.6μm的情况下，所述雪崩击穿时产生的空穴的多半瞬时被P+型接触层4吸收等，因此所述寄生NPN晶体管难以导通。例如，即使寄生NPN晶体管在N+型源极层3的一部分上导通，由于N+型源极层3的面积小，因此寄生NPN晶体管不会在整个N+型源极层3上导通。所以，HBM+耐受程度也不得不降低。
可以通过施加具有一定宽度的脉冲电压并观察其响应的传输线脉冲(TLP：Transmission Line Pulse)法确认寄生NPN晶体管的导通状态。如果寄生NPN晶体管导通，则相应位置发光，因此可以通过微光显微镜进行确认。
在图1(B)中距离X为较小的0.6μm的情况下，在N+型源极层3的局部位置确认有几个点状的发光点。N+型源极层3的面积较小，因此看不出其扩散。而在图3(B)中距离X为较大的1.6μm的情况下，可以看到细小的发光点均匀地分布在整个N+型源极层3上。
也就是说，如果距离X的增大，起初局部的点状发光点在短时间内扩散到整个N+型源极层3，从而N+型源极层3成为细小发光点的集合体。根据该发光情况，可以确认寄生NPN晶体管在N+型源极层3的大范围内导通。
使用上述TLP法和微光显微镜，还可以确认图3(B)中在N+型源极层3的开口部7上形成P+型接触层4的情况下表示寄生NPN晶体管的导通状态的发光状态和图9中在N+型源极层3的开口槽9上形成P+型接触层4的情况下表示寄生NPN晶体管的导通状态的发光状态的差别。确认结果是：在图3(B)中，开口部7的两侧的N+型源极层3发光，而在图9中只有开口槽9的一侧的N+型源极层3发光。
因为在图9中N+型源极层3被开口槽9分开，即使寄生NPN晶体管在该开口槽9一侧处于导通状态，该导通状态也难以向相反侧传播。而且，因为在图9中开口部7变成开口槽9，因此P+型接触层4的面积增大，更容易吸收空穴，寄生NPN晶体管变得难以导通。
使用TLP法和微光显微镜，进一步对N+型源极层3的各开口部7之间的间隔为不规则情况下的发光状态进行了调查，结果观察到在各开口部7之间的间隔较宽的部分发光较强，在间隔较窄的部分发光较弱。该结果与HBM+耐受程度的偏差有关。由此可以判断应该使各开口部7之间的间隔相等。
换而言之，将各开口部7之间的间隔从该间隔部分的发光状态不均匀的间隔设定成发光状态均匀的间隔，能有效改善HBM+耐受程度的偏差等问题。
由以上说明可知，在包括中心部具有开口部7的N+型源极层3和填入在该开口部7内的P+型接触层4而形成的LDMOS晶体管中，通过扩大N+型源极层3的面积，能够确保较宽的电流路径，能够使寄生NPN晶体管在N+型源极层3的较宽区域内导通。
特别是，通过将从N+型源极层3的开口部7的端部即P+型接触层4的端部到N+型源极层3的端部的距离设定在规定距离以上，能够使寄生NPN晶体管在N+型源极层3的较宽区域内导通，从而能够使HBM+耐受程度最大。所述规定距离如图8所示，在本实施方式中为1.5μm左右。通常，通过测试组件组(TEG：Test Element Group)确定HBM+耐受程度开始饱和时的距离X，然后在LDMOS晶体管中设定该距离X。
在本实施方式中，形成P+型接触层4的深度比N+型源极层3深。因此，在图3(C)中没有N+型源极层的开口部的位置也形成P型层4a。P型层4a和在图3(B)中填入N+型源极层3的开口部的P+型接触层4相连，减小了图3(C)中P型基极层2和图3(B)中P型基极层2的电位之差。
由此，图3(B)中寄生NPN晶体管和图3(C)中寄生NPN晶体管之间的动作容易度差别减小，因此，寄生NPN晶体管的导通状态容易扩展，保护LDMOS晶体管不受ESD产生的电涌的影响。
需要说明的是，通过形成图9中的开口槽9，能够消除图3(B)和图3(C)中形成的寄生NPN晶体管的结构上的不同，但在这种情况下，由于N+型源极层3被左右分开，因此产生N+型源极层3的两侧的寄生NPN晶体管难以导通的问题。
以下根据图3等对本实施方式的半导体装置即LDMOS晶体管的制造方法进行简要说明。首先准备未图示的P型半导体基板，在该P型半导体基板上形成未图示的N+型掩埋层。然后，通过规定的外延法，在形成有N+型掩埋层的P型半导体基板上形成N型外延层1。
接着，通过规定的方法，形成从N型外延层1的表面延伸到P型半导体基板内的未图示的P+型分离层，并通过规定的方法，在必要区域形成未图示的元件分离绝缘膜。
接着，通过规定的离子注入法等，向隔着元件分离绝缘膜分离的某个区域的N型外延层1离子注入磷(P)等，从而形成未图示的N型漂移层。
接着，在除去了所述元件分离绝缘膜的N型外延层1上形成未图示的栅极绝缘膜。之后，通过规定的方法，使用多晶硅膜等，形成从所述栅极绝缘膜上延伸到元件分离绝缘膜上的栅极电极5。
并且，通过以栅极电极5及未图示的抗蚀剂膜为掩模的离子注入法等，向隔着元件分离绝缘膜与形成有N型漂移层的N型外延层1相邻接的N型外延层1离子注入硼(B)等，从而形成P型基极层2。
接着，通过规定的离子注入法，以栅极电极5及抗蚀剂膜为掩模离子注入砷(As)等，从而形成中心部具有多个开口部7的N+型源极层3。
在该情况下，本发明的特征在于，将开口部7的端部和N+型源极层的端部之间的距离定为使LDMOS晶体管的HBM+耐受程度最大的距离。所述最大的HBM+耐受程度，是指随着开口部7的端部和N+型源极层3的端部之间的距离增加而增大的HBM+耐受程度饱和时的HBM+耐受程度。
此时，在N型漂移层上同时形成未图示的N+型漏极层。然后，通过规定的CVD法等，在形成有N+型源极层3等的P型半导体基板上覆盖层间绝缘膜6。然后，经过规定的光蚀刻工序，在层间绝缘膜6上形成接触槽8等。
接着，形成用于通过硼(B)等的离子注入法在N+型源极层3上形成P+型接触层4的抗蚀剂掩模CP，所述抗蚀剂掩模CP覆盖形成在N+型漏极层上的接触槽8等。然后，通过规定的离子注入法形成P+型接触层4。此时，通过任意设定离子注入的能量，形成P+型接触层4的深度比N+型源极层3深。
接着，通过规定的溅射法等，在形成有接触槽8等的P型半导体基板上沉积由铝等构成的金属膜，经过规定的光蚀刻工序，形成未图示的源极电极等。根据需要形成多层配线等，最后，通过规定的CVD法等形成钝化膜，从而制成LDMOS晶体管。

Claims (3)

1.一种半导体装置，其特征在于，具有：
第一导电型的半导体层、
在所述半导体层中形成的第一导电型的漂移层、
在所述漂移层中形成的第一导电型的漏极层、
在离开所述漂移层的所述半导体层中形成的第二导电型的基极层、
在所述基极层中形成的中心部具有多个开口部的第一导电型的源极层、
填入所述开口部而形成的第二导电型接触层、
在所述基极层上从所述源极层的端部延伸至所述半导体层的栅极绝缘膜、
在所述栅极绝缘膜上形成的栅极电极，
从填入有所述接触层的所述开口部的端部到所述源极层的端部的距离是随着该距离的增加而增大的静电放电耐受程度开始饱和时的距离。
2.如权利要求1所述的半导体装置，其特征在于，等间隔地设有多个所述开口部。
3.如权利要求1或2所述的半导体装置，其特征在于，与所述接触层连续的第二导电型的半导体层从所述开口部的端部延伸到所述开口部周围的所述源极层下部的所述基极层内而形成延伸部，所述延伸部在所述多个开口部之间连接。
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