KR101863224B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 게이트와 제1 게이트의 양측에 대칭 구조로 배치되고 꺾인 형태를 갖는 제1 소스 및 제1 드레인을 각각 포함하는 제1 트랜지스터 그룹, 및 제2 게이트와 제2 게이트의 양측에 대칭 구조로 배치되고 꺾인 형태의 제2 소스 및 제2 드레인을 각각 포함하는 제2 트랜지스터 그룹을 포함하며, 제1 소스 및 제1 드레인은 제2 소스 및 제2 드레인과 반대 방향으로 꺾인 형태를 갖는다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
집적도를 높이기 위하여 트랜지스터의 사이즈가 감소하고 있다. 이 때문에, 트랜지스터가 고전압 전달에 적합하도록 설계되더라도 트랜지스터의 사이즈가 감소하면 트랜지스터가 파괴될 수 있다.
도 1은 트랜지스터 파괴의 원인이 되는 스냅백 현상을 설명하기 위한 단면도이다.
도 1을 참조하면, 트랜지스터는 게이트(G), 소스(S), 드레인(D)을 포함하며, 소스(S)와 드레인(D)에는 각각 플러그들(SP, DP)이 연결된다. 이러한 트랜지스터의 파괴는 채널 오프 상태에서 스냅백(snapback) 현상에 의해 설명될 수 있다. 드레인(D)에 전압이 가해지면 드레인 포텐셜이 커지게 되고, 게이트(G)에서 일렉트릭 홀 페어(electric hole pair)가 형성되어 기판(SUB)으로 이동하는 홀의 양이 늘어나게 된다. 이로 인하여, 소스와 드레인 사이의 순간적인 턴온 현상으로 바이폴라 액션이 발생되며 전류가 급격하게 증가하게 된다. 이러한 스냅백 현상에 의해 증가된 전류는 콘택(C)을 녹일 정도의 고전류로써 줄히팅(joule heating)으로 금속으로 이루어진 프러그(DP)와 콘택(D)이 타게된다.
본 발명의 실시예는 구조를 변경하여 전기적 특성과 집적도를 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 제1 게이트와 제1 게이트의 양측에 대칭 구조로 배치되고 꺾인 형태를 갖는 제1 소스 및 제1 드레인을 각각 포함하는 제1 트랜지스터 그룹, 및 제2 게이트와 제2 게이트의 양측에 대칭 구조로 배치되고 꺾인 형태의 제2 소스 및 제2 드레인을 각각 포함하는 제2 트랜지스터 그룹을 포함하며, 제1 소스 및 제1 드레인은 제2 소스 및 제2 드레인과 반대 방향으로 꺾인 형태를 갖는다.
본 발명의 다른 실시예에 따른 반도체 장치는 제1 게이트와 제2 게이트 사이의 기판에 제1 소스가 형성되고 제1 게이트의 일측과 제2 게이트의 타측에 대칭 구조로 배치되는 꺾인 형태의 제1 드레인 및 제2 드레인을 각각 포함하며, 일렬로 배열된 여러 쌍의 제1 트랜지스터들을 포함하는 제1 트랜지스터 그룹과, 제3 게이트와 제4 게이트 사이의 기판에 제2 소스가 형성되고 제3 게이트의 일측과 제4 게이트의 타측에 대칭 구조로 배치되는 꺾인 형태의 제제3 드레인 및 제4 드레인을 각각 포함하며, 일렬로 배열된 여러 쌍의 제2 트랜지스터들을 포함하는 제2 트랜지스터 그룹, 및 제1 내지 제4 드레인들의 단부들과 제1 및 제2 소스들의 단부들 상에 형성된 콘택 플러그들을 포함하며, 제1 및 제2 드레인들은 제3 및 제4 드레인들과 반대 방향으로 꺾인 형태를 가질 수 있다.
본 발명의 실시예는 구조를 변경하여 전기적 특성과 집적도를 향상시킬 수 있다.
도 1은 트랜지스터 파괴의 원인이 되는 스냅백 현상을 설명하기 위한 단면도이다.
도 2는 오프 상태에서 정션 저항에 따른 스냅백 현상의 발생을 설명하기 위한 그래프이다.
도 3은 게이트 포텐셜에 따른 스냅백 트리거 전류 변화를 설명하기 위한 그래프이다.
도 4는 게이트와 콘택 사이의 거리에 따른 전류 변화를 설명하기 위한 그래프이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 6a 및 도 6b는 도 5에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 8a 및 도 8b는 도 7에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 9은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 10a 및 도 10b는 도 9에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 오프 상태에서 정션 저항에 따른 스냅백 현상의 발생을 설명하기 위한 그래프이다.
도 2를 참조하면, 스냅백 현상의 발생을 억제하기 위하여 기판 또는 정션 저항을 낮추거나 일렉트릭 홀 페어가 발생하는 영역의 전기장(elecric field)을 감소시킨다. 기판이 정션 저항을 낮추려면 웰 이온 도핑 농도를 높여야 한다. 도핑 농도를 높여 저항을 낮추면 스냅백 현상이 발생을 억제할 수 있다. 하지만 도핑 농도를 높이면 고전압 트랜지스터의 브레이크다운 전압 특성을 정상적으로 유지하기 어렵다.
도 3은 게이트 포텐셜에 따른 스냅백 트리거(trigger) 전류 변화를 설명하기 위한 그래프이다.
도 3을 참조하면, 게이트 포텐셜을 다르게 하여 오프 상태에서 스냅백 변화를 확인한 결과, 트리거 전류가 변하여 특성이 개선됨을 확인할 수 있다. 즉, 게이트와 드레인 정션의 중첩 영역에서 일렉트릭 홀 페어 생성을 감소시키면 전기적 특성이 안정화됨을 알 수 있다.
도 4는 게이트와 콘택 사이의 거리에 따른 전류 변화를 설명하기 위한 그래프이다.
도 4를 참조하면, 콘택과 게이트 사이의 거리에 따라 전기장을 감소시켜 스냅백 현상을 억제하는 효과를 얻을 수 있다. 즉, 거리가 짧은 경우(C)보다 거리가 긴 경우(A)에 트리거 전류가 높이지고 오프 상태에서 스냅 현상을 억제할 수 있다. 따라서, 게이트와 콘택 사이의 거리를 증가시켜야 한다. 거리를 증가시키면 트랜지스터의 사이즈가 증가하게 되는데, 트랜지스터의 사이즈가 증가하더라도 트랜지스터들이 차지하는 면적을 최소화할 수 있는 반도체 장치를 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 6a 및 도 6b는 도 5에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 반도체 장치는 제1 트랜지스터 그룹과 제2 트랜지스터 그룹을 포함한다. 제1 트랜지스터 그룹은 제1 게이트(105), 제1 소스(107S) 및 제1 드레인(107D)을 포함하는 다수의 제1 트랜지스터들을 포함한다. 제2 트랜지스터 그룹은 제1 게이트(105'), 제2 소스(107S') 및 제2 드레인(107D')을 포함하는 다수의 제2 트랜지스터들을 포함한다. 제1 트랜지스터 그룹의 제1 트랜지스터들과 제2 트랜지스터 그룹의 제2 트랜지스터들이 각각 일렬로 배열될 수 있다. 제1 트랜지스터 그룹과 제2 트랜지스터 그룹은 서로 대칭 구조를 가지며 제1 트랜지스터들과 제2 트랜지스터들이 어긋나게 배열된다. 구체적으로 설명하면 다음과 같다.
제1 트랜지스터의 제1 드레인(107D)은 제1 게이트(105)의 일측에 배치되고 꺾인 형태를 갖는다. 즉, 제1 드레인(107D)은 제1 게이트(105)의 일측의 기판(101)에 형성되고, 제1 게이트(105)와 교차하는 방향으로 연장되는 제1 부분과 제1 부분의 단부에서 제1 게이트(105)와 평행한 방향으로 연장되는 제2 부분을 포함한다. 제1 소스(107S)는 제1 게이트(105)를 기준으로 제1 드레인(107D)과 대칭 구조로 형성될 수 있다.
제2 트랜지스터의 제2 드레인(107D')은 제2 게이트(105')의 일측에 배치되고 꺾인 형태를 갖는다. 즉, 제2 드레인(107D')은 제2 게이트(105')의 일측의 기판(101)에 형성되고, 제2 게이트(105')와 교차하는 방향으로 연장되는 제1 부분과 제1 부분의 단부에서 제2 게이트(105')와 평행한 방향으로 연장되는 제2 부분을 포함한다. 제2 소스(107S')는 제2 게이트(105')를 기준으로 제2 드레인(107D')과 대칭 구조로 형성될 수 있다.
여기서, 제2 드레인(107D')은 제1 드레인(107D)과 반대 방향으로 꺾인 형태를 갖는다. 또한, 제2 소스(107S')는 제1 소스(107S)와 반대 방향으로 꺾인 형태를 갖는다.
전체 구조 상에는 층간 절연막(109)이 형성되고, 층간 절연막(109)의 일부가 식각되여 층간 절연막(109)에는 제1 및 제2 드레인들(107D, 107D')의 단부들과 제1 및 제2 소스들(107S, 107S')의 단부들을 노출시키는 콘택홀들이 형성된다. 콘택홀들 내부에서 제1 및 제2 드레인들(107D, 107D')의 단부들과 제1 및 제2 소스들(107S, 107S')의 단부들 상에는 콘택 플러그들(117D, 117D', 117S, 117S')이 형성된다. 콘택 플러그들(117D, 117D', 117S, 117S')은 동일 선상에 배열될 수 있다.
특히, 제1 드레인(107D)의 꺾인 부분이 제2 게이트(105')와 제2 소스(107S')의 꺾인 부분 사이로 연장된다. 또한, 제1 소스(107S)의 꺾인 부분이 제2 게이트(105')와 제2 드레인(107D')의 꺾인 부분 사이로 연장된다. 제1 게이트(105)는 제2 트랜지스터에 포함된 제2 드레인(107D')의 꺾인 부분과 다른 제2 트랜지스터에 포함된 제2 소스(107S')의 꺾인 부분 사이로 연장될 수 있다.
이렇게, 소스나 드레인이 꺾인 형태로 형성되고 소스나 드레인의 꺾어진 단부 상에 콘택 플러그가 형성됨으로써, 게이트와 콘택 플러그 사이의 거리를 증가시켜 특성을 향상시킬 수 있다. 한편, 제1 트랜지스터의 드레인과 제2 트랜지스터의 소스를 맞물리게 배치하고, 제1 트랜지스터의 소스와 제2 트랜지스터의 드레인을 맞물리게 배치함으로써, 공간 활용을 극대화하여 트랜지스터들이 차지하는 면적 증가를 최소화할 수 있다.
이하, 다른 실시예에 따른 반도체 장치를 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 8a 및 도 8b는 도 5에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 반도체 장치는 제1 트랜지스터 그룹과 제2 트랜지스터 그룹을 포함한다. 제1 트랜지스터 그룹은 제1 및 제2 게이트들(105A, 105B), 제1 소스(107S), 제1 및 제2 드레인(107DA, 107DB)을 포함하는 여러 쌍의 제1 트랜지스터들을 포함한다. 제2 트랜지스터 그룹은 제3 및 제4 게이트들(105A', 105B'), 제2 소스(107S'), 제3 및 제4 드레인(107DA', 107DB')을 포함하는 여러 쌍의 제2 트랜지스터들을 포함한다.
제1 트랜지스터 그룹의 제1 트랜지스터들과 제2 트랜지스터 그룹의 제2 트랜지스터들이 각각 일렬로 배열될 수 있다. 제1 트랜지스터 그룹과 제2 트랜지스터 그룹은 서로 대칭 구조를 가지며 제1 트랜지스터들과 제2 트랜지스터들이 어긋나게 배열된다. 구체적으로 설명하면 다음과 같다.
제1 트랜지스터 그룹에서 한쌍의 제1 트랜지스터들에 포함되는 제1 소스(107S)는 제1 게이트(105A)와 제2 게이트(105B) 사이의 기판(101)에 형성되고, 제1 드레인(107DA) 및 제2 드레인(107DB)은 제1 게이트(105A)의 일측과 제2 게이트(105B)의 타측에 대칭 구조로 배치되는 꺾인 형태를 갖는다.
구체적으로 설명하면, 제1 드레인(107DA)은 제1 게이트(105A)의 일측에 배치되고 꺾인 형태를 갖는다. 즉, 제1 드레인(107DA)은 제1 게이트(105A)의 일측의 기판(101)에 형성되고, 제1 게이트(105A)와 교차하는 방향으로 연장되는 제1 부분과 제1 부분의 단부에서 제1 게이트(105A)와 평행한 방향으로 연장되는 제2 부분을 포함한다. 제2 드레인(107DB)은 제2 게이트(105B)의 타측에 배치되고 꺾인 형태를 갖는다. 즉, 제2 드레인(107DB)은 제2 게이트(105B)의 타측의 기판(101)에 형성되고, 제2 게이트(105B)와 교차하는 방향으로 연장되는 제1 부분과 제1 부분의 단부에서 제2 게이트(105B)와 평행한 방향으로 연장되는 제2 부분을 포함한다.
제2 트랜지스터 그룹에서 한쌍의 제2 트랜지스터들에 포함되는 제2 소스(107S')는 제3 게이트(105A')와 제4 게이트(105B') 사이의 기판(101)에 형성되고, 제3 드레인(107DA') 및 제4 드레인(107DB')은 제3 게이트(105A')의 일측과 제4 게이트(105B')의 타측에 대칭 구조로 배치되는 꺾인 형태를 갖는다.
제3 드레인(107DA') 및 제4 드레인(107DB')은 제1 드레인(107DA) 및 제2 드레인(107DB)과 꺾이는 방향이 반대될 뿐 동일한 형태로 형성된다.
다만, 공간 효율성을 높여 집적도를 높이기 위하여, 제2 트랜지스터 그룹에 포함된 제3 및 제4 드레인들(107DA', 107DB')의 꺾인 부분들이 제1 트랜지스터 그룹에 포함된 제1 및 제2 드레인들(107DA, 107DB)의 꺾인 부분들 사이로 연장될 수 있다.
전체 구조 상에는 층간 절연막(109)이 형성되고, 층간 절연막(109)의 일부가 식각되여 층간 절연막(109)에는 드레인들(107DA, 107DA', 107Db, 107DB')의 단부들과 소스들(107S, 107S')의 단부들을 노출시키는 콘택홀들이 형성된다. 콘택홀들 내부에서 드레인들(107DA, 107DA', 107Db, 107DB')의 단부들과 제1 및 제2 소스들(107S, 107S')의 단부들 상에는 콘택 플러그들(117DA, 117DA', 117DB, 117DB', 117S, 117S')이 형성된다. 드레인들(107DA, 107DA', 107Db, 107DB') 상에 형성되는 콘택 플러그들(117DA, 117DA', 117DB, 117DB')은 동일 선상에 배열될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 10a 및 도 10b는 도 9에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 9, 도 10a 및 도 10b를 참조하면, 게이트들(105A, 105B)의 형태를 제외하고 드레인들(107DA, 107DA', 107DB, 107DB')과 소스들(107S, 107S')의 형태나 배치 관계는 도 8에서 설명한 드레인들(107DA, 107DA', 107DB, 107DB') 및 소스들(107S, 107S')과 동일하다.
제1 게이트(105A) 및 제2 게이트(105B)는 제2 트랜지스터에 포함된 제3 드레인(107DA')의 꺾인 부분과 다른 제2 트랜지스터에 포함된 제4 드레인(107DB')의 꺾인 부분 사이로 연장될 수 있다. 이를 위해, 제1 트랜지스터 그룹 내에서 서로 인접한 드레인들(107DA, 107DB)의 간격이 더 넓어진다. 그리고, 제1 드레인(107DA)의 꺾인 부분이 제3 게이트(105A')와 제4 드레인(107DB')의 꺾인 부분 사이로 연장되고, 제2 드레인(107DB)의 꺾인 부분이 제4 게이트(105B')와 제3 드레인(107DA')의 꺾인 부분 사이로 연장될 수 있다.
상기에서 설명된 실시예들에서, 게이트와 콘택 플러그 사이의 거리는 1um(마이크로 미터) 이상으로 유지될 수 있도록 설계하는 것이 바람직하다. 그리고, 소스나 드레인의 도핑 농도는 4.0E12atoms/cm2 이상으로 조절하고, 기판의 도핑 농도는 1.0E10atoms/cm2 이상으로 조절하는 것이 바람직하다. 특히, 고전압 전달을 위해 게이트 절연막의 두께는 400Å 이상이 되도록 조절하는 것이 바람직하다.
한편, 콘택 플러그 형성 전에, 소스나 드레인으로 2.0E12atoms/cm2 이상의 n타입 불순물을 주입하여 소스/드레인과 콘택 플러그 사이의 오믹 콘택을 유지시키는 것이 바람직하다.
101 : 반도체 기판 103 : 게이트 절연막
105, 105', 105A, 105A', 105B, 105B' : 게이트
107D, 107D', 107DA, 107DA', 107DB, 107DB' : 드레인
107S, 107S' : 소스 109 : 층간 절연막
111D, 111D', 111S, 111S', 111DA, 111DA', 111DB, 111DB' : 콘택 플러그

Claims (15)

  1. 제1 게이트, 상기 제1 게이트의 일측에 위치되고 꺾인 부분을 갖는 제1 소스 및 상기 제1 게이트의 타측에 위치되고 꺾인 부분을 갖는 제1 드레인을 포함하고, 상기 제1 소스와 상기 제1 드레인은 대칭 구조로 배치된 제1 트랜지스터 그룹; 및
    제2 게이트, 상기 제2 게이트의 일측에 위치되고 꺾인 부분을 갖는 제2 소스 및 상기 제2 게이트의 타측에 위치되고 꺾인 부분을 갖는 제2 드레인을 포함하고, 상기 제2 소스와 상기 제2 드레인은 대칭 구조로 배치된 제2 트랜지스터 그룹
    을 포함하며,
    상기 제1 소스 및 상기 제1 드레인은 상기 제2 소스 및 상기 제2 드레인과 반대 방향으로 꺾인 형태를 갖고,
    상기 제1 드레인의 꺾인 부분이 상기 제2 게이트와 상기 제2 소스의 꺾인 부분 사이로 연장되고,
    상기 제1 소스의 꺾인 부분이 상기 제2 게이트와 상기 제2 드레인의 꺾인 부분 사이로 연장되고,
    상기 제1 게이트와 상기 제2 게이트의 사이에 상기 제1 소스 및 상기 제2 드레인이 위치된
    반도체 장치.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1 드레인 또는 상기 제1 소스는 상기 제1 게이트와 교차하는 방향으로 연장되는 제1 부분과 상기 제1 부분의 단부에서 상기 제1 게이트와 평행한 방향으로 연장되는 제2 부분을 포함하는 반도체 장치.
  3. 삭제
  4. 삭제
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1 게이트가 상기 제2 트랜지스터에 포함된 상기 제2 드레인의 꺾인 부분과 다른 제2 트랜지스터에 포함된 제2 소스의 꺾인 부분 사이로 연장되는 반도체 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1 및 제2 드레인들의 단부들과 상기 제1 및 제2 소스들의 단부들 상에 형성된 콘택 플러그들을 더 포함하는 반도체 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 6 항에 있어서,
    상기 콘택 플러그들은 동일 선상에 배열되는 반도체 장치.
  8. 제1 게이트, 제2 게이트, 상기 제1 게이트와 상기 제2 게이트 사이의 기판에 형성된 제1 소스, 상기 제1 게이트의 일측에 위치되고 꺾인 부분을 갖는 제1 드레인 및 상기 제2 게이트의 타측에 위치되고 꺾인 부분을 갖는 제2 드레인을 각각 포함하고, 상기 제1 드레인과 상기 제2 드레인은 대칭 구조로 배치된 여러 쌍의 제1 트랜지스터들; 및
    제3 게이트, 제4 게이트, 상기 제3 게이트와 상기 제4 게이트 사이의 상기 기판에 형성된 제2 소스, 상기 제3 게이트의 일측에 위치되고 꺾인 부분을 갖는 제3 드레인 및 상기 제4 게이트의 타측에 위치되고 꺾인 부분을 갖는 제4 드레인을 각각 포함하고, 상기 제3 드레인과 상기 제4 드레인은 대칭 구조로 배치된 여러 쌍의 제2 트랜지스터들
    을 포함하며,
    상기 제1 및 제2 드레인들은 상기 제3 및 제4 드레인들과 반대 방향으로 꺾인 형태를 갖고,
    상기 제1 드레인의 꺾인 부분이 상기 제3 게이트와 상기 제4 드레인의 꺾인 부분 사이로 연장되고,
    상기 제2 드레인의 꺾인 부분이 상기 제4 게이트와 상기 제3 드레인의 꺾인 부분 사이로 연장되고,
    상기 제1 게이트와 상기 제4 게이트의 사이에 상기 제1 드레인 및 상기 제4 드레인이 위치된
    반도체 장치.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 8 항에 있어서,
    상기 제1 드레인 또는 상기 제2 드레인은 상기 제1 게이트와 교차하는 방향으로 연장되는 제1 부분과 상기 제1 부분의 단부에서 상기 제1 게이트와 평행한 방향으로 연장되는 제2 부분을 포함하는 반도체 장치.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제2 트랜지스터 그룹에 포함된 제3 및 제4 드레인들의 꺾인 부분들이 상기 제1 트랜지스터 그룹에 포함된 제1 및 제2 드레인들의 꺾인 부분들 사이로 연장되는 반도체 장치.
  11. 삭제
  12. 삭제
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트가 상기 제2 트랜지스터들에 포함된 상기 제3 드레인의 꺾인 부분과 다른 제2 트랜지스터에 포함된 제4 드레인의 꺾인 부분 사이로 연장되는 반도체 장치.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제1 내지 제4 드레인들의 단부들과 상기 제1 및 제2 소스들 상에 형성된 콘택 플러그들을 더 포함하는 반도체 장치.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제1 내지 제4 드레인들 상에 형성되는 콘택 플러그들은 동일 선상에 배열되는 반도체 장치.
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