JP2005236282A - ウェル・コンタクトおよびグランドへのp+拡散交差部またはvddへのn+拡散交差部を有するsramセル - Google Patents
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Abstract
【解決手段】本SRAMセルは、第2の金属(M2)レベルで完成し、セル・パスゲートのリーク、機能および製造歩留りを改善する。本SRAMセルは、交差結合されたpnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2を備え、P1、P2デバイスは電源VDDに接続され、N1、N2デバイスはP+拡散領域を通してグランドに結合されている。第1のパスゲートは、第1のビットラインと、デバイスP1とN1の接合点の間に結合され、そのゲートがワードラインに結合されている。そして、第2のパスゲートは、第2のビットラインと、デバイスP2とN2の接合点の間に結合され、そのゲートがワードラインに結合されている。
【選択図】図4
Description
N1、N2 npnプルダウン・デバイス
NL 左のパスゲート
NR 右のパスゲート
S ソース領域
G ゲート
D ドレイン領域
VDD 電源
PC ポリシリコン導体
M1 第1の金属
M2 第2の金属
WL ワードライン
BL 左のビットライン
BR 右のビットライン
RX トレンチ分離領域で分離された能動シリコン領域
P+RX W字状P+能動シリコン導体領域
N+RX M字状N+能動シリコン導体領域
CA コンタクト
NW CONT Nウェル・コンタクト
PW CONT Pウェル・コンタクト
40 GND(グランド)コンタクト
42 P+拡散交差部
BP1 P+拡散用マスク
BP2 N+拡散用マスクBP2
Claims (40)
- 交差結合されたpnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2であって、前記P1、P2デバイスが電源VDDに接続されている、pnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2と、
第1のビットラインと、デバイスP1とN1の接合点の間に結合された第1のパスゲートであって、該ゲートがワードラインに結合されている第1のパスゲートと、
第2のビットラインと、デバイスP2とN2の接合点の間に結合された第2のパスゲートであって、該ゲートが前記ワードラインに結合されている第2のパスゲートとを備えるSRAMセルであって、前記N1、N2デバイスがP+拡散領域を通してグランドに結合されているSRAMセル。 - 前記N1、N2デバイスが、前記ワードラインとP+拡散ランナの交点で、P+拡散領域を通してグランドに結合されている、請求項1に記載のSRAMセル。
- チップのポリシリコン導体(PC)レベル、第1の金属(M1)レベル、および第2の金属(M2)レベルの範囲内で完全にチップ上に形成される、請求項1に記載のSRAMセル。
- 一直線のポリシリコン導体レベル・ワードラインおよび、前記SRAMセルの周囲境界に配置されたグランド・コンタクトを備えて形成された、請求項3に記載のSRAMセル。
- 前記第1の金属レベルが広域ワードラインおよび電源VDDを含み、かつ前記第2の金属レベルが前記ビットラインおよびグランドを含むように形成された、請求項3に記載のSRAMセル。
- Pウェル・コンタクトおよびNウェル・コンタクトを備えて形成された、請求項1に記載のSRAMセル。
- 前記第1および第2のパスゲートがnpnデバイスである、請求項1に記載のSRAMセル。
- ポリシリコン導体(PC)レベル・ワードラインが、チップを横切って一直線に延び、M字状RX(トレンチ分離領域で分離された能動シリコン領域)領域の左および右の脚部と交差し、前記左の交差部が前記第1のパスゲートを画定し、前記ワードラインが前記第1のパスゲートのゲートを画定し前記RX領域が前記第1のパスゲートのソース領域およびドレイン領域を画定し、さらに、前記右の交差部が前記第2のパスゲートを画定し、前記ワードラインが前記第2のパスゲートのゲートを画定し前記RX領域が前記第2のパスゲートのソース領域およびドレイン領域を画定する、請求項1に記載のSRAMセル。
- 左および右のポリシリコン導体領域が、前記チップの相対する左および右部分で垂直方向に延び、前記M字状RX領域の上部水平部分が前記左のポリシリコン導体領域と交差し前記プルダウン・デバイスN1を画定し、前記左のポリシリコン導体領域が前記プルダウン・デバイスN1のゲートを画定し前記RX領域が前記プルダウン・デバイスN1のドレイン領域およびソース領域を画定し、前記M字状RX領域の前記上部水平部分が前記右のポリシリコン導体領域と交差し前記プルダウン・デバイスN2を画定し、前記右のポリシリコン導体領域が前記プルダウン・デバイスN2のゲートを画定し前記RX領域が前記プルダウン・デバイスN2のソース領域およびドレイン領域を画定し、前記プルダウン・デバイスN1とN2の間に共通ソース領域がある、請求項8に記載のSRAMセル。
- W字状RX領域の水平ベースが前記左および右のポリシリコン導体領域の上の部分と交差し、前記W字状RX領域の下部水平部分が前記左のポリシリコン導体領域と交差し前記プルアップ・デバイスP1を画定し、前記左のポリシリコン導体領域が前記プルアップ・デバイスP1のゲートを画定し前記RX領域が前記プルアップ・デバイスP1のドレイン領域およびソース領域を画定し、前記W字状RX領域の下部水平部分が前記右のポリシリコン導体領域と交差し前記プルアップ・デバイスP2を画定し、前記右のポリシリコン導体領域が前記プルアップ・デバイスP2のゲートを画定し前記RX領域が前記プルアップ・デバイスP2のソース領域およびドレイン領域を画定し、前記プルアップ・デバイスP1とP2の間に共通ソース領域がある、請求項9に記載のSRAMセル。
- SRAMセルを製造する方法であって、
pnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2を交差結合するステップであって、前記P1、P2デバイスが電源VDDに接続されるステップと、
第1のビットラインと、デバイスP1とN1の接合点の間に第1のパスゲートを結合し、かつ該ゲートをワードラインに結合するステップと、
第2のビットラインと、デバイスP2とN2の接合点の間に第2のパスゲートを結合し、かつ該ゲートを前記ワードラインに結合するステップと、
前記N1、N2デバイスをP+拡散領域を通してグランドに結合するステップとを備える方法。 - 前記N1、N2デバイスを、前記ワードラインとP+拡散ランナの交点でP+拡散領域を通してグランドに結合することを含む、請求項11に記載の方法。
- チップのポリシリコン導体レベル、第1の金属(M1)レベル、および第2の金属(M2)レベルの範囲内で完全にチップ上に前記SRAMセルを製造することを含む、請求項11に記載の方法。
- 一直線のポリシリコン導体レベル・ワードラインおよび、前記SRAMセルの周囲境界に配置されたグランド・コンタクトを有する前記SRAMセルを製造することを含む、請求項13に記載の方法。
- 前記第1の金属レベルが広域ワードラインおよび電源VDDを含み、かつ前記第2の金属レベルが前記ビットラインおよびグランドを含む前記SRAMセルを製造することを含む、請求項13に記載の方法。
- Pウェル・コンタクトおよびNウェル・コンタクトを有する前記SRAMセルを製造することを含む、請求項11に記載の方法。
- 前記第1および第2のパスゲートをnpnデバイスとして製造することを含む、請求項11に記載の方法。
- チップを横切って一直線に延び、かつM字状RX(トレンチ分離領域で分離された能動シリコン領域)領域の左および右の脚部と交差するポリシリコン導体レベル・ワードラインを製造することを含み、前記左の交差部が前記第1のパスゲートを画定し、前記ワードラインが前記第1のパスゲートのゲートを画定し前記RX領域が前記第1のパスゲートのソース領域およびドレイン領域を画定し、さらに、前記右の交差部が前記第2のパスゲートを画定し、前記ワードラインが前記第2のパスゲートのゲートを画定し前記RX領域が前記第2のパスゲートのソース領域およびドレイン領域を画定する、請求項11に記載の方法。
- 前記チップの相対する左および右部分で垂直方向に延びる左および右のポリシリコン導体領域と、前記左のポリシリコン導体領域と交差し前記プルダウン・デバイスN1を画定する前記M字状RX領域の上部水平部分であって、前記左のポリシリコン導体領域が前記プルダウン・デバイスN1のゲートを画定し前記RX領域が前記プルダウン・デバイスN1のドレイン領域およびソース領域を画定する前記M字状RX領域の上部水平部分と、前記右のポリシリコン導体領域と交差し前記プルダウン・デバイスN2を画定する前記M字状RX領域の前記上部水平部分であって、前記右のポリシリコン導体領域が前記プルダウン・デバイスN2のゲートを画定し前記RX領域が前記プルダウン・デバイスN2のドレイン領域およびソース領域を画定する前記M字状RX領域の前記上部水平部分と、を製造することを含み、前記プルダウン・デバイスN1とN2の間に共通ソース領域がある、請求項18に記載の方法。
- 前記左および右のポリシリコン導体領域の上の部分と交差するW字状RX領域の水平ベースと、前記左のポリシリコン導体領域と交差し前記プルアップ・デバイスP1を画定する前記W字状RX領域の下部水平部分であって、前記左のポリシリコン導体領域が前記プルアップ・デバイスP1のゲートを画定し前記RX領域が前記プルアップ・デバイスP1のドレイン領域およびソース領域を画定する前記W字状RX領域の下部水平部分と、前記右のポリシリコン導体領域と交差し前記プルアップ・デバイスP2を画定する前記W字状RX領域の前記下部水平部分であって、前記右のポリシリコン導体領域が前記プルアップ・デバイスP2のゲートを画定し前記RX領域が前記プルアップ・デバイスP2のソース領域およびドレイン領域を画定する前記W字状RX領域の前記下部水平部分と、を製造することを含み、前記プルアップ・デバイスP1とP2の間に共通ソース領域がある、請求項19に記載の方法。
- 交差結合されたpnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2であって、前記N1、N2デバイスがグランドに接続されているpnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2と、
第1のビットラインと、デバイスP1とN1の接合点の間に結合された第1のパスゲートであって、該ゲートがワードラインに結合されている第1のパスゲートと、
第2のビットラインと、デバイスP2とN2の接合点の間に結合された第2のパスゲートであって、該ゲートが前記ワードラインに結合されている第2のパスゲートとを備えるSRAMセルであって、
前記P1、P2デバイスがN+拡散領域を通して電源VDDに結合されているSRAMセル。 - 前記P1、P2デバイスが、前記ワードラインとN+拡散ランナの交点で、N+拡散領域を通して前記電源VDDに結合されている、請求項21に記載のSRAMセル。
- チップのポリシリコン導体(PC)レベル、第1の金属(M1)レベル、および第2の金属(M2)レベルの範囲内で完全にチップ上に形成される、請求項21に記載のSRAMセル。
- 一直線のポリシリコン導体レベル・ワードラインおよび、前記SRAMセルの周囲境界に配置されたグランド・コンタクトを備えて形成された、請求項23に記載のSRAMセル。
- 前記第1の金属レベルが広域ワードラインおよび電源VDDを含み、かつ前記第2の金属レベルが前記ビットラインおよびグランドを含むように形成された、請求項23に記載のSRAMセル。
- Pウェル・コンタクトおよびNウェル・コンタクトを備えて作られた、請求項21に記載のSRAMセル。
- 前記第1および第2のパスゲートがpnpデバイスである、請求項21に記載のSRAMセル。
- ポリシリコン導体レベル・ワードラインが、チップを横切って一直線に延び、M字状RX(トレンチ分離領域で分離された能動シリコン領域)領域の左および右の脚部と交差し、前記左の交差部が前記第1のパスゲートを画定し、前記ワードラインが前記第1のパスゲートのゲートを画定し前記RX領域が前記第1のパスゲートのソース領域およびドレイン領域を画定し、さらに、前記右の交差部が前記第2のパスゲートを画定し、前記ワードラインが前記第2のパスゲートのゲートを画定し前記RX領域が前記第2のパスゲートのソース領域およびドレイン領域を画定する、請求項21に記載のSRAMセル。
- 左および右のポリシリコン導体領域が、前記チップの相対する左および右部分で垂直方向に延び、前記M字状RX領域の上部水平部分が前記左のポリシリコン導体領域と交差し前記プルダウン・デバイスN1を画定し、前記左のポリシリコン導体領域が前記プルダウン・デバイスN1のゲートを画定し前記RX領域が前記プルダウン・デバイスN1のドレイン領域およびソース領域を画定し、前記M字状RX領域の上部水平部分が前記右のポリシリコン導体領域と交差し前記プルダウン・デバイスN2を画定し、前記右のポリシリコン導体領域が前記プルダウン・デバイスN2のゲートを画定し前記RX領域が前記プルダウン・デバイスN2のソース領域およびドレイン領域を画定し、前記プルダウン・デバイスN1とN2の間に共通ソース領域がある、請求項28に記載のSRAMセル。
- W字状RX領域の水平ベースが前記左および右のポリシリコン導体領域の上の部分と交差し、前記W字状RX領域の下部水平部分が前記左のポリシリコン導体領域と交差し前記プルアップ・デバイスP1を画定し、前記左のポリシリコン導体領域が前記プルアップ・デバイスP1のゲートを画定し前記RX領域が前記プルアップ・デバイスP1のドレイン領域およびソース領域を画定し、前記W字状RX領域の下部水平部分が前記右のポリシリコン導体領域と交差し前記プルアップ・デバイスP2を画定し、前記右のポリシリコン導体領域が前記プルアップ・デバイスP2のゲートを画定し前記RX領域が前記プルアップ・デバイスP2のソース領域およびドレイン領域を画定し、前記プルアップ・デバイスP1とP2の間に共通ソース領域がある、請求項29に記載のSRAMセル。
- SRAMセルを製造する方法であって、
pnpプルアップ・デバイスP1、P2およびnpnプルダウン・デバイスN1、N2を交差結合するステップであって、前記P1、P2デバイスが電源VDDに接続されるステップと、
第1のビットラインと、デバイスP1とN1の接合点の間に第1のパスゲートを結合し、かつ該ゲートをワードラインに結合するステップと、
第2のビットラインと、デバイスP2とN2の接合点の間に第2のパスゲートを結合し、かつ該ゲートを前記ワードラインに結合するステップと、
前記P1、P2デバイスをN+拡散領域を通して電源VDDに結合するステップとを備える方法。 - 前記P1、P2デバイスを、前記ワードラインとN+拡散ランナの交点でN+拡散領域を通して前記電源VDDに結合することを含む、請求項31に記載の方法。
- チップのポリシリコン導体(PC)レベル、第1の金属(M1)レベル、および第2の金属(M2)レベルの範囲内で完全にチップ上に前記SRAMセルを製造することを含む、請求項31に記載の方法。
- 一直線のポリシリコン導体レベル・ワードラインおよび、前記SRAMセルの周囲境界に配置されたグランド・コンタクトを有する前記SRAMセルを製造することを含む、請求項33に記載の方法。
- 前記第1の金属レベルが広域ワードラインおよび電源VDDを含み、前記第2の金属レベルが前記ビットラインおよびグランドを含む前記SRAMセルを製造することを含む、請求項33に記載の方法。
- Pウェル・コンタクトおよびNウェル・コンタクトを有する前記SRAMセルを製造することを含む、請求項31に記載の方法。
- 前記第1および第2のパスゲートをnpnデバイスとして製造することを含む、請求項31に記載の方法。
- チップを横切って一直線に延び、かつM字状RX(トレンチ分離領域で分離された能動シリコン領域)領域の左および右の脚部と交差するポリシリコン導体レベル・ワードラインを製造することを含み、前記左の交差部が前記第1のパスゲートを画定し、前記ワードラインが前記第1のパスゲートのゲートを画定し前記RX領域が前記第1のパスゲートのソース領域およびドレイン領域を画定し、前記右の交差部が前記第2のパスゲートを画定し、前記ワードラインが前記第2のパスゲートのゲートを画定し前記RX領域が前記第2のパスゲートのソース領域およびドレイン領域を画定する、請求項31に記載の方法。
- 前記チップの相対する左および右部分で垂直方向に延びる左および右のポリシリコン導体領域と、前記左のポリシリコン導体領域と交差し前記プルダウン・デバイスN1を画定する前記M字状RX領域の上部水平部分であって、前記左のポリシリコン導体領域が前記プルダウン・デバイスN1のゲートを画定し前記RX領域が前記プルダウン・デバイスN1のドレイン領域およびソース領域を画定する前記M字状RX領域の上部水平部分と、前記右のポリシリコン導体領域と交差し前記プルダウン・デバイスN2を画定する前記M字状RX領域の前記上部水平部分であって、前記右のポリシリコン導体領域が前記プルダウン・デバイスN2のゲートを画定し前記RX領域が前記プルダウン・デバイスN2のソース領域およびドレイン領域を画定する前記M字状RX領域の前記上部水平部分と、を製造することを含み、前記プルダウン・デバイスN1とN2の間に共通ソース領域がある、請求項38に記載の方法。
- 前記左および右のポリシリコン導体領域の上の部分と交差するW字状RX領域の水平ベースと、前記左のポリシリコン導体領域と交差し前記プルアップ・デバイスP1を画定する前記W字状RX領域の下部水平部分であって、前記左のポリシリコン導体領域が前記プルアップ・デバイスP1のゲートを画定し前記RX領域が前記プルアップ・デバイスP1のドレイン領域およびソース領域を画定する前記W字状RX領域の下部水平部分と、前記右のポリシリコン導体領域と交差し前記プルアップ・デバイスP2を画定する前記W字状RX領域の前記下部水平部分であって、前記右のポリシリコン導体領域が前記プルアップ・デバイスP2のゲートを画定し前記RX領域が前記プルアップ・デバイスP2のソース領域およびドレイン領域を画定する前記W字状RX領域の前記下部水平部分と、を製造することを含み、前記プルアップ・デバイスP1とP2の間に共通ソース領域がある、請求項39に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/771,824 US6856031B1 (en) | 2004-02-03 | 2004-02-03 | SRAM cell with well contacts and P+ diffusion crossing to ground or N+ diffusion crossing to VDD |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005236282A true JP2005236282A (ja) | 2005-09-02 |
JP4425153B2 JP4425153B2 (ja) | 2010-03-03 |
Family
ID=34116909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005026929A Expired - Fee Related JP4425153B2 (ja) | 2004-02-03 | 2005-02-02 | Sramセル |
Country Status (4)
Country | Link |
---|---|
US (1) | US6856031B1 (ja) |
JP (1) | JP4425153B2 (ja) |
CN (1) | CN100479165C (ja) |
TW (1) | TWI315523B (ja) |
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US9263550B2 (en) | 2014-04-17 | 2016-02-16 | International Business Machines Corporation | Gate to diffusion local interconnect scheme using selective replacement gate flow |
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JPH07147269A (ja) | 1993-11-24 | 1995-06-06 | Tokyo Electron Ltd | 処理装置 |
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-
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- 2005-01-27 TW TW094102534A patent/TWI315523B/zh not_active IP Right Cessation
- 2005-02-02 JP JP2005026929A patent/JP4425153B2/ja not_active Expired - Fee Related
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---|---|
CN1652337A (zh) | 2005-08-10 |
TWI315523B (en) | 2009-10-01 |
TW200531065A (en) | 2005-09-16 |
JP4425153B2 (ja) | 2010-03-03 |
US6856031B1 (en) | 2005-02-15 |
CN100479165C (zh) | 2009-04-15 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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RD03 | Notification of appointment of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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