CN1652337A - 静态随机存取存储器单元及制造方法 - Google Patents
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Abstract
一种具有P阱和N阱接触并且优选地具有接地的P+扩散的低成本SRAM(静态随机存取存储器)单元。该SRAM单元在M2金属层实现并且其单元通闸泄漏、功能和制造成品率得到改善。该SRAM单元包括交叉连接的pnp上拉装置P1、P2和npn下拉装置N1、N2，其中该P1、P2装置与电源VDD相连接，该N1、N2装置通过P+扩散区接地。第一通闸连接在第一位线和该装置P1和N1的接合点之间，并且其栅极连接到一字线上，第二通闸连接在第二位线和该装置P2和N2的接合点之间，并且其栅极连接到该字线上。
Description
技术领域
本发明一般涉及具有P和N阱接触并且优选地具有与地相交的P+扩散的低成本SRAM(静态随机存取存储器)单元，更具体地涉及一种用于一SRAM单元的低成本设计，该SRAM单元在M2金属层实现并且其单元通闸(passgate)泄漏、功能和制造成品率得到改善。
背景技术
起初，图1、2、4和5中示出的所有尺寸都是以微米表示的，并且图1和2还示出SRAM单元的以微米表示的尺寸。
图1示出现有技术的90nm节点工艺SRAM单元的电路布局的俯视图。图1仅示出SRAM单元和芯片的PC(多晶硅导体)区域、RX(活性硅导体区域，被沟槽隔离区域隔离开)区域和M1(第一金属)层，而未示出M2和M3(第二和第三金属)层。
图2示出图1的简化视图，仅示出SRAM单元和芯片的PC和RX区域，而没有示出M1金属层。
现有技术中的90nm节点工艺SRAM单元是在一基层PC(多晶硅导体)层、覆在上面的底层M1金属层、下一个较高的金属层M2和下一个较高的金属层M3中制造的。该现有技术中的90nm节点工艺SRAM单元被制造为具有位于10处的一形状为弯曲的V形的PC层字线WL和一M2金属层位线BL。对于大的SRAM阵列，PC层对于全局字线不是足够有效的导体，而必须使用M3金属层来实现该全局字线。
总之，PC层包含字线WL，M2金属层包含地GND和VDD电源(其通过M1金属层相连接，如图1中的M1 GND和M1 VDD所示，该M1 GND和M1 VDD与相邻的SRAM单元相连接)和位线BL，并且M3层包含全局字线。现有技术的SRAM单元包括8.5个CA(接触)、2个V1(过孔)，而没有PW(P阱)和NW(N阱)接触，这需要在图1所示的电路之外的芯片上设置额外的裸片面积(real estate)以用于到PW和NW的周期性接触。
图3示出现有技术的90nm节点工艺SRAM单元的电路示意图。现有技术的90nm节点工艺SRAM单元的电路是众所周知的，包括交叉连接的(cross-coupled)pnp上拉装置P1、P2和npn下拉装置N1、N2，其中P1、P2装置与电源VDD相连接，N1、N2装置直接与地GND相连接。左侧的npn通闸NL连接在左侧位线BL和装置P1和N1的接合点之间，并且其栅极连接到字线WL上。右侧npn通闸NR连接在右侧位线BR和装置P2和N2的接合点之间，并且其栅极连接到字线WL上。
参照图1并更清楚地参照图2，PC(多晶硅导体)层WL水平延伸过芯片的下部并且其中间的形状为V型下降10，并与底部的M形N+RX(活性硅导体)区域的左、右引腿相交，其中左腿上的相交处限定了通闸NL，WL限定了栅极G而RX区域限定了通闸NL的源极S和漏极D区域，右腿上的相交处限定了通闸NR，WL限定了栅极G而RX区域限定了通闸NR的源极S和漏极D区域。
如图1和2所示，左和右PC区域在SRAM单元的相对的左和右部分上垂直延伸。
底部的M形RX区域的顶部水平部分与左侧PC区域相交并限定了下拉装置N1，其中该左侧PC区域限定了该下拉装置N1的栅极G而RX区域限定了N1的漏极D和源极S区域。底部的M形RX区域的顶部水平部分与右侧PC区域相交并限定了下拉装置N2，其中该右侧PC区域限定了该下拉装置N2的栅极G而RX区域限定了N2的源极S和漏极D区域，在下拉装置N1和N2之间有一共源极区域S。
顶部W形的P+RX(活性硅导体)区域的水平基部与左侧和右侧PC区域的上部相交。
顶部W形的RX区域的底部水平部分与左侧PC区域相交并限定了上拉装置P1，其中该左侧PC区域限定了该上拉装置P1的栅极G而RX区域限定了P1的漏极D和源极S区域。顶部W形的RX区域的底部水平部分与右侧PC区域相交并限定了上拉装置P2，其中该右侧PC区域限定了该上拉装置P2的栅极G而RX区域限定了P2的源极S和漏极D，在上拉装置P1和P2之间有一共源极区域S。
如图1所示，PC层字线WL的V形部分绕过GND接触CA 12。PC层字线WL绕过GND接触12是M3金属层用作全局字线、以及如在10处示出的45°PC层倾斜过通闸的主要原因。
现有技术的单元的行为会由于RX/PC掩模/层的未对准而出偏差。
制造好的SRAM单元的通闸泄漏也会在批次之间发生很大的波动并且在大多数情况下非常高。
存在对可在M2金属层实现并且可较好地控制单元通闸泄漏的低成本SRAM单元的需要。
发明内容
本发明提供了一种具有阱接触以及优选地一与地相交的P+扩散或可选择地一与VDD相交的N+扩散的低成本的SRAM单元，更具体地，提供了一种在M2金属层实现并且其单元通闸泄漏、功能性和制造成品率得到改善的SRAM单元的低成本设计。
该SRAM单元包括P阱和N阱接触，并且优选地包括一与地相交的P+扩散。该SRAM单元在M2金属层实现，并且在其单元通闸泄漏、功能性和制造成品率方面得到改善。该SRAM单元包括交叉连接的pnp上拉装置P1、P2和npn下拉装置N1、N2，其中该P1、P2装置与电源VDD相连接，该N1、N2通过一P+扩散区域接地。第一通闸连接在第一位线和装置P1和N1的接合点之间，其栅极连接在一字线上，并且第二通闸连接在第二位线和该装置P2、N2的接合点之间，并且其栅极与该字线相连接。
附图说明
从下面参照附图对本发明的几个实施例的详细描述中，本技术领域内的技术人员更易于了解涉及一具有阱接触和与地相交的P+扩散或与VDD相交的N+扩散的SRAM单元的本发明的上述目标和优点，在不同附图中类似的元件由同样的标号表示。
图1示出现有技术的90nm节点工艺SRAM单元的电路布局的俯视图，并仅示出SRAM单元的PC(多晶硅导体)区域、RX(动态硅导体区域，被沟槽隔离区域隔离开)区域和M1层，而未示出M2和M3层。
图2示出图1的简化视图，仅示出SRAM单元的PC和RX区域，而没有示出M1金属层。
图3示出现有技术的90nm节点工艺SRAM单元的电路示意图。
图4示出本发明的SRAM单元的一优选实施例的电路布局的俯视图，并仅示出SRAM单元和芯片的PC区域、RX区域和M1层，而未示出M2和M3层。
图5示出图4的简化视图，并仅示出SRAM单元和芯片的PC和RX区域，而没有示出M1金属层。
图6示出本发明的SRAM单元的电路示意图。
图7是一PFET通闸单元的另一可选择实施例的示意图，该PFET通闸单元在概念上与图6的示意图类似，但是其中所有的N装置都换成P装置，所有的P装置都换成N装置，并且VDD和GND已对换。
具体实施方式
在现有技术的SRAM单元中，PC层字线WL在10处绕过GND接触12是M3金属层用作全局字线、以及45°PC层倾斜过通闸的主要原因。此外，需要位于PC层的下拉NFET的伪锚(pseudo anchor)14以使在PC层拐角和CA层拐角之间的16处的短路最小化，并且由于该伪锚，PC层字线WL必须在18处在通闸的边缘向下凹。
认识到现有技术中的这些问题，如图4所示，本发明将GND接触40移动到单元的边界。则如图5所示，下拉NFET的GND接触通过在P阱和底部的M形RX区域的中心腿之间形成的P+扩散相交处42连接。
本发明提供了一具有P和N阱接触和一到地的P+扩散相交处的低成本的SRAM单元，该单元在M2金属层中实现并且其单元通闸泄漏，功能性和制造成品率得到改善。
图4示出本发明的一SRAM单元的优选实施例的电路布局的俯视图，并且仅示出该SRAM单元的PC(多晶硅导体)区域、RX(在沟槽隔离区域内被隔离的活性硅导体区域)区域、和M1层，而未示出M2和M3金属层。
图5示出图4的简化视图，仅示出SRAM单元的PC和RX区域，而没有示出M1金属层。
图4示出根据本发明的SRAM单元的布局的俯视图。本发明的SRAM单元具有由于改变GND接触40的位置而得到的直的PC层字线WL，和一M2金属层位线BL。M1金属层现在用于实现由M1 GWL示出的全局字线GWL，也用于实现由M1 VDD示出的电源VDD。总之，PC层包含字线WL，M1金属层包含全局字线GWL和VDD电源，M2金属层包含位线BL和地GND，在该SRAM单元的构造中没有使用M3金属层。
本发明的SRAM单元包含8.0个CA(接触)，这少于现有技术的8.5个CA(0.5个CA是因为共享一CA)，1.5个V1(过孔)，这少于现有技术的2.0个V1，并且还提供了PW和NW接触。
图6示出本发明的SRAM单元的电路示意图。与现有技术的SRAM单元的电路类似，该电路包括交叉连接的pnp上拉装置P1、P2，和npn下拉装置N1、N2，其中该P1、P2装置与电源VDD相连接。N1、N2装置通过P+扩散区域相连接，该区域示出为对地GND的0.5K电阻，这不同于现有技术的SRAM单元。左侧npn通闸NL连接在左侧位线BL和装置P1和N1的接合点之间，其栅极与字线WL相连接。右侧npn通闸NR连接在右侧位线BL和装置P2和N2的接合点之间，其栅极与字线WL相连接。
参照图4并更清楚地参照图5，PC层WL水平笔直地延伸过SRAM单元的下部(而不象现有技术那样在中部具有一V形下降10)，并与底部的M形N+RX区域的左、右腿相交，左腿上的相交处限定了通闸NL，其中WL限定了栅极G而RX区域限定了通闸WL的源极S和漏极D，而右腿上的相交处限定了通闸NR，其中WL限定了栅极G而RX区域限定了通闸WR的源极S和漏极D。
如图4和5所示，左侧和右侧PC区域在该SRAM单元的相对的左侧和右侧部分上垂直延伸。
底部的M形RX区域的顶部水平部分与左侧PC区域相交并限定了下拉装置N1，其中该左侧PC区域限定了该下拉装置N1的栅极G而RX区域限定了N1的漏极D和源极S区域。底部的M形RX区域的顶部水平部分与右侧PC区域相交并限定了下拉装置N2，其中该右侧PC区域限定了该下拉装置N2的栅极G而RX区域限定了N2的漏极D和源极S区域，在下拉装置N1和N2之间有一共源极区域S。
顶部的W形P+RX区域的水平基部与左侧和右侧PC区域的上部相交。
顶部W形的RX区域的底部水平部分与左侧PC区域相交并限定了上拉装置P1，其中该左侧PC区域限定了该上拉装置P1的栅极G而RX区域限定了P1的漏极D和源极S区域。该W形的RX区域的底部水平部分与右侧PC区域相交并限定了上拉装置P2，其中该右侧PC区域限定了该上拉装置P2的栅极G而RX区域限定了P2的漏极D和源极S区域，在上拉装置P1和P2之间有一共源极区域S。
图4示出PW接触在该单元的下部的位置，并且还示出在该单元的上部围绕该VDD电源的NW接触的位置。图4和图5示出下部虚线掩膜BP1的位置，该掩膜用于在该RX区域的活性硅内形成P+扩散。示为PW CONT的P阱接触在底部的M形RX区域的中央腿与虚线掩膜BP1内的P+扩散相重叠的区域内形成。图4和5还示出上部虚线掩膜BP2的位置，该掩膜用于在RX区域的活性硅内形成一N+扩散，并且示为NW CONT的N阱接触在上部W形RX区域的中央腿与虚线掩膜BP2的区域内的N+扩散相重叠的区域内形成。
本发明的总的优点如下：
| 本发明 | 现有技术 | 优点 |
| 直的局部PC局部WL | 弯曲的PC局部WL | 没有覆盖的担心没有不可控制的泄漏或功能故障 |
| 用于全局字线的水平M1 | 没有空闲的M1通道 | 低成本设计，不需要M3，不担心PC字线压降 |
| M1 VDD，M2 GND和BL | M2 VDD和GND，M2BL | GND总线更强健 |
| 8个CA，1.5个V1 | 8.5个CA，2个V1 | 成品率更高 |
| 内置阱接触 | 阱接触位于单元外部 | 阵列布局较小，阱泄漏较少，锁定(latch-up)的可能性较小 |
这些优点的代价是该P+扩散与GND接触之间的额外的电阻，对于该具体布局该电阻为大约500欧姆，并且该电阻是在PC字线和到达该GND接触的P+扩散道(diffusion runner)的交叉处形成的。
这就象一PFET位于PW上，而不是位于NW上。
从WL切换直到200mV的BL差的读访问从0.57ns到0.6ns下降～5％，这对于90nm节点工艺电路设计是微不足道的，该种电路设计的典型周期在从2ns到10ns的范围。此外，读访问中的任何下降都由写时间的相似量的改进补偿了。
下面列表示出噪声容限。存在轻微的下降，但是其增量小于仿真的精度。
| 本发明单元的半选 | 现有技术单元的半选 | 本发明单元的待机情况 | 现有技术单元的待机情况 | |
| Inm0(ua) | 41.1 | 41.2 | 79.7 | 84.3 |
| Inm1(ua) | 11.0 | 11.5 | 27.8 | 27.9 |
| Vnm0(mV) | 339 | 351 | 447 | 439 |
| Vnm1(mV) | 624 | 634 | 754 | 761 |
通过在P+扩散和PC的相交处植入一P+沟道可消除该接地电阻。
类似的概念可在一PFET通闸单元的另一可选择实施例中实现，在该情况中，将是N+扩散与VDD相交。图7是一PFET通闸单元的示意图，该PFET通闸单元在概念上与图6的示意图类似，但是其中所有的N装置都换成P装置，所有的P装置都换成N装置，并且VDD和GND已对换。
尽管这里详细说明了涉及一种具有阱接触和与地相交的P+扩散或与VDD相交的N+扩散的SRAM单元的本发明的几个实施例和变型，但是对于本技术领域内的技术人员很明显，本发明的公开和教导意味着可进行许多可选择的设计。
Claims (40)
1.一种SRAM单元，其包括：
交叉连接的pnp上拉装置P1、P2和npn下拉装置N1、N2，该P1、P2装置与电源VDD相连接；
第一通闸，其连接在第一位线和装置P1和N1的接合点之间，其栅极与字线相连接；
第二通闸，其连接在第二位线和装置P2、N2的接合点之间，其栅极与该字线相连接；并且
其中该N1、N2装置通过P+扩散区域接地。
2.根据权利要求1的SRAM单元，其特征在于，该N1、N2装置在该字线与P+扩散道的交叉处通过P+扩散区域接地。
3.根据权利要求1的SRAM单元，其特征在于，该单元是在芯片上完全在芯片的PC(多晶硅导体)层、M1(第一金属)层和M2(第二金属)层内制造的。
4.根据权利要求3的SRAM单元，其特征在于，该单元制造成具有直的PC层字线和位于该SRAM单元的外周边处的地接触。
5.根据权利要求3的SRAM单元，其特征在于，该单元制造成该M1层包含全局字线和电源VDD，并且该M2层包含位线和地。
6.根据权利要求1的SRAM单元，其特征在于，该单元制造成具有P阱接触和N阱接触。
7.根据权利要求1的SRAM单元，其特征在于，该第一和第二通闸是npn装置。
8.根据权利要求1的SRAM单元，其特征在于，PC(多晶硅导体)层字线笔直延伸过芯片，并且与M形RX(被沟槽隔离区域隔离开的活性硅区域)区域的左、右腿相交，其中左腿上的相交处限定了该第一通闸，该字线限定了该第一通闸的栅极而该RX区域限定了该第一通闸的源极和漏极区域，并且右腿上的相交处限定了该第二通闸，该字线限定了该第二通闸的栅极而该RX区域限定了该第二通闸的源极和漏极区域。
9.根据权利要求8的SRAM单元，其特征在于，左侧和右侧PC区域在该芯片的相对的左侧和右侧部分上垂直延伸，该M形RX区域的顶部水平部分与该左侧PC区域相交并限定了该下拉装置N1，其中该左侧PC区域限定了该下拉装置N1的栅极而该RX区域限定了N1的漏极和源极区域，该M形RX区域的该顶部水平部分与该右侧PC区域相交并限定了该下拉装置N2，其中该右侧PC区域限定了该下拉装置N2的栅极而该RX区域限定了N2的源极和漏极区域，在该下拉装置N1和N2之间有共源极区域。
10.根据权利要求9的SRAM单元，其特征在于，W形RX区域的水平基部与该左侧和右侧PC区域的上部相交，该W形RX区域的底部水平部分与该左侧PC区域相交并限定了该上拉装置P1，其中该左侧PC区域限定了该上拉装置P1的栅极而该RX区域限定了P1的漏极和源极区域，该W形RX区域的该底部水平部分与该右侧PC区域相交并限定了该上拉装置P2，其中该右侧PC区域限定了该上拉装置P2的栅极而该RX区域限定了P2的源极和漏极区域，在该上拉装置P1和P2之间有共源极区域。
11.一种制造SRAM单元的方法，该方法包括：
使pnp上拉装置P1、P2和npn下拉装置N1、N2交叉连接，该P1、P2装置与电源VDD相连接；
将第一通闸连接在第一位线与装置P1和N1的接合点之间，并将该通闸的栅极与字线相连接；
将第二通闸连接在第二位线与该装置P2和N2的接合点之间，并将该通闸的栅极与该字线相连接；以及
使该N1、N2装置通过P+扩散区域接地。
12.根据权利要求11的方法，其特征在于，该方法包括使该N1、N2装置在该字线与P+扩散道的交叉处通过P+扩散区域接地。
13.根据权利要求11的方法，其特征在于，该方法包括在芯片上完全在芯片的PC(多晶硅导体)层、M1(第一金属)层和M2(第二金属)层内制造该SRAM单元。
14.根据权利要求13的方法，其特征在于，该方法包括将该SRAM单元制造成具有直的PC层字线和位于该SRAM单元的外周边处的地接触。
15.根据权利要求13的方法，其特征在于，该方法包括将该SRAM单元制造成该M1层包含全局字线和电源VDD，并且该M2层包含位线和地。
16.根据权利要求11的方法，其特征在于，该方法包括将该SRAM单元制造成具有P阱接触和N阱接触。
17.根据权利要求11的方法，其特征在于，该方法包括将该第一和第二通闸制造成npn装置。
18.根据权利要求11的方法，其特征在于，该方法包括制造笔直延伸过芯片并且与M形RX(被沟槽隔离区域隔离开的活性硅区域)区域的左、右腿相交的PC(多晶硅导体)层字线，其中左腿上的相交处限定了该第一通闸，该字线限定了该第一通闸的栅极而该RX区域限定了该第一通闸的源极和漏极区域，而右腿上的相交处限定了该第二通闸，该字线限定了该第二通闸的栅极而该RX区域限定了该第二通闸的源极和漏极区域。
19.根据权利要求18的方法，其特征在于，该方法包括制造在该芯片的相对的左侧和右侧部分上垂直延伸的左侧和右侧PC区域，该M形RX区域的顶部水平部分与该左侧PC区域相交并限定了该下拉装置N1，其中该左侧PC区域限定了该下拉装置N1的栅极而该RX区域限定了N1的漏极和源极区域，该M形RX区域的该顶部水平部分与该右侧PC区域相交并限定了该下拉装置N2，其中该右侧PC区域限定了该下拉装置N2的栅极而该RX区域限定了N2的源极和漏极区域，在该下拉装置N1和N2之间有共源极区域。
20.根据权利要求19的方法，其特征在于，该方法包括制造与该左侧和右侧PC区域的上部相交的W形RX区域的水平基部，其中该W形的RX区域的底部水平部分与该左侧PC区域相交并限定了该上拉装置P1，该左侧PC区域限定了该上拉装置P1的栅极而该RX区域限定了P1的漏极和源极区域，该W形的RX区域的该底部水平部分与该右侧PC区域相交并限定了该上拉装置P2，其中该右侧PC区域限定了该上拉装置P2的栅极而该RX区域限定了P2的源极和漏极区域，在该上拉装置P1和P2之间有共源极区域。
21.一种SRAM单元，其包括：
交叉连接的pnp上拉装置P1、P2和npn下拉装置N1、N2，该N1、N2装置接地；
第一通闸，其连接在第一位线与装置P1和N1的接合点之间，并且其栅极与字线相连接；
第二通闸，其连接在第二位线与该装置P2和N2的接合点之间，并且其栅极与该字线相连接；以及
其中该P1、P2装置通过N+扩散区域与电源VDD相连接。
22.根据权利要求21的SRAM单元，其特征在于，该P1、P2装置在该字线与N+扩散道的交叉处通过N+扩散区域连接到该电源VDD。
23.根据权利要求21的SRAM单元，其特征在于，该单元是在芯片上完全在芯片的PC(多晶硅导体)层、M1(第一金属)层和M2(第二金属)层内制造的。
24.根据权利要求23的SRAM单元，其特征在于，该单元制造成具有直的PC层字线和位于该SRAM单元的外周边处的地接触。
25.根据权利要求23的SRAM单元，其特征在于，该单元制造成该M1层包含全局字线和电源VDD，该M2层包含位线和地。
26.根据权利要求21的SRAM单元，其特征在于，该单元制造成具有P阱接触和N阱接触。
27.根据权利要求21的SRAM单元，其特征在于，该第一和第二通闸是pnp装置。
28.根据权利要求21的SRAM单元，其特征在于，PC(多晶硅导体)层字线笔直延伸过芯片，并且与M形RX(被沟槽隔离区域隔离开的活性硅区域)区域的左、右腿相交，其中左腿上的相交处限定了该第一通闸，该字线限定了该第一通闸的栅极而该RX区域限定了该第一通闸的源极和漏极区域，而右腿上的相交处限定了该第二通闸，该字线限定了该第二通闸的栅极而该RX区域限定了该第二通闸的源极和漏极区域。
29.根据权利要求28的SRAM单元，其特征在于，左侧和右侧PC区域在该芯片的相对的左侧和右侧部分上垂直延伸，该M形RX区域的顶部水平部分与该左侧PC区域相交并限定了该下拉装置N1，其中该左侧PC区域限定了该下拉装置N1的栅极而该RX区域限定了N1的漏极和源极区域，该M形RX区域的该顶部水平部分与该右侧PC区域相交并限定了该下拉装置N2，其中该右侧PC区域限定了该下拉装置N2的栅极而该RX区域限定了N2的源极和漏极区域，在该下拉装置N1和N2之间有共源极区域。
30.根据权利要求29的SRAM单元，其特征在于，W形RX区域的水平基部与该左侧和右侧PC区域的上部相交，该W形的RX区域的底部水平部分与该左侧PC区域相交并限定了该上拉装置P1，其中该左侧PC区域限定了该上拉装置P1的栅极而该RX区域限定了P1的漏极和源极区域，该W形的RX区域的该底部水平部分与该右侧PC区域相交并限定了该上拉装置P2，其中该右侧PC区域限定了该上拉装置P2的栅极而该RX区域限定了P2的源极和漏极区域，在该上拉装置P1和P2之间有共源极区域。
31.一种制造SRAM单元的方法，该方法包括：
使pnp上拉装置P1、P2和npn下拉装置N1、N2交叉连接，该P1、P2装置与电源VDD相连接；
将第一通闸连接在第一位线与装置P1和N1的接合点之间，将其栅极与字线相连接；
将第二通闸连接在第二位线与该装置P2和N2的接合点之间，将其栅极与该字线相连接；以及
将该P1、P2装置通过N+扩散区域与电源VDD相连接。
32.根据权利要求31的方法，其特征在于，该方法包括使该P1、P2装置在该字线与N+扩散道的交叉处通过N+扩散区域与该电源VDD相连接。
33.根据权利要求31的方法，其特征在于，该方法包括在芯片上完全在芯片的PC(多晶硅导体)层、M1(第一金属)层和M2(第二金属)层内制造该单元。
34.根据权利要求33的方法，其特征在于，该方法包括将该SRAM单元制造成具有直的PC层字线和位于该SRAM单元的外周边处的地接触。
35.根据权利要求33的方法，其特征在于，该方法包括将该SRAM单元制造成该M1层包含全局字线和电源VDD，该M2层包含位线和地。
36.根据权利要求31的方法，其特征在于，该方法包括将该SRAM单元制造成具有P阱接触和N阱接触。
37.根据权利要求31的方法，其特征在于，该方法包括将该第一和第二通闸制造成npn装置。
38.根据权利要求31的方法，其特征在于，该方法包括制造笔直延伸过芯片并且与M形RX(被沟槽隔离区域隔离开的活性硅区域)区域的左、右腿相交的PC(多晶硅导体)层字线，其中左腿上的相交处限定了该第一通闸，该字线限定了该第一通闸的栅极而该RX区域限定了该第一通闸的源极和漏极区域，而右腿上的相交处限定了该第二通闸，该字线限定了该第二通闸的栅极而该RX区域限定了该第二通闸的源极和漏极区域。
39.根据权利要求38的方法，其特征在于，该方法包括制造在该芯片的相对的左侧和右侧部分上垂直延伸的左侧和右侧PC区域，该M形RX区域的顶部水平部分与该左侧PC区域相交并限定了该下拉装置N1，其中该左侧PC区域限定了该下拉装置N1的栅极而该RX区域限定了N1的漏极和源极区域，该M形RX区域的该顶部水平部分与该右侧PC区域相交并限定了该下拉装置N2，其中该右侧PC区域限定了该下拉装置N2的栅极而该RX区域限定了N2的源极和漏极区域，在该下拉装置N1和N2之间有共源极区域。
40.根据权利要求39的方法，其特征在于，该方法包括制造与该左侧和右侧PC区域的上部相交的W形RX区域的水平基部，该W形的RX区域的底部水平部分与该左侧PC区域相交并限定了该上拉装置P1，其中该左侧PC区域限定了该上拉装置P1的栅极而该RX区域限定了P1的漏极和源极区域，该W形的RX区域的该底部水平部分与该右侧PC区域相交并限定了该上拉装置P2，其中该右侧PC区域限定了该上拉装置P2的栅极而该RX区域限定了P2的源极和漏极区域，在该上拉装置P1和P2之间有共源极区域。
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