CN101097959A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101097959A
CN101097959A CNA2007101263470A CN200710126347A CN101097959A CN 101097959 A CN101097959 A CN 101097959A CN A2007101263470 A CNA2007101263470 A CN A2007101263470A CN 200710126347 A CN200710126347 A CN 200710126347A CN 101097959 A CN101097959 A CN 101097959A
Authority
CN
China
Prior art keywords
region
type
reverse gate
impurity concentration
gate region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101263470A
Other languages
English (en)
Inventor
神田良
高桥严
佐藤喜规
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101097959A publication Critical patent/CN101097959A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体装置及其制造方法。在以往的半导体装置、例如MOS晶体管中，存在由于反向栅区域的杂质浓度、其扩散形状而使得寄生晶体管容易动作的问题。本发明的半导体装置、例如MOS晶体管中，在N型外延层(3)上形成有作为反向栅区域的P型扩散层(5)。在P型扩散层(5)上形成有作为源极区域的N型扩散层(7、8)。P型扩散层(5)在比N型扩散层(7、8)还深的深部具有杂质浓度峰值而形成。通过该结构，降低寄生晶体管在基极区域的电阻值，并且抑制MOS晶体管(1)在基极区域的电位上升，抑制寄生晶体管动作。并且，提高MOS晶体管(1)对寄生晶体管动作引起的破坏的耐破坏能力。

Description

半导体装置及其制造方法
技术领域
本发明涉及防止寄生晶体管动作并提高半导体元件的耐破坏能力的半导体装置及其制造方法。
背景技术
作为现有的半导体装置及其制造方法的一实施例，公知有下述的N沟道型MOS晶体管。在P型单晶硅衬底上层积有N型外延层。在外延层上形成有N型漏极区域及P型反向栅区域。在反向栅区域上形成有N型源极区域。并且，在N型外延层上形成有栅极氧化膜及栅极电极。栅极电极由多晶硅膜形成。在此，反向栅区域通过重叠形成三个P型扩散层，实现MOS晶体管的阈值(Vth)的适当值。另外，通过将三个P型扩散层重叠，提高反向栅区域深部的杂质浓度，防止寄生NPN晶体管动作。另外，在形成反向栅区域的工序中，将栅极电极或光致抗蚀剂用作掩模，通过离子注入法而重叠形成有三个扩散层(例如，参照专利文献1)。
作为现有的半导体装置的一实施例，公知有下述的N沟道型LD(LateralDiffused：径向扩散)MOS晶体管。在N型衬底上形成有P型阱区域。在P型阱区域上形成N型阱区域，在衬底上形成双重阱构造。在P型阱区域以及N型阱区域上形成有被用作为反向栅区域的P型扩散层。另外，在作为反向栅区域的P型扩散层上形成有被用作为源极区域的N型扩散层。另一方面，在N型阱区域上形成有被用作为漏极区域的N型扩散层。通过该结构，实现LDMOS晶体管的阈值(Vth)的适当值，防止LDMOS晶体管的寄生NPN晶体管动作(例如，参照专利文献2)。
专利文献1：(日本)特开2002-314066号公报(第5～7页、图1、5～7)
专利文献2：(日本)特开平9-139438号公报(第4～6页、图1、4～6)
在现有的半导体装置中，如上所述，为了防止MOS晶体管的反向栅区域作为基极区域而构成的寄生双极晶体管动作，降低在反向栅区域的电阻值。具体而言，在沟道区域，决定MOS晶体管的阈值的扩散层与降低反向栅区域的电阻值的扩散层重叠而形成。通过该结构，考虑形成将反向栅的电阻值降低的扩散层时、掩模偏移，具有栅极电极间的间距由于该掩模偏移的影响而不缩窄的问题。并且，由于栅极电极间的间距不缩窄，产生难以缩小MOS晶体管尺寸的问题、难以降低单位面积的导通电阻值的问题。
另外，在现有的半导体装置中，在形成有将反向栅区域的电阻值降低的扩散层的区域，若配合加工技术而将栅极电极间的间距缩窄，则由于掩模偏移而有该扩散层从所希望的区域偏移形成的情况。在该情况下，沟道区域的杂质浓度位移，具有MOS晶体管的阈值的适当值变动的问题。
另外，在现有的半导体装置的制造方法中，为了抑制MOS晶体管的寄生双极晶体管动作，形成将反向栅区域的电阻值降低的扩散层。通过该制造方法，由于形成该扩散层时的掩模偏移，该扩散层会在栅极电极下方的形成有沟道的区域形成。此时，虽然能够抑制寄生双极晶体管动作，但具有MOS晶体管的阈值变动的问题。
另外，在现有的半导体装置的制造方法中，在形成反向栅区域时，决定MOS晶体管的阈值的扩散层和降低反向栅区域的电阻值的扩散层重叠形成。通过该制造方法，制造工序或掩模数量也增大，具有制造成本难以降低的问题。
发明内容
本发明是鉴于上述各问题而提出的，本发明的半导体装置，具有半导体层、形成在所述半导体层上的漏极区域、源极区域及反向栅区域、形成在所述半导体层上面的栅极氧化膜、形成在所述栅极氧化膜上的栅极电极，其特征在于，在所述反向栅区域重叠形成有所述源极区域，所述反向栅区域的杂质浓度的峰值形成在比所述反向栅区域与所述源极区域的结区域更深的所述半导体层的深部。因此，在本发明中，通过将反向栅区域的杂质浓度的峰值形成在半导体层深部，能够降低反向栅区域的电阻值。通过该结构，能够防止MOS晶体管的寄生双极晶体管的动作，并且可提高MOS晶体管的耐破坏能力。
另外，在本发明的半导体装置中，所述反向栅区域在所述结区域附近的杂质浓度为：在所述源极区域底面附近的杂质浓度是在所述源极区域表面附近的杂质浓度的3倍以上。因此，在本发明中，可实现MOS晶体管阈值的适当值，并且在半导体层深部形成有反向栅区域的杂质浓度的峰值。通过该结构，能够降低在反向栅区域的电阻值，并且可防止MOS晶体管的寄生双极晶体管的动作。
另外，在本发明的半导体装置中，所述栅极电极由多晶硅膜和钨硅膜形成，所述钨硅膜的膜厚比所述多晶硅膜的膜厚厚。因此，在本发明中，通过在栅极电极使用钨硅膜，将反向栅区域的扩散层形成在所希望的区域。通过该结构，能够缩小器件尺寸，并且降低MOS晶体管的导通电阻值。
另外，本发明的半导体装置的制造方法，包括如下的工序：在半导体层上形成栅极氧化膜及栅极电极之后，通过利用所述栅极电极的自调整技术，在所述半导体层上形成反向栅区域；以重叠在所述反向栅区域上的方式形成源极区域，在所述半导体层上形成漏极区域，在形成所述反向栅区域的工序中，将所述反向栅区域的杂质浓度的峰值形成在比所述反向栅区域与所述源极区域的结区域更深的所述半导体层的深部。因此，在本发明中，通过使用栅极电极的自调整技术而将反向栅区域形成到半导体层深部。通过该制造方法，能够将反向栅区域形成在所希望的区域，并且可缩小器件尺寸，降低MOS晶体管单位面积的导通电阻值。
另外，本发明的半导体装置的制造方法，在形成所述反向栅区域的工序中，具有加速电压为60～90(keV)的离子注入工序。因此，在本发明中，将栅极电极用作为自调整技术，将反向栅区域形成到半导体层深部。通过该制造方法能够防止MOS晶体管的寄生双极晶体管动作，并且可提高MOS晶体管的耐破坏能力。
另外，本发明的半导体装置的制造方法，其特征在于，在形成所述栅极电极的工序中，在多晶硅膜上沉积钨硅膜，使所述钨硅膜的膜厚比所述多晶硅膜的膜厚厚。因此，在本发明中，使用钨硅膜形成栅极电极。通过该制造方法，利用使用栅极电极的自调整技术，能够将反向栅区域形成到半导体层深部。
在本发明中，MOS晶体管的反向栅区域的杂质浓度的峰值形成在半导体层深部。通过该结构，可利用杂质浓度来降低反向栅区域深部的电阻值，并且可防止MOS晶体管的寄生双极晶体管动作。并且，可提高MOS晶体管的耐破坏能力。
另外，在本发明中，实现MOS晶体管的阈值的适当值，并且将反向栅区域的杂质浓度的峰值形成在半导体层深部。通过该结构，可降低在反向栅区域的电阻值，并且可防止MOS晶体管的寄生双极晶体管动作。
另外，在本发明中，MOS晶体管的栅极电极以多晶硅膜和钨硅膜的层积结构形成。通过该结构，将反向栅区域的扩散层形成在所希望的区域，可缩小器件尺寸。并且，可降低MOS晶体管的导通电阻值。
另外，在本发明中，在形成反向栅区域时，通过使用栅极电极的自调整技术而将反向栅区域形成到半导体层深部。通过该制造方法，可将反向栅区域形成在所希望的区域，并且可缩小器件尺寸。而且，可降低MOS晶体管单位面积的导通电阻值。
另外，在本发明中，在形成反向栅区域的工序中，由于使用栅极电极的自调整技术，故而使用高加速电压的离子注入法。通过该制造方法，可将反向栅区域形成到半导体深部，并且可防止MOS晶体管的寄生双极晶体管动作。
另外，在本发明中，使用钨硅膜在多晶硅膜上形成栅极电极。通过该制造方法，可通过使用栅极电极的自调整技术而将反向栅区域形成在所希望的区域。
附图说明
图1是说明本发明实施方式的半导体装置的剖面图。
图2是说明本发明实施方式的半导体装置的剖面图。
图3是说明本发明实施方式的半导体装置的图，(A)是杂质浓度曲线图，(B)是杂质浓度曲线图。
图4是说明本发明实施方式的半导体装置的制造方法的剖面图。
图5是说明本发明实施方式的半导体装置的制造方法的剖面图。
图6是说明本发明实施方式的半导体装置的制造方法的剖面图。
图7是说明本发明实施方式的半导体装置的制造方法的剖面图。
图8是说明本发明实施方式的半导体装置的制造方法的剖面图。
图9是说明本发明实施方式的半导体装置的制造方法的剖面图。
图10是说明本发明实施方式的半导体装置的制造方法的剖面图。
附图标记说明
1：N沟道型MOS晶体管；2：P型单晶硅衬底；3：N型外延层；5：P型扩散层；8：N型扩散层；9：N型扩散层；11：栅极电极；12：栅极电极；14：多晶硅膜；15：钨硅膜
具体实施方式
以下，参照图1～图3详细说明本发明一实施方式的半导体装置。图1是用于说明本发明实施方式的半导体装置的剖面图。图2是用于说明本实施方式的半导体装置的剖面图。图3是用于说明本实施方式的半导体装置的浓度曲线图。
如图1所示，N沟道型MOS晶体管1主要由P型单晶硅衬底2、N型外延层3、N型埋入扩散层4、被用作为反向栅区域的P型扩散层5、6、被用作为源极区域的N型扩散层7、8、被用作为漏极区域的N型扩散层9、10、以及栅极电极11、12构成。
N型外延层3在P型单晶硅衬底2上形成。另外，在本实施方式中，表示在衬底2上形成有一层外延层3的情况，但不限于该情况。例如，也可以在衬底上面层积有多层外延层。
N型埋入扩散层4遍及衬底2及外延层3两区域形成。如图所示，N型埋入扩散层4遍及N沟道型MOS晶体管1的形成区域形成。
P型扩散层5在外延层3上形成。在P型扩散层5上以其形成区域重叠的方式形成有P型扩散层6。并且，P型扩散层5被用作为反向栅区域，P型扩散层6被用作为反向栅引出区域。并且，位于栅极电极11、12下方的P型扩散层5被用作为沟道区域。另外，在后文中详细说明，仅通过P型扩散层5可调整沟道区域的杂质浓度，并且实现MOS晶体管1的阈值(Vth)的适当值。另外，仅通过P型扩散层5提高反向栅区域深部的杂质浓度，可降低反向栅区域的电阻值。
N型扩散层7、8形成在P型扩散层5上。在N型扩散层7、8被用作为源极区域。N型扩散层7、8和P型扩散层6与源极电极25连接并成为同电位。另外，N型扩散层7、8也可以在P型扩散层6的周围形成一环状。
N型扩散层9、10形成在外延层3上。N型扩散层9、10被用作为漏极区域。
栅极电极11、12在栅极氧化膜13上面形成。栅极电极11、12例如通过多晶硅膜14和钨硅膜15形成为所希望的膜厚。另外，栅极电极11、12也可以形成为一环状。
LOCOS(Local Oxidation of Silicon：硅的局部氧化)氧化膜16、17、18、19形成在外延层3上。在LOCOS氧化膜16、17、18、19的平坦部、其膜厚例如为3000～5000左右。
绝缘层20形成在外延层3上面。绝缘层20通过BPSG(Boron PhosphoSilicate Glass)膜、SOG(Spin On Glass)膜等形成。并且，使用公知的光刻技术例如通过使用了CHF3或CF4类的气体的干式蚀刻，在绝缘层20上形成有接触孔21、22、23。
在接触孔21、22、23上有选择地形成由例如Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成漏极电极24、26及源极电极25。另外，漏极电极24、26也可以在源极电极25的周围一环状地形成。另外，在图1所示的剖面中，向栅极电极11、12配线的配线层未作图示，在其他区域与配线层连接。
接着，使用图2～图3，对MOS晶体管1的反向栅区域的结构及MOS晶体管的特性进行说明。另外，图2所示的X轴表示从P型扩散层6向LOCOS氧化膜18侧离开的距离(μm)。另一方面，Y轴表示从外延层3的表面向深部离开的距离(μm)。另外，图3(A)表示图2所示的剖面图的A-A线方向的杂质浓度曲线。图3(B)表示图2所示的剖面图的B-B线方向的杂质浓度曲线。并且，B-B线方向的杂质浓度曲线在外延层3表面附近。
如图2所示，MOS晶体管1在N型外延层3上形成有被用作为反向栅区域的P型扩散层5，在P型扩散层5上形成有被用作为源极区域的N型扩散层8。P型扩散层5和N型扩散层8如粗线所示地形成PN结区域27。并且，N型扩散层8从N型外延层3表面扩散到0.3～0.4(μm)左右。P型扩散层5从N型外延层3表面扩散到1.2～1.4(μm)左右。
如图所示，在MOS晶体管1中，形成有将N型扩散层8作为发射极区域、将P型扩散层5作为基极区域、将N型外延层3作为集电极区域的寄生NPN晶体管。
在此，寄生NPN晶体管由于以下的动作而导通动作。首先，在MOS晶体管1导通动作时，在作为漏极区域的N型外延层3引起传导率调制。在成为电流路径的N型外延层3上产生与自由载流子(电子)成对的自由载流子(空穴)。并且，在MOS晶体管1断开时，在N型外延层3产生的自由载流子(空穴)流入P型扩散层5，在寄生NPN晶体管的发射极-基极间产生顺向偏压，由此寄生NPN晶体管导通动作。即，在P型扩散层5的电阻值大的情况下，由于流入自由载流子(空穴)而使基极区域的电位上升，成为寄生NPN晶体管容易动作的结构。
如上所述，在本实施方式中，P型扩散层5扩散到N型外延层3的声部。通过该结构，寄生NPN晶体管的基极宽度W1变宽，能够降低在基极区域的电阻值。并且，在MOS晶体管1断开时，能够抑制由于自由载流子(空穴)流入P型扩散层5造成的电位上升。结果，可抑制寄生NPN晶体管的导通动作，防止由寄生NPN晶体管的动作引起的MOS晶体管1的破坏。即，能够提高MOS晶体管1的耐破坏能力。
在图3(A)中，实线表示形成P型扩散层5时的加速电压为80(keV)时的杂质浓度曲线。虚线表示形成P型扩散层5时的加速电压为40(keV)时的杂质浓度曲线。
在实线及虚线的情况下，在从外延层3(参照图2)表面离开0.2～0.3(μm)左右的区域(与点划线交叉的区域)形成有PN结区域27(参照图2)。
具体地，与点划线交叉的杂质浓度曲线的谷间的区域为PN结区域27。这是由于，在PN结区域27，P型杂质浓度和N型杂质浓度被校正并且形成杂质浓度的低浓度区域。PN结区域27的上方为将P型扩散层5(参照图2)与N型扩散层8(参照图2)重叠形成并且作为N型扩散层7起作用的区域。另一方面，PN结区域27的下方为作为P型扩散层5起作用的区域。即，PN结区域27下方表示P型扩散层5的杂质浓度曲线。如双点划线所示，P型扩散层5在PN结区域27的深部形成有杂质浓度的峰值。并且，PN结区域27附近的P型扩散层5侧的杂质浓度，在实线的情况下为3.21×1018(1cm2)左右，在虚线情况下为1.49×1018(1cm2)左右。另外，后文中对半导体装置的制造方法进行详细说明，但该杂质浓度的不同是由于，在实线的结构中，通过在栅极电极11、12上使用钨硅膜15，能够进行基于高加速电压的离子注入，能够在外延层3深部形成杂质浓度的峰值。
在图3(B)中，实线表示形成P型扩散层5时的加速电压为80(keV)时的杂质浓度曲线。虚线表示形成P型扩散层5时的加速电压为40(keV)时的杂质浓度曲线。
在实线及虚线的情况下，自P型扩散层6(参照图2)的基准点离开1.6(μm)左右的区域(与点划线交叉的区域)形成有PN结区域27(参照图2)。
具体地，与点划线交叉的杂质浓度区域的谷间区域为PN结区域27。这是由于，在PN结区域27中，P型杂质浓度和N型杂质浓度被校正并形成杂质浓度的低浓度区域。并且，在比PN结区域27靠P型扩散层6侧，将P型扩散层5(参照图2)和N型扩散层8(参照图2)重叠形成，是作为N型扩散层8起作用的区域。另一方面，比PN结区域27靠LOCOS氧化膜18侧是作为P型扩散层5起作用的区域。即，比PN结区域28靠LOCOS氧化膜18侧，表示P型扩散层5的杂质浓度曲线。如图所示，为了实现MOS晶体管1的阈值(Vth)的适当值，在实线以及虚线的情况下，大致为相同的杂质浓度。并且，沟道区域的P型扩散层5的杂质浓度在实线以及虚线的情况下为1.00×1018(1cm2)左右。
如上所述，为了防止寄生NPN晶体管动作，需要使基极区域的电阻值降低。另一方面，设计P型扩散层5的形成条件、例如杂质浓度曲线、扩散深度等，以实现MOS晶体管1的阈值(Vth)的适当值。在本实施方式中，形成P型扩散层5时，注入离子并进行热扩散，以在N型外延层3深部具有杂质浓度峰值。由此，P型扩散层5能够提高N型外延层3深部的杂质浓度，并且可以使在沟道区域的杂质浓度为所希望的值。结果，通过提高在P型扩散层5深部的杂质浓度，能够降低寄生NPN晶体管的基极区域的电阻值。并且，能够抑制MOS晶体管1断开时由于自由载流子(空穴)流入P型扩散层5中而引起的电位上升。结果，能够抑制寄生NPN晶体管的导通动作，防止由寄生NPN晶体管的动作引起的MOS晶体管的破坏。
即，为了抑制寄生NPN晶体管的导通动作，通过设计P型扩散层5的杂质浓度曲线，P型扩散层5侧的PN结区域27附近的杂质浓度比(A-A线方向/B-B线方向)，在实线的情况下为3.21倍左右、在虚线的情况下为1.49倍左右。在本实施方式中，通过形成P型扩散层5以使上述杂质浓度比为3.0倍以上，能够抑制寄生NPN晶体管的导通动作，并且可提高MOS晶体管对由寄生NPN晶体管的动作引起的破坏的承受耐力。
另外，在本实施方式中，对栅极电极11、12为多晶硅膜14和钨硅膜15的层积结构的情况进行了说明，但不限于该情况。例如，在形成P型扩散层5的离子注入工序时，只要具有杂质不穿透栅极电极11、12的厚度即可，也可以为多晶硅膜或钨硅膜的单层结构。除此之外，在不脱离本发明主旨的范围中，可以进行各种变更。
接着，参照图4～图10对本发明一实施方式的半导体装置的制造方法进行详细说明。图4～图10是用于说明本实施方式的半导体装置的制造方法的剖面图。另外，图4～图10对图1所示的半导体装置的制造方法进行说明。
首先，如图4所示，准备P型单晶硅衬底2。在衬底2上形成氧化硅膜40，在N型埋入扩散层4的形成区域上形成开口部而有选择地去除氧化硅膜40。并且，使用氧化硅膜40作为掩模，在衬底2的表面通过旋转涂敷法涂敷含N型杂质、例如锑(Sb)的液浆41。然后，在将锑(Sb)热扩散并且形成N型埋入扩散层4之后，去除氧化硅膜40及液浆41。
接着，如图5所示，在衬底2上形成氧化硅膜42，在氧化硅膜42上形成光致抗蚀剂43。并且，使用公知的光刻技术，在形成P型埋入扩散层44、45的区域上的光致抗蚀剂43上形成开口部。然后，从衬底2的表面以40～180(keV)的加速电压、1.0×1013～1.0×1016(/cm2)的导入量离子注入P型杂质、例如硼(B)。并且，在将光致抗蚀剂43去除并且热扩散、形成P型埋入扩散层44、45之后，将氧化硅膜42去除。
接着，如图6所示，在气相外延生长装置的基座上配置衬底2，在衬底2上形成N型外延层3。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系统构成。在本实施方式中，通过使用纵型的反应炉能够使外延层的膜厚均匀性提高。通过该外延层3的形成工序中的热处理，N型埋入扩散层4以及P型埋入扩散层44、45被热扩散。
接着，使用公知的光刻技术，在外延层3上形成P型扩散层46、47。然后，在外延层3的希望的区域形成LOCOS氧化膜16、17、18、19。
接着，如图7所示，在外延层3上将用作栅极氧化膜13的氧化硅膜形成例如100～200()左右。并且，在氧化硅膜上将多晶硅膜14形成例如1000～2000()左右之后，在多晶硅膜14上将钨硅膜15形成例如2000～3000()左右。然后，使用公知的光刻技术，将多晶硅膜14及钨硅膜15有选择地去除，形成栅极电极11、12。
接着，在被用作为栅极氧化膜13的氧化硅膜上形成光致抗蚀剂48。使用公知的光刻技术，在形成P型扩散层5的区域上的光致抗蚀剂48上形成开口部。并且，从外延层3的表面以60～90(keV)的加速电压、1.0×1014～1.0×1016(/cm2)的导入量离子注入P型杂质、例如硼(B)。然后，将光致抗蚀剂48去除并热扩散，形成P型扩散层5。
此时，P型扩散层5将栅极电极11、12用作掩模并通过自调整技术形成。如上所述，通过使钨硅膜15的膜厚为2000～3000()左右，能够防止在自光致抗蚀剂48的开口部露出的栅极电极11、12的下方离子注入硼(B)。并且，如图2所说明地，可形成在外延层3的深部具有杂质浓度峰值的P型扩散层5。
具体地，将栅极电极11、12用作掩模，通过离子注入法形成P型扩散层5，此时，若仅由多晶硅膜14构成栅极电极11、12，则使其膜厚为4000()的话，在加速电压为40(keV)以上时硼(B)穿透栅极电极11、12。另一方面，栅极电极11、12的膜厚为4000()，但多晶硅膜14为1500()、钨硅膜15为2500()。在该结构中，在以80(keV)的加速电压离子注入硼(B)时，能够防止硼(B)穿透栅极电极11、12。即，通过将硼(B)难以穿透的钨硅膜15用于栅极电极11、12，能够不增厚栅极电极11、12的膜厚即通过自调整技术形成P型扩散层5。
通过该制造方法，能够省略现有的制造方法所形成的将反向栅区域的电阻值降低的扩散层。即，无需考虑由于形成反向栅区域时的掩模偏移而使得沟道区域的杂质浓度混乱的问题。因此，不考虑形成反向栅区域时的掩模偏移量而配合加工技术形成栅极电极11、12。并且，通过将栅极电极11、12间的间距W2缩短，可缩短单元间距，并且可缩小器件尺寸。即，通过仅由P型扩散层5形成反向栅区域，能够降低MOS晶体管1单位面积的导通电阻值。另外，通过降低构成反向栅区域的P型扩散层数量，能够降低掩模数量等、降低制造成本。另外，作为反向栅引出区域的P型扩散层6在后续工序中重叠在P型扩散层5上形成。
接着，如图8所示，在用作为栅极氧化膜13的氧化硅膜上形成光致抗蚀剂49。使用公知的光刻技术，在形成P型扩散层6的区域上的光致抗蚀剂49上形成开口部。并且，从外延层3的表面以50～70(keV)的加速电压、1.0×1014～1.0×1016(/cm2)的导入量离子注入P型杂质、例如硼(B)。然后，将光致抗蚀剂49去除并热扩散，形成P型扩散层6。
接着，如图9所示，在用作为栅极氧化膜13的氧化硅膜上形成光致抗蚀剂50。使用公知的光刻技术，在形成N型扩散层7、8、9、10的区域上的光致抗蚀剂50上形成开口部。并且，从外延层3的表面以90～110(keV)的加速电压、1.0×1014～1.0×1016(/cm2)的导入量离子注入N型杂质、例如磷(P)。然后，将光致抗蚀剂50去除并热扩散，形成N型扩散层7、8、9、10。
接着，如图10所示，在外延层3上，作为绝缘层20例如沉积BPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜等。并且，使用公知的光刻技术，例如通过使用有CHF3或CF4类的气体的干式蚀刻，在绝缘层20上形成接触孔21、22、23。在接触孔21、22、23中有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成漏极电极24、26及源极电极25。
另外，在本实施方式中，对形成P型扩散层5时的加速电压为60～90(keV)的情况进行了说明，但不限于该情况。例如，只要形成P型扩散层5时的杂质不穿透栅极电极，则根据栅极电极的膜厚等，加速电压也可以为90(keV)以上。此时，P型扩散层5的杂质浓度的峰值为外延层深部，另外，扩散幅度也拓宽，能够抑制寄生NPN晶体管动作。另外，对栅极电极11、12由多晶硅膜和钨硅膜双层结构形成的情况进行了说明，但不限于该情况。栅极电极例如也可以由多晶硅膜或钨硅膜单层结构形成。此时，多晶硅膜或钨硅膜只要具有离子注入的硼(B)不穿透的膜厚即可。除此之外，在不脱离本发明主旨的范围中可进行各种变更。

Claims (6)

1.一种半导体装置，具有半导体层、形成在所述半导体层上的漏极区域、源极区域及反向栅区域、形成在所述半导体层上面的栅极氧化膜、形成在所述栅极氧化膜上的栅极电极，其特征在于，
在所述反向栅区域重叠形成有所述源极区域，所述反向栅区域的杂质浓度的峰值形成在比所述反向栅区域与所述源极区域的结区域更深的所述半导体层的深部。
2.如权利要求1所述的半导体装置，其特征在于，所述反向栅区域在所述结区域附近的杂质浓度为：在所述源极区域底面附近的杂质浓度是在所述源极区域表面附近的杂质浓度的3倍以上。
3.如权利要求1所述的半导体装置，其特征在于，所述栅极电极由多晶硅膜和钨硅膜形成，所述钨硅膜的膜厚比所述多晶硅膜的膜厚厚。
4.一种半导体装置的制造方法，其特征在于，包括如下的工序：
在半导体层上形成栅极氧化膜及栅极电极之后，通过利用所述栅极电极的自调整技术，在所述半导体层上形成反向栅区域；
以重叠在所述反向栅区域上的方式形成源极区域，在所述半导体层上形成漏极区域，
在形成所述反向栅区域的工序中，将所述反向栅区域的杂质浓度的峰值形成在比所述反向栅区域与所述源极区域的结区域更深的所述半导体层的深部。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，在形成所述反向栅区域的工序中，具有加速电压为60～90(keV)的离子注入工序。
6.如权利要求4所述的半导体装置的制造方法，其特征在于，在形成所述栅极电极的工序中，在多晶硅膜上沉积钨硅膜，使所述钨硅膜的膜厚比所述多晶硅膜的膜厚厚。
CNA2007101263470A 2006-06-29 2007-06-29 半导体装置及其制造方法 Pending CN101097959A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006179390A JP2008010628A (ja) 2006-06-29 2006-06-29 半導体装置及びその製造方法
JP179390/06 2006-06-29

Publications (1)

Publication Number Publication Date
CN101097959A true CN101097959A (zh) 2008-01-02

Family

ID=38875686

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101263470A Pending CN101097959A (zh) 2006-06-29 2007-06-29 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US20080001185A1 (zh)
JP (1) JP2008010628A (zh)
CN (1) CN101097959A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403337A (zh) * 2010-09-09 2012-04-04 安森美半导体贸易公司 半导体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7987754B2 (en) * 2007-07-31 2011-08-02 Newell Window Furnishings, Inc. Window covering sizing method and apparatus
WO2012127960A1 (ja) 2011-03-18 2012-09-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111668311B (zh) * 2020-05-25 2021-08-24 江苏东海半导体科技有限公司 一种mosfet芯片版图结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3372773B2 (ja) * 1995-09-08 2003-02-04 松下電器産業株式会社 半導体装置及びその製造方法
JP2000077532A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3703643B2 (ja) * 1998-12-25 2005-10-05 三菱電機株式会社 半導体装置およびその製造方法
JP5183835B2 (ja) * 2000-11-02 2013-04-17 ローム株式会社 半導体装置およびその製造方法
JP4387291B2 (ja) * 2004-12-06 2009-12-16 パナソニック株式会社 横型半導体デバイスおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403337A (zh) * 2010-09-09 2012-04-04 安森美半导体贸易公司 半导体装置
CN102403337B (zh) * 2010-09-09 2015-02-11 半导体元件工业有限责任公司 半导体装置

Also Published As

Publication number Publication date
US20080001185A1 (en) 2008-01-03
JP2008010628A (ja) 2008-01-17

Similar Documents

Publication Publication Date Title
JP6418340B2 (ja) 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ
JP5605073B2 (ja) 半導体装置
JP6741070B2 (ja) 半導体装置およびその製造方法
WO2017155122A1 (ja) 半導体装置
JP5569600B2 (ja) 半導体装置およびその製造方法
US20080135972A1 (en) Lateral insulated gate bipolar transistor having a retrograde doping profile in base region and method of manufacture thereof
JP7268330B2 (ja) 半導体装置および製造方法
JP2013084905A (ja) 縦型半導体素子を備えた半導体装置
CN102347366B (zh) Mos型半导体器件及其制造方法
JPWO2009122486A1 (ja) 半導体装置
US7932538B2 (en) Insulated gate bipolar transistor and method of fabricating the same
US7999285B2 (en) Insulated gate bipolar transistor and method for manufacturing the same
CN100517750C (zh) 半导体装置
JP2014158041A (ja) 半導体装置
US20070063269A1 (en) Trench IGBT with increased short circuit capability
CN100585857C (zh) 半导体装置及其制造方法
CN111512448A (zh) 半导体装置
JP2011243919A (ja) 半導体装置およびその製造方法
CN1996615A (zh) 半导体装置及其制造方法
CN1925168A (zh) 半导体装置及其制造方法
CN101097959A (zh) 半导体装置及其制造方法
JP6280148B2 (ja) 半導体装置
CN101097961B (zh) 半导体装置及其制造方法
JP7486399B2 (ja) 半導体装置および半導体装置の製造方法
US7741655B2 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080102