JP2000100932A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000100932A JP2000100932A JP10272116A JP27211698A JP2000100932A JP 2000100932 A JP2000100932 A JP 2000100932A JP 10272116 A JP10272116 A JP 10272116A JP 27211698 A JP27211698 A JP 27211698A JP 2000100932 A JP2000100932 A JP 2000100932A
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Abstract
(57)【要約】
【課題】ＦＩＴＬ（Ｆｉｅｌｄ ｃｈａｎｎｅｌ−ｓｔ
ｏｐｐｅｒ Ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ Ｔｈ
ｒｏｕｇｈ ＬＯＣＯＳ）を用いた素子分離は微細化に
有利であるが、ロジック回路と不揮発性メモリを集積し
たデバイスに適用しようとする場合に、微細化を進めな
がら１４Ｖ以上の素子分離耐圧を得ることが難しいと言
う課題がある。 【解決手段】素子分離のためのＬＯＣＯＳ酸化膜の周辺
にカウンタードープ層を設ける。 【効果】高密度なロジック回路と不揮発性のメモリを集
積した半導体装置に於いて、プロセスの複雑化を招くこ
と無く高集積化を進めることが可能となる。
ｏｐｐｅｒ Ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ Ｔｈ
ｒｏｕｇｈ ＬＯＣＯＳ）を用いた素子分離は微細化に
有利であるが、ロジック回路と不揮発性メモリを集積し
たデバイスに適用しようとする場合に、微細化を進めな
がら１４Ｖ以上の素子分離耐圧を得ることが難しいと言
う課題がある。 【解決手段】素子分離のためのＬＯＣＯＳ酸化膜の周辺
にカウンタードープ層を設ける。 【効果】高密度なロジック回路と不揮発性のメモリを集
積した半導体装置に於いて、プロセスの複雑化を招くこ
と無く高集積化を進めることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の素子
分離方法に関する。
分離方法に関する。
【０００２】
【従来の技術】図２に従来のＦＩＴＬ（Ｆｉｅｌｄ ｃ
ｈａｎｎｅｌ−ｓｔｏｐｐｅｒ ｉｏｎ−Ｉｍｐｌａｎ
ｔａｔｉｏｎ Ｔｈｒｏｕｇｈ ＬＯＣＯＳ）と呼ばれ
るＬＯＣＯＳ酸化膜形成後にイオン打ち込みによりチャ
ンネルストッパを形成する方法で素子分離領域を形成し
た場合の断面図を示す。図２に於いて２０５はＬＯＣＯ
Ｓ酸化膜、２０６はチャネンネルストッパ、２０７はト
ランジスタのソースドレイン領域を形成する拡散層を示
す。この様な素子分離構造は、ＬＯＣＯＳ酸化膜直下の
チャンネルストッパの不純物濃度を高くすることが容易
で、素子分離領域の微細化に有利である。また、チャネ
ルストッパを形成する工程で、同時にトランジスタの閥
値を制御するためのイオン打ち込みを行うことも可能
で、工程の簡略化にも有利であり、広く一般的に用いら
れている。
ｈａｎｎｅｌ−ｓｔｏｐｐｅｒ ｉｏｎ−Ｉｍｐｌａｎ
ｔａｔｉｏｎ Ｔｈｒｏｕｇｈ ＬＯＣＯＳ）と呼ばれ
るＬＯＣＯＳ酸化膜形成後にイオン打ち込みによりチャ
ンネルストッパを形成する方法で素子分離領域を形成し
た場合の断面図を示す。図２に於いて２０５はＬＯＣＯ
Ｓ酸化膜、２０６はチャネンネルストッパ、２０７はト
ランジスタのソースドレイン領域を形成する拡散層を示
す。この様な素子分離構造は、ＬＯＣＯＳ酸化膜直下の
チャンネルストッパの不純物濃度を高くすることが容易
で、素子分離領域の微細化に有利である。また、チャネ
ルストッパを形成する工程で、同時にトランジスタの閥
値を制御するためのイオン打ち込みを行うことも可能
で、工程の簡略化にも有利であり、広く一般的に用いら
れている。
【０００３】
【発明が解決しようとする課題】このＦＩＴＬで素子分
離を形成した場合、微細な素子分離は形成できるものの
チャネルストッパーの形成条件に対して、寄生ＭＯＳト
ランジスタのパンチスルー耐圧と反転耐圧がトレードオ
フの関係に有り、ＬＯＣＯＳ酸化膜の膜厚等を変えず、
微細な素子分離が形成できる条件のままで、１３から１
４Ｖ以上の素子分離の耐圧を得ることが難しい。
離を形成した場合、微細な素子分離は形成できるものの
チャネルストッパーの形成条件に対して、寄生ＭＯＳト
ランジスタのパンチスルー耐圧と反転耐圧がトレードオ
フの関係に有り、ＬＯＣＯＳ酸化膜の膜厚等を変えず、
微細な素子分離が形成できる条件のままで、１３から１
４Ｖ以上の素子分離の耐圧を得ることが難しい。
【０００４】近年、複合的な機能を有する半導体装置の
需要が高まりつつあるが、そう言った半導体装置の中に
高密度なロジック回路と不揮発性のメモリを集積したも
のがある。この様な半導体装置の場合、ロジック回路部
を形成するための微細な素子分離と、不揮発性のメモリ
部を形成するための中、高耐圧の素子分離を同一のプロ
セスで形成する必要がある。この様な半導体装置にＦＩ
ＴＬでの素子分離を適用しようとした場合、ＦＩＴＬの
持つ微細化への優位性生かしたまま１３から１４Ｖ以上
の素子分離耐圧を確保することが難しく、この様な半導
体装置の高集積化を進める上で大きな課題となってい
る。
需要が高まりつつあるが、そう言った半導体装置の中に
高密度なロジック回路と不揮発性のメモリを集積したも
のがある。この様な半導体装置の場合、ロジック回路部
を形成するための微細な素子分離と、不揮発性のメモリ
部を形成するための中、高耐圧の素子分離を同一のプロ
セスで形成する必要がある。この様な半導体装置にＦＩ
ＴＬでの素子分離を適用しようとした場合、ＦＩＴＬの
持つ微細化への優位性生かしたまま１３から１４Ｖ以上
の素子分離耐圧を確保することが難しく、この様な半導
体装置の高集積化を進める上で大きな課題となってい
る。
【０００５】
【課題を解決するための手段】以上の様な課題を解決す
るために、本発明の半導体装置は、ＬＯＣＯＳ酸化膜を
透過するイオン打ち込みによりチャンネルストッパを形
成する素子分離構造に於いて、ＬＯＣＯＳ酸化膜の近傍
にウェルと反対の導電性を不慮する不純物を導入した領
域を有することを特徴とする。
るために、本発明の半導体装置は、ＬＯＣＯＳ酸化膜を
透過するイオン打ち込みによりチャンネルストッパを形
成する素子分離構造に於いて、ＬＯＣＯＳ酸化膜の近傍
にウェルと反対の導電性を不慮する不純物を導入した領
域を有することを特徴とする。
【０００６】また、本発明の半導体装置の製造方法は、
シリコン基板上に形成されたウェル中に（１）イオン打
ち込みによりウェルと反対の導電性を付与する不純物を
導入する工程と、（２）前記の不純物を導入した領域に
ＬＯＣＯＳ酸化膜を形成する工程と（３）前記のＬＯＣ
ＯＳ酸化膜を形成した領域及びその近傍にイオン打ち込
みによりウェルと同じ導電性を付与する不純物を導入す
る工程を有することを特徴とする。
シリコン基板上に形成されたウェル中に（１）イオン打
ち込みによりウェルと反対の導電性を付与する不純物を
導入する工程と、（２）前記の不純物を導入した領域に
ＬＯＣＯＳ酸化膜を形成する工程と（３）前記のＬＯＣ
ＯＳ酸化膜を形成した領域及びその近傍にイオン打ち込
みによりウェルと同じ導電性を付与する不純物を導入す
る工程を有することを特徴とする。
【０００７】前記（１）の工程のイオン打ち込みが基板
に垂直な方向に対して１０度以上の角度を有することを
特徴とする。
に垂直な方向に対して１０度以上の角度を有することを
特徴とする。
【０００８】前記（１）の工程のイオン打ち込みがＰ
（リン）を用いた、加速エネルギー３０ＫｅＶ以上、１
００ＫｅＶ以下のイオン打ち込みであることを特徴とす
る。
（リン）を用いた、加速エネルギー３０ＫｅＶ以上、１
００ＫｅＶ以下のイオン打ち込みであることを特徴とす
る。
【０００９】前記（１）の工程のイオン打ち込みがＰ
（リン）を用いた、ドーズ量５Ｅ１１以上、２．０Ｅ１
２以下のイオン打ち込みであることを特徴とする。
（リン）を用いた、ドーズ量５Ｅ１１以上、２．０Ｅ１
２以下のイオン打ち込みであることを特徴とする。
【００１０】
【作用】本発明の不揮発性半導体装置及びその製造方法
を用いる事により、ＦＩＴＬを用いた素子分離の耐圧の
向上を図ることが出来、高密度なロジック回路と不揮発
性のメモリを集積した半導体装置に於いて、プロセスの
複雑化を招くこと無く高集積化を進めることが可能とな
る。
を用いる事により、ＦＩＴＬを用いた素子分離の耐圧の
向上を図ることが出来、高密度なロジック回路と不揮発
性のメモリを集積した半導体装置に於いて、プロセスの
複雑化を招くこと無く高集積化を進めることが可能とな
る。
【００１１】
【発明の実施の形態】本発明の半導体装置及びその製造
方法を、工程に従い説明する。図１は本発明の半導体装
置の製造方法を工程順に示した工程断面図である。工程
は説明の簡便化のために、本発明に拘わる工程、素子分
離領域を形成する工程に関係するもののみ示してある。
方法を、工程に従い説明する。図１は本発明の半導体装
置の製造方法を工程順に示した工程断面図である。工程
は説明の簡便化のために、本発明に拘わる工程、素子分
離領域を形成する工程に関係するもののみ示してある。
【００１２】図１（ａ）半導体基板上にＰウェル１０１
を形成し、ＬＯＣＯＳ酸化膜を形成するためのマスクを
形成した後、イオン打ち込みによりカウンタードープ層
１０４を形成した状態を示すものである。酸化膜１０２
は、ＬＯＣＯＳ酸化時に応力を緩和するためのもので、
熱酸化により形成し、膜厚は１３ｎｍである。窒化膜１
０３はＬＯＣＯＳ酸化時のマスクとなるもので、減圧Ｃ
ＶＤにより形成し、膜厚は１６０ｎｍである。窒化膜１
０３には通常のフォトエッチ工程を用いて、ＬＯＣＯＳ
酸化膜を形成するための開口部を設けてある。この状態
で、イオン打ち込みによりカウンタードープ層１０４を
形成している。ここではＰ（リン）イオンを加速エネル
ギー５０ｋｅＶで、基板に垂直な方向に対して６０度の
角度で、ドーズ量１Ｅ１２打ち込んでいる。このイオン
打ち込みの最適条件は、ＬＯＣＯＳ酸化膜の形成条件等
に依存する。４００ｎｍから４５０ｎｍ程度のＬＯＣＯ
Ｓ酸化膜厚で、０．６ｕｍから０．８ｕｍ程度の素子分
離を狙う条件の場合には、３０ＫｅＶから１００ｋｅＶ
の加速エネルギーで、ドーズ量５Ｅ１１から２Ｅ１２程
度打ち込んだ場合に効果が得られている。特には、４０
から６０ＫｅＶの加速エネルギーで８Ｅ１１から１．５
Ｅ１２のドーズ量を打ち込ん場合に良好な結果が得られ
る。特に角度を付けずにこのイオン打ち込みを行っても
効果が見られるが、基板に垂直な方向に対して１０度以
上の角度を設けた方が高い効果が得られる。特には、４
０から６０度程度の角度を付けて打ち込んだ場合に良好
な結果が得られる。また、カウンタードープ層１０４の
形成にＰ（リン）イオンを用いる場合の条件についての
み説明したが、Ａｓ等他のＮ型の導電性を付与する不純
物を利用することも可能である。
を形成し、ＬＯＣＯＳ酸化膜を形成するためのマスクを
形成した後、イオン打ち込みによりカウンタードープ層
１０４を形成した状態を示すものである。酸化膜１０２
は、ＬＯＣＯＳ酸化時に応力を緩和するためのもので、
熱酸化により形成し、膜厚は１３ｎｍである。窒化膜１
０３はＬＯＣＯＳ酸化時のマスクとなるもので、減圧Ｃ
ＶＤにより形成し、膜厚は１６０ｎｍである。窒化膜１
０３には通常のフォトエッチ工程を用いて、ＬＯＣＯＳ
酸化膜を形成するための開口部を設けてある。この状態
で、イオン打ち込みによりカウンタードープ層１０４を
形成している。ここではＰ（リン）イオンを加速エネル
ギー５０ｋｅＶで、基板に垂直な方向に対して６０度の
角度で、ドーズ量１Ｅ１２打ち込んでいる。このイオン
打ち込みの最適条件は、ＬＯＣＯＳ酸化膜の形成条件等
に依存する。４００ｎｍから４５０ｎｍ程度のＬＯＣＯ
Ｓ酸化膜厚で、０．６ｕｍから０．８ｕｍ程度の素子分
離を狙う条件の場合には、３０ＫｅＶから１００ｋｅＶ
の加速エネルギーで、ドーズ量５Ｅ１１から２Ｅ１２程
度打ち込んだ場合に効果が得られている。特には、４０
から６０ＫｅＶの加速エネルギーで８Ｅ１１から１．５
Ｅ１２のドーズ量を打ち込ん場合に良好な結果が得られ
る。特に角度を付けずにこのイオン打ち込みを行っても
効果が見られるが、基板に垂直な方向に対して１０度以
上の角度を設けた方が高い効果が得られる。特には、４
０から６０度程度の角度を付けて打ち込んだ場合に良好
な結果が得られる。また、カウンタードープ層１０４の
形成にＰ（リン）イオンを用いる場合の条件についての
み説明したが、Ａｓ等他のＮ型の導電性を付与する不純
物を利用することも可能である。
【００１３】図１（ｂ）は（ａ）の状態から、酸化を行
うことによりＬＯＣＯＳ酸化膜１０５を形成した状態を
示すものである。この酸化は１０５０℃、９５％のウェ
ット酸化で行い酸化膜の膜厚はおよそ４５０ｎｍであ
る。この酸化を行うことによりカウンタードープ層４０
１が拡散し、ＬＯＣＯＳ酸化膜１０５の近傍にそれを取
り囲む様に分布する様になる。このカウンタードープ層
１０４が分布する領域を正確に特定することは難しい
が、主にはＬＯＣＯＳ酸化膜の近傍０．２ｕｍから０．
３ｕｍ程度の領域に分布していると考えられる。
うことによりＬＯＣＯＳ酸化膜１０５を形成した状態を
示すものである。この酸化は１０５０℃、９５％のウェ
ット酸化で行い酸化膜の膜厚はおよそ４５０ｎｍであ
る。この酸化を行うことによりカウンタードープ層４０
１が拡散し、ＬＯＣＯＳ酸化膜１０５の近傍にそれを取
り囲む様に分布する様になる。このカウンタードープ層
１０４が分布する領域を正確に特定することは難しい
が、主にはＬＯＣＯＳ酸化膜の近傍０．２ｕｍから０．
３ｕｍ程度の領域に分布していると考えられる。
【００１４】図１（ｃ）は本発明による半導体装置の素
子分離領域の完成した状態を示すものである。（ｂ）の
状態から、窒化膜１０３を除去し、酸化により表面に酸
化膜を形成した後、イオン打ち込みによりチャンネルス
トッパー１０６を形成する。ここでのイオン打ち込み
は、Ｂ（ボロン）を加速エネルギー１５０ｋｅＶでドー
ズ量４Ｅ１２打ち込んでいる。このイオン打ち込みの際
に、ＭＯＳトランジスタの閥値を制御するためのイオン
打ち込みを連続して行うことが可能である。この後、ゲ
ート酸化膜、ゲート電極等を形成する工程を経た後、イ
オン打ち込みによりＭＯＳトランジスタのソース、ドレ
イン領域１０７を形成することにより、素子分離部分の
構造が完成する。上述した方法を用いることにより、
０．７ｕｍ程度の微細な素子分離で１５Ｖ以上の耐圧を
確保することが可能となった。
子分離領域の完成した状態を示すものである。（ｂ）の
状態から、窒化膜１０３を除去し、酸化により表面に酸
化膜を形成した後、イオン打ち込みによりチャンネルス
トッパー１０６を形成する。ここでのイオン打ち込み
は、Ｂ（ボロン）を加速エネルギー１５０ｋｅＶでドー
ズ量４Ｅ１２打ち込んでいる。このイオン打ち込みの際
に、ＭＯＳトランジスタの閥値を制御するためのイオン
打ち込みを連続して行うことが可能である。この後、ゲ
ート酸化膜、ゲート電極等を形成する工程を経た後、イ
オン打ち込みによりＭＯＳトランジスタのソース、ドレ
イン領域１０７を形成することにより、素子分離部分の
構造が完成する。上述した方法を用いることにより、
０．７ｕｍ程度の微細な素子分離で１５Ｖ以上の耐圧を
確保することが可能となった。
【００１５】以上、Ｐウェル中に素子分離を形成する場
合について説明したが、同様な方法でＮウェル中の素子
分離の耐圧の向上を図ることも可能であると考えられ
る。
合について説明したが、同様な方法でＮウェル中の素子
分離の耐圧の向上を図ることも可能であると考えられ
る。
【００１６】図３はＦＩＴＬを用いた素子分離に本発明
を適用した場合の特性の変化を模式的に示したものであ
る。ＦＩＴＬを用いた素子分離の場合、この図に示す様
に寄生ＭＯＳトランジスタのパンチスルー耐圧と反転耐
圧がチャンネルストッパーのドーズ量に対してトレード
オフの関係にあり、この特性が素子分離の耐圧を決定し
ている。本発明を適用し、カウンタードープ層を設けた
場合、パンチスルー耐圧が全体として向上する結果、反
転耐圧の特性の変化を考慮しても素子分離の耐圧が向上
する。
を適用した場合の特性の変化を模式的に示したものであ
る。ＦＩＴＬを用いた素子分離の場合、この図に示す様
に寄生ＭＯＳトランジスタのパンチスルー耐圧と反転耐
圧がチャンネルストッパーのドーズ量に対してトレード
オフの関係にあり、この特性が素子分離の耐圧を決定し
ている。本発明を適用し、カウンタードープ層を設けた
場合、パンチスルー耐圧が全体として向上する結果、反
転耐圧の特性の変化を考慮しても素子分離の耐圧が向上
する。
【００１７】
【発明の効果】本発明の不揮発性半導体装置及びその製
造方法を用いる事により、ＦＩＴＬを用いた素子分離の
耐圧の向上を図ることが出来、高密度なロジック回路と
不揮発性のメモリを集積した半導体装置に於いて、プロ
セスの複雑化を招くこと無く高集積化を進めることが可
能となる。
造方法を用いる事により、ＦＩＴＬを用いた素子分離の
耐圧の向上を図ることが出来、高密度なロジック回路と
不揮発性のメモリを集積した半導体装置に於いて、プロ
セスの複雑化を招くこと無く高集積化を進めることが可
能となる。
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示した工程断面図である。
順に示した工程断面図である。
【図２】従来の半導体装置の断面図である。
【図３】本発明の半導体装置の特性を模式的に示した図
である。
である。
１０１ ・・・Ｐウェル １０２ ・・・酸化膜 １０３ ・・・窒化膜 １０４ ・・・カウンタードープ層 １０５、２０６・・・ＬＯＣＯＳ酸化膜 １０６、２０６・・・チャンネルストッパ １０７、２０７・・・トランジスタのソース・ドレイン
領域
領域
Claims (5)
- 【請求項１】ＬＯＣＯＳ酸化膜を透過するイオン打ち込
みによりチャンネルストッパを形成する素子分離構造に
於いて、ＬＯＣＯＳ酸化膜の近傍にウェルと反対の導電
性を付与する不純物を導入した領域を有することを特徴
とする半導体装置。 - 【請求項２】シリコン基板上に形成されたウェル中に
（１）イオン打ち込みによりウェルと反対の導電性を付
与する不純物を導入する工程と、（２）前記の不純物を
導入した領域にＬＯＣＯＳ酸化膜を形成する工程と
（３）前記のＬＯＣＯＳ酸化膜を形成した領域及びその
近傍にイオン打ち込みによりウェルと同じ導電性を付与
する不純物を導入する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項３】前記（１）の工程のイオン打ち込みが基板
に垂直な方向に対して１０度以上の角度を有することを
特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】前記（１）の工程のイオン打ち込みがＰ
（リン）を用いた、加速エネルギーが３０ＫｅＶ以上、
１００ＫｅＶ以下のイオン打ち込みであることを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項５】前記（１）の工程のイオン打ち込みがＰ
（リン）を用いた、ドーズ量１Ｅ１２以上、２Ｅ１２以
下のイオン打ち込みであることを特徴とする請求項２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272116A JP2000100932A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272116A JP2000100932A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100932A true JP2000100932A (ja) | 2000-04-07 |
Family
ID=17509320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272116A Withdrawn JP2000100932A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898029B2 (en) | 2008-12-17 | 2011-03-01 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
-
1998
- 1998-09-25 JP JP10272116A patent/JP2000100932A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898029B2 (en) | 2008-12-17 | 2011-03-01 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
| US8120107B2 (en) | 2008-12-17 | 2012-02-21 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040315 |