TWI427764B - 內建絕緣柵雙極電晶體之半導體裝置 - Google Patents

內建絕緣柵雙極電晶體之半導體裝置 Download PDF

Info

Publication number
TWI427764B
TWI427764B TW098118669A TW98118669A TWI427764B TW I427764 B TWI427764 B TW I427764B TW 098118669 A TW098118669 A TW 098118669A TW 98118669 A TW98118669 A TW 98118669A TW I427764 B TWI427764 B TW I427764B
Authority
TW
Taiwan
Prior art keywords
semiconductor
electrode
electrically connected
node
conductivity type
Prior art date
Application number
TW098118669A
Other languages
English (en)
Other versions
TW201025563A (en
Inventor
Tomohide Terashima
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of TW201025563A publication Critical patent/TW201025563A/zh
Application granted granted Critical
Publication of TWI427764B publication Critical patent/TWI427764B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

內建絕緣柵雙極電晶體之半導體裝置
本發明係有關於半導體裝置，且特別有關於具備用來改善IGBT(絕緣柵雙極電晶體)的關掉(turn-off)特性的P通道MOS電晶體(絕緣柵場效電晶體)的半導體裝置。本發明又更特別有關於內建IGBT的半導體裝置的架構。
一般的認知IGBT是用來處理大電力的電力裝置。IGBT的運作如等效電路地將雙極電晶體的基極電流以MOS電晶體控制。IGBT同時具有MOS電晶體的高速切換特性與雙極電晶體的高電壓/大電流處理能力兩個特徵。
IGBT為減少電力損失，會被要求低開啟電壓與低切換損失。一般IGBT在接通(turn-on)時，為少數載子的電洞會由P型集極層往基極層(漂移層)注入，而隨著N型漂移層導電度的調變，漂移層的阻抗下降。當N型基極層(漂移層)的阻抗下降時，許多電子會由射極層注入，高速地轉移至IGBT開啟狀態。
在開啟狀態下，集極與射極間的電壓(開啟電壓)會幾乎施加到N型基極層上。要將此開啟電壓下降，要增加漂移層的多數載子電流，使漂移層的阻抗值下降。但是在關掉(turn-off)時，必須要將漂移層過剩的載子以全部放出至IGBT外部或是電子-電洞的再結合的方式消滅。因此過剩載子較多的時候，載子放出會一直有電流流出，關掉的損失會增加。
特開2003-158269號公報與特開2005-109394號公報揭露了減低這樣的IGBT的關掉損失，並且高速地關掉的架構。
在特開2003-158269號公報中，IGBT的漂移層表面設有絕緣柵控制電極。IGBT在關掉時調整此絕緣柵控制電極的電位，吸收漂移層生成的電動，抑制關掉時的尾電流(tail current)。
特開2003-158269號公報中的絕緣柵控制電極，閘極絕緣膜厚度會設定在例如5nm～30nm，藉由穿隧現象或雪崩現象強制將電洞拉出。
又在特開2005-109394號公報所揭露的架構中，集極電極節點與雙極電晶體的基極之間設有P通道MOS電晶體(絕緣柵場效電晶體)。另外設有用來控制雙極電晶體的基極電流的N通道MOS電晶體，與P通道MOS電晶體串聯。
IGBT運作時(開啟狀態)，P通道MOS電晶體會維持非導通狀態。在關掉時，P通道MOS電晶體會設定在導通狀態，使由集極電極流入雙極電晶體的電洞電流通過。如此一來防止了關掉時電洞由集極電極節點往基極層注入，使雙極電晶體的漂移層(基極層)殘留載子(電洞)的排出高速化，減低切換的損失。由此一來，實現了關掉時的低切換損失與高速動作，並且維持了IGBT的低開啟電壓。
特開2005-109394號公報所揭露的架構當中，P通道MOS電晶體的閘極絕緣膜厚度的形成，會具有例如場絕緣膜等元件崩潰電壓以上的閘極崩潰電壓，以確保關閉時的崩潰電壓。
上述特開2003-158269號公報中，使用設於漂移層(基極層)表面的絕緣柵控制電極，利用關掉時的穿隧現象或雪崩現象排出電洞。在這個情況下，控制電極下部5～30nm膜厚的絕緣膜會被施加高壓，而會產生絕緣膜的崩潰電壓特性劣化的問題。
又在特開2003-1358269號公報所揭露的架構中，絕緣柵控制電極與控制IGBT的接通/關掉的控制電極(MOS電晶體閘極)分別獨立設置。因此在這個情況下，對IGBT進行接通/關掉時的時間點與施加電壓於絕緣柵控制電極的時間點，會產生調整困難的問題。
又上述特開2005-109394號公報所揭露的架構中，將P通道MOS電晶體的閘極固定於接地電位、或是將P通道MOS電晶體與N通道MOS電晶體兩者的閘極電壓都接受相同的控制電路的輸出信號控制。
IGBT的非導通狀態期間，P通道MOS電晶體會維持導通狀態。此時P通道MOS電晶體的閘極上會被施加與射極電壓相同程度的電壓。因此在P通道MOS電晶體在導通時，會被施加與集極-射極間電壓Vce相同程度的高電壓。所以做為P通道MOS電晶體的閘極絕緣膜，為了要確保崩潰電壓，會使用例如具有場絕緣膜以上膜厚的厚絕緣膜。因此P通道MOS電晶體的高度會比周遭的N通道MOS電晶體來得高，而產生IGBT中高低差變大的問題。又因為P通道MOS電晶體上施加高電壓，為了要確保對周圍不純物領域的絕緣，則需要與不純物領域間保持充分的距離，而會有元件佔有面積增大的問題產生。
本發明的一個目的是提供一個能夠維持IGBT的低開啟阻抗、低切換損失、及崩潰電壓特性，並同時能夠減低元件佔有面積的半導體裝置。
又本發明的另一個目的是提供一個能夠維持特性並減低元件佔有面積的半導體裝置。
根據本發明一個新穎特徵的半導體裝置具備半導體基板；第1導電型第1半導體領域，形成於上述半導體基板內；第1導電型MOS電晶體，形成於上述半導體基板表面。第1導電型MOS電晶體包括：閘極電極；源極電極；汲極電極；第2導電型第2半導體領域；第1導電型第3半導體領域；第1導電型第4半導體領域。第2半導體領域利用閘極電極與源極電極的電位差產生通道，並且形成於第1半導體領域內，電性連接汲極電極。第3半導體領域形成於第2半導體領域內，並且電性連接源極電極。第4半導體領域形成於第2半導體領域內，電性連接汲極電極。半導體裝置更具備第2導電型第5半導體領域及電極。第5半導體領域形成於第1半導體領域內，隔著第1半導體領域與第2半導體領域對向，電性連接閘極電極。電極透過被夾於第2半導體領域與第5半導體領域之間並形成於第1半導體領域上的絕緣膜而形成，並且電性連接閘極電極。
根據本發明另一個新穎特徵的半導體裝置具備半導體基板；第1導電型第1半導體領域，形成於上述半導體基板內；第1導電型MOS電晶體，形成於上述半導體基板表面。第1導電型MOS電晶體包括：閘極電極；源極電極；汲極電極；第2導電型第2半導體領域；第1導電型第3半導體領域；第1導電型第4半導體領域。第2半導體領域利用閘極電極與源極電極的電位差產生通道，並且形成於第1半導體領域內，電性連接汲極電極。第3半導體領域形成於第2半導體領域內，並且電性連接源極電極。第4半導體領域形成於第2半導體領域內，電性連接汲極電極。半導體裝置更具備第2導電型第5半導體領域。第5半導體領域形成於第1半導體領域內，隔著第1半導體領域與第2半導體領域對向，電性連接閘極電極。第1半導體領域包括：a.高濃度領域，被夾於第2半導體領域與第5半導體領域間，並形成於上述半導體基板表面；b.低濃度領域，比起高濃度領域，第1導電型不純物濃度較低。
再根據本發明另一個新穎特徵的半導體裝置具備半導體基板；第1導電型第1半導體領域，形成於上述半導體基板內；第1導電型MOS電晶體，形成於上述半導體基板表面。第1導電型MOS電晶體包括：閘極電極；源極電極；汲極電極；第2導電型第2半導體領域；第1導電型第3半導體領域；第1導電型第4半導體領域。第2半導體領域利用閘極電極與源極電極的電位差產生通道，並且形成於第1半導體領域內，電性連接汲極電極。第3半導體領域形成於第2半導體領域內，並且電性連接源極電極。第4半導體領域形成於第2半導體領域內，電性連接汲極電極。半導體裝置更具備第2導電型第5半導體領域。第5半導體領域形成於第1半導體領域內，隔著第1半導體領域與第2半導體領域對向，電性連接閘極電極。第2半導體領域及上述第5半導體領域都是藉由注入不純物形成，並且第5半導體領域的擴散深度比上述第2半導體領域的擴散深度淺。
根據本發明另一個新穎特徵的半導體裝置具備半導體基板；第1導電型第1半導體領域，形成於上述半導體基板內；第1導電型MOS電晶體，形成於上述半導體基板表面。第1導電型MOS電晶體包括：閘極電極；源極電極；汲極電極；第2導電型第2半導體領域；第1導電型第3半導體領域；第1導電型第4半導體領域。第2半導體領域利用閘極電極與源極電極的電位差產生通道，並且形成於第1半導體領域內，電性連接汲極電極。第3半導體領域形成於第2半導體領域內，並且電性連接源極電極。第4半導體領域形成於第2半導體領域內，電性連接汲極電極。半導體裝置更具備第5半導體領域與絕緣膜。第5半導體領域形成於半導體基板內，電性連接閘極電極。絕緣膜形成於第1半導體領域內，並且隔開第2半導體領域與第半導體領域。
根據本發明的半導體裝置，能夠維持IGBT的低開啟阻抗、低切換損失、及崩潰電壓特性，並同時能夠減低元件佔有面積。又能夠維持特性並減低元件佔有面積。
本發明的上述及其他目的、特徵、觀點及優點將會在與圖式配合來理解的以下的實施方式中說明。
以下將根據圖式說明本發明的實施例。其中圖式中表示為「P- 」的領域指的是擁有P型的導電型，並且比起表示為「P」的領域P型不純物的不純物濃度更低的領域。相同地，表示為「N- 」的領域指的是擁有N型的導電型，並且比起表示為「N」的領域N型不純物的不純物濃度更低的領域。而表示為「P+ 」的領域指的是擁有P型的導電型，並且比起表示為「P」的領域P型不純物的不純物濃度更高的領域。
(實施例1)
在第1圖中，半導體裝置包括PNP雙極電晶體(雙極電晶體)BT、控制雙極電晶體BT的基極電流的N通道MOS電晶體(第2導電型MOS電晶體)NQ、遮斷雙極電晶體BT關掉時的載子注入的P通道MOS電晶體(第1導電型MOS電晶體)PQ、與PN接合二極體Di。
雙極電晶體BT的射極(第1導通節點)與集極電極節點3連接，集極(第2導通節點)與射極電極節點4連接。MOS電晶體NQ連接於射極電極節點4與雙極電晶體BT的基極電極節點5之間。具體來說MOS電晶體NQ的源極耦合射極電極節點4，汲極連接雙極電晶體BT的基極電極節點5，閘極電極節點7接收控制信號Vg1。MOS電晶體NQ的背閘極(基板)與源極互相連接。MOS電晶體NQ根據控制信號Vg1，將射極電極節點4與雙極電晶體的基極電極節點5之間選擇性地導通。導通時會將射極電極節點4與雙極電晶體的基極電極節點5電性連接。
MOS電晶體PQ的源極連接集極電極節點3，基板與汲極連接雙極電晶體BT的基極電極節點5。雙極電晶體BT極MOS電晶體NQ所構成的電路部份2對應於一般的IGBT的等效電路。在以下的說明中，稱IGBT的時候請參照此方塊2所表示的部份。
第1圖所表示的半導體裝置更包括連接於MOS電晶體PQ的閘極電極節點6與射極電極節點4之間PN二極體Di。此二極體Di的陰極電性連接MOS電晶體PQ的閘極電極節點6，陽極電性連接射極電極節點4。藉由此二極體Di，緩和在MOS電晶體PQ的非導通狀態時所施加在該閘極絕緣膜的電壓。
現在考慮本半導體裝置的集極電極節點3如第2圖所示連接電感LL的情況。此電感LL連接於供給高位準電壓Vh的電源節點與集極電極節點3之間。在MOS電晶體PQ的閘極電極節點6與集極電極節點3之間存在著閘極電容Cg，又在二極體Di存在PN接合的接合電容Cd。
在第2圖所示的架構中，當IGBT2接通時，高位準電壓Vh會將大部分的電壓依電感LL的L‧(di/dt)成分，施加於電感LL，集極電極節點3的集極電位Vc會急劇下降。另一方面在IGBT2關掉時，集極電極節點3的集極電位Vc會與高位準電壓Vh幾乎有相同的位準。現在，MOS電晶體PQ具有臨界電壓的絕對值(以下單以臨界電壓稱之)Vth。而射極電極節點4的射極電位Ve一般設定為施加於半導體裝置的電壓中最低的電位。
在以下的說明中「導通狀態」與「非導通狀態」分別與「開啟狀態」與「關閉狀態」相同意思。特別在強調電流有無的情況下會使用「導通狀態」與「非導通狀態」這樣的說法。
當IGBT2要接通時，施加於MOS電晶體NQ的閘極電極節點7的控制信號Vg1的電壓會設定於高位準，使MOS電晶體NQ為導通狀態。因應於此，基極電流會供應給雙極電晶體BT，使雙極電晶體BT呈導通狀態，IGBT2接通。當IGBT2接通後，隨著集極電極節點3的集極電位Vc下降，MOS電晶體PQ的閘極電極節點6的電位Vg2會因應電容Cg及Cd的值而下降。閘極電極節點6的電位Vg2一到達射極電極節點4的電位Ve後，由於二極體Di的正向偏壓，閘集電極節點6的閘極電位Vg2的電壓下降被抑制。由於二極體Di，閘極電位Vg2的最低電位被箝制。
在此IGBT2接通時，當集極電極節點3的集極電位Vc與閘極電極節點6的閘極電位Vg2的差(Vc-Vg2)小於MOS電晶體PQ的臨界電壓Vthp(當Vc-Vg2<Vthp)，MOS電晶體PQ會變為關閉狀態。因此在此接通動作時，對於PNP雙極電晶體BT的電洞注入，並不會進行限制操作。
另一方面，在IGBT進行關掉操作時，MOS電晶體NQ的閘極電極節點7的控制信號Vg1的電壓會設定於例如是0V，MOS電晶體NQ會呈現關閉狀態。因應於此，基極電流會停止供應給雙極電晶體BT，使雙極電晶體BT轉為關閉狀態。因應於雙極電晶體BT轉換至關閉狀態，集極電極節點3的集極電位Vc上升。又因應於集極電位Vc的上升，閘極電位Vg2的電位也會依寄生電容Cg與Cd而上升。
在此IGBT2關掉時，當集極電位Vc與閘極電位Vg2的差(Vc-Vg2)大於MOS電晶體PQ的臨界電壓，MOS電晶體PQ會變為開啟狀態，雙極電晶體BT的射極領域與基極領域(基極電極節點5)之間短路。如此一來，由集極電極節點3所注入的電流會藉由MOS電晶體PQ排出，遮斷供給雙極電晶體BT的電洞。
在此關掉時，因為供給給雙極電晶體BT的射極領域的電洞被遮斷，當雙極電晶體BT的基極領域的載子排出結束後，集極電極節點3的集極電位Vc就會急速地上升。如此一來，能夠縮短尾電流流動的期間，能夠減低關掉時的切換損失，並實現高速動作。又在此IGBT2的開啟狀態(導通狀態)時，雙極電晶體BT的集極-射極電壓Vce相當地低，能夠實現低開啟電壓。
在例如關掉過程中的過渡狀態時，閘極電位Vg2設定於二極體Di的耦合電容Cd與MOS電晶體PQ的閘極電容Cg所決定的電壓位準。此閘極電位Vg2的電壓位準是射極電位Ve與集極電位Vc之間的電壓位準。
當達到關掉的狀態並且IGBT2為關閉的狀態(非導通狀態)的情況下，二極體Di會呈逆向偏壓狀態。此時由於二極體Di的漏電流等，最後閘極電位Vg2會與射極電位Ve為同一電位。但是如以下說明，在實際裝置架構中，藉由閘極電極節點6與集極電極節點3之間流過的電流以及施加於閘極電容Cg與二極體耦合電容Cd的電壓平衡，閘極電位Vg2會安定地維持在射極電位Ve與集極電位Vc之間的某個電壓(例如擊穿電壓)，保持穩態。
因此，MOS電晶體PQ的閘極電極節點6的閘極電位Vg2能夠設定在比射極電位Ve高的電壓位準，能夠減低施加於MOS電晶體PQ的閘極絕緣膜的電壓，可以將該閘極絕緣膜變薄。又在非導通狀態時，因為施加於閘極絕緣膜的電壓減低，為了確保與其他周邊領域的崩潰電壓，對周邊領域(電極層等)不需要取相當的距離，元件(單元)的佔有面積能夠減低。
在第3圖中，半導體基板SUB內形成有P型半導體領域10(第1半導體領域)，半導體基板SUB的表面形成有P通道MOS電晶體PQ。又在半導體基板SUB表面的P型半導體區域10內設有N型不純物領域12a(第2半導體領域)與12b(第5半導體領域)。N型不純物領域12a在半導體基板SUB的表面隔著P型半導體領域10，鄰接N型不純物領域12b。
P型不純物領域13的設置，包圍著N型不純物領域12a的一部分(第3圖中的左半部)。因此本半導體裝置中雖未顯示平面佈局圖，但各個領域是以第3圖右側端部LI為中心，同心圓狀地形成。因此才視為P型不純物領域13包圍著N型不純物領域12a來說明。P型不純物領域13具有當IGBT關掉時將電洞往射極電極節點排出的功能。
在此P型不純物領域13及N型不純物領域12a的一部分表面上設有P型不純物領域14，而此P型不純物領域14內部設有高濃度的N型不純物領域15。P型不純物領域14以包圍N型不純物領域15的方式形成，連接射極電極節點4的射極電極16以同時與P型不純物領域14及N型不純物領域15兩者相接的方式設置。藉由此射極電極16，第1圖所是的MOS電晶體NQ的背閘極與源極相互連接，並且電性連接射極電極節點4。
電性連接閘極電極節點7的閘極電極18透過閘極絕緣膜17形成於P型不純物領域14的表面上。此閘極絕緣膜17與閘極電極18的形成跨到N型不純物領域12a上，依控制信號Vg1的電壓，在N型不純物領域15與N型不純物領域12a之間的P型不純物領域14的表面形成通道。
在半導體基板SUB表面的N型不純物領域12a內形成有P型不純物領域19a(第3半導體領域)與19b(第4半導體領域)。P型不純物領域19a及19b遠離P型不純物領域14，並且在半導體基板SUB表面夾住N型不純物領域12a形成。在被P型不純物領域19a及19b所夾住的N型 不純物領域12a上透過閘極絕緣膜形成有閘極電極21。閘極電極21電性連接第1圖的閘極電極節點6。又在P型不純物領域19a的表面上形成有電性連接第1圖所示的集極電極節點3的集極電極23(第1導電型MOS電晶體的源極)。P型不純物領域19a電性連接集極電極23。又與P型不純物領域19b鄰接，形成有N型不純物領域22(第2半導體領域)，在P型不純物領域19b與N型不純物領域22兩者的表面上形成有構成第1圖所示的基極電極節點5的汲極電極24。汲極電極24電性連接P型不純物領域19b與N型不純物領域22。
半導體基板SUB表面的N型不純物領域12b內形成有高濃度的N型不純物領域25(第5半導體領域)。在此N型不純物領域25的表面形成有電性連接閘極電極21的電極26。如此一來，N型不純物領域12b及25電性連接閘極電極21。電極26對應第1圖所示的二極體Di的陰極，P型半導體領域10對應陽極。二極體Di的非導通狀態時，N型不純物領域12a與12b之間p型半導體領域10產生通道(在PN接合產生擊穿崩潰)，藉由這個擊穿電壓限制施加於閘極電極21的電壓。
也就是說，當此N型不純物領域12a與P型半導體領域10之間的電壓到擊穿電壓後，空乏層由N型不純物領域12a與P型不純物領域10之間的邊界向N型不純物領域12b延伸，接觸N型不純物領域12b與P型不純物領域10之間邊界的空乏層，產生擊穿崩潰。由於此擊穿崩潰，在P型半導體領域10的表面，N型不純物領域12a與12b之間透過空乏層導通，由N型不純物領域22而來的電壓透過N型不純物領域25及電極26傳達至閘極電極21，抑制閘極電位Vg2的下降。閘極電位Vg2上升，MOS電晶體PQ的通道阻抗就增大，而N型不純物領域22的電壓位準下降，P型半導體領域10表面的PN結合的擊穿崩潰消失，閘極電位Vg2的上升停止。由此，閘極電極21的電壓位準比射極電極16的射極電位Ve高，並藉由擊穿電壓維持所決定的電壓位準。
在被N型不純物領域12a與12b所夾住的P型半導體領域10的正上方的半導體基板SUB上，透過絕緣膜28形成有電極27(場效電板)。電極27與閘極電極21電性連接。電極27極絕緣膜28的兩端部延伸到N型不純物領域12a與12b的正上方。
在第3圖所示的構造中，MOS電晶體NQ基本上是由P型不純物領域14、N型不純物領域15、閘極絕緣膜17、閘極電極18與N型不純物領域12a構成。MOS電晶體NQ的背閘極藉P型不純物領域14形成，該背閘極與源極(N型不純物領域15)透過射極電極16電性連接。
MOS電晶體PQ基本上是由P型不純物領域19a與19b、N型不純物領域12a、閘極絕緣膜20、閘極電極21所構成。構成P通道MOS電晶體PQ背閘極的N型不純物領域12a透過N型不純物領域22耦接汲極電極24。如此一來，實現了MOS電晶體PQ的背閘極與汲極相互連接於電性連接基極電極節點5的汲極電極24的結構。
二極體Di基本上是由N型不純物領域25、N型不純物領域12b、P型半導體領域10、以及P型不純物領域13、14所構成。利用N型不純物領域12b與P型半導體領域10之間的PN接合電容，藉由容量分割使閘極電極節點6的電位Vg2於IGBT關掉時下降。
雙極電晶體BT基本上是由P型不純物領域19a、N型不純物領域12a、P型不純物領域13、14所形成。此N型不純物領域12a是做為雙極電晶體的基極領域的功能。
在第3圖所示的架構中，IGBT關掉時施加於閘極電極18的控制信號Vg1設定於正的位準，N型不純物領域15與N型不純物領域12a之間的P型不純物領域14表面形成通道，電子由射極電極16往N型不純物領域12a流動。此時，電洞由集極電極23透過P型不純物領域19a往N型不純物領域12a流入。因此，在N型不純物領域12a產生導電度調變，該阻抗值下降，更多的電流流過此N型不純物領域12a。因此雙極電晶體BT的基極電流變大，雙極電晶體BT成為開啟狀態。在此接通時即使集極電極23的電位下降，P型不純物領域19a與閘極電極21之間的電位差在P通道MOS電晶體的臨界電壓Vthp以下，P通道MOS電晶體會維持關閉狀態。如此一來，對於集極電極23往N型不純物領域12a的電洞供給，不會有任何不好的影響。
在接通時，P型不純物領域19a、19b以及N型不純物領域22的電壓位準等於N型不純物領域22a的電位位準，因此幾乎接近於射極電位Ve的位準。又P型半導體領域10為射極電位Ve的位準。在二極體Di，N型不純物領域12b與P型半導體領域10之間的PN接合為逆向偏壓狀態，維持於關閉。
在IGBT關掉時，對閘極電極18的控制信號Vg1設定於例如0V，P型不純物領域14表面的通道(反轉層)消失。因此，遮斷了往N型不純物領域12a的電流路徑，雙極電晶體BT轉往關掉狀態。當集極電極23的電位Vc上升時，此P型不純物領域19a與閘極電極21之間的電位差會變得比MOS電晶體PQ的臨界電壓值Vthp大，MOS電晶體PQ轉為開啟狀態。P型不純物領域19a與19b之間的N型不純物領域12a表面形成通道，由集極電極23所供給的電洞以及殘存於N型不純物領域12a的載子(電洞)會被p型不純物領域19b所吸收，遮斷了電洞往n型不純物領域12a的供給。
當殘存於N型不純物領域12a的載子(電洞)排出結束後，雙極電晶體轉為關閉狀態，IGBT成為關閉狀態。在此關閉狀態下，N型不純物領域12a與P型半導體領域10之間的PN接合處於逆向偏壓狀態，空乏層由P型半導體領域10往N型不純物領域12a擴大，最後空乏層到達N型不純物領域12a的表面。因此，能夠緩和了在N型不純物領域12a表面的電場集中，並且實現高崩潰電壓構造。
又在此IGBT關掉時，閘極電壓21上的閘極電位Vg2，由於透過閘極電容的容量耦合，會隨著集極電位Vc的上升而跟著上升。此時由於N型不純物領域12b與P型半導體領域10之間的PN接合電容所造成的容量結合，抑制閘極電位Vg2的上升。當電壓差Vc-Vg2在臨界電壓Vthp以下時，閘極電極21下部會形成通道，透過通道，P型不純物領域19a與19b及N型不純物領域12a成為同一電位，遮斷N型不純物領域12a往集極電極23的電洞供給。
藉由P型不純物領域19b、汲極電極24以及N型不純物領域22，集極電位Vc傳達至N型不純物領域12a。因此N型不純物領域12a與P型半導體領域10之間的PN接合呈逆向偏壓狀態，N型不純物領域12a及12b之間的PN接合產生擊穿崩潰，N型不純物領域12a與12bㄓ間呈擊穿狀態。透過此擊穿電壓，抑制閘極電位Vg2的電壓位準下降，閘極電位Vg2的電位並維持在此電壓位準。
閘極電極21上的閘極電位Vg2位於射極電位Ve與集極電位Vc之間的電壓位準。因此，施加於閘極絕緣膜20的電壓，也就是集極電極23的電位Vc與閘極電極21的電位Vg2的差會變得比集極-射極間的電壓小。因此，閘極絕緣膜20的膜厚能夠減小。又施加於此閘極絕緣膜20的電壓能夠緩和，而不需要一些用來確保崩潰電壓的構造，例如拉開此集極電極23與閘極電極21之間的距離、加大閘極電極21與汲極電極24之間的距離以及閘極電極21與集極電極23之間的距離。因此，半導體裝置的全體佈局面積可以減小。
又隨著來自集極電極23的集極電壓，N型不純物領域12a與12b之間產生擊穿現象時，閘極電位Vg2會因為此擊穿電壓而抑制住下降。因此，此N型不純物領域12a與12b之間的距設定在會生成擊穿現象的程度的距離。
如上根據本發明的實施例1，將二極體做為電壓緩和元件連接上用來減低關掉損失的P通道MOS電晶體的閘極電極節點與射極電極節點之間。如此一來，在沒有對P通道MOS電晶體的開啟與關閉動作造成不好的影響下，能夠緩和此P通道MOS電晶體關掉時施加於閘極絕緣膜的電壓。因此能夠實現小佔有面積、高崩潰電壓結構以及低損失的半導體裝置。
又根據本發明實施例1，能夠一邊維持擊穿特性一邊減低元件佔有面積。關於此部份將於以下說明。
參照第4圖，如上所述，在IGBT關掉時N型不純物領域12a與P型不純物領域10之間的PN接合為逆向偏壓狀態。因此N型不純物領域12a與P型半導體領域10間的邊界部份會形成空乏層。空乏層會隨著N型不純物領域12a與P型半導體領域10之間的逆向偏壓增大，而以空乏層140a→空乏層140b→空乏層140c→空乏層140d的順序延伸。最後N型不純物領域12a與12b之間的P型半導體領域10全部空乏層化，N型不純物領域12a與12b之間產生擊穿崩潰。因此N型不純物領域12a與12b之間的擊穿電壓會由N型不純物領域12a與12b間的間隔來決定，此擊穿電壓會限制IGBT關掉時的MOS電晶體PQ的閘極電位Vg2的最大值。為了有效地限制MOS電晶體PQ的閘極電位Vg2的最大值，必須增大N型不純物領域12a與12b間的距離D1(也就是電性連接汲極電極24的N型半導體領域與電性連接閘極電極21的N型半導體領域之間的距離)。但是增大距離D1會將每個半導體裝置的佔有面積增大，使得半導體裝置的有效開啟阻抗(開啟阻抗×佔有面積)惡化。
參照第5圖，在本實施例中，由於電極27施加至半導體基板SUB表面的電場，抑制了N型不純物領域12a與P型半導體領域10間邊界部份的空乏層在半導體基板SUB表面延伸。也就是，電極27的電位與閘極電位Vg2等電位，處於射極電位Ve與集極電位之間的電壓位準。當具有此電位的電極27施加電場至半導體基板表面SUB時，隨著N型不純物領域12a與P型半導體領域10間的逆向偏壓增大，N型不純物領域12a與P型半導體領域10間邊界部份的空乏層會以空乏層40a→空乏層40b→空乏層→40c空乏層40d的順序延伸。空乏層40a～d在半導體基板SUB的空乏層延伸會被抑制。最後，能夠維持N型不純物領域12a與12b之間的擊穿電壓並減小距離D1，能夠維持特性並減低元件佔有面積。然後能夠提昇半導體裝置的有效阻抗。
又本發明的半導體裝置並不限於第3圖所示的架構，至少包含第3圖中B的部份組成架構即可。第3圖中B部份所示的半導體裝置具備半導體基板SUB、形成於半導體基板SUB內的P型半導體領域10、形成於半導體基板SUB表面的MOS電晶體PQ。MOS電晶體PQ包括閘極電極21、集極電極23、汲極電極24、N型不純物領域12a、P型不純物領域19a及19b。N型不純物領域12a具有藉由閘極電極21與集極電極23的電位差所形成通道，並且形成於P型半導體領域10內，與汲極電極24電性連接。P型不純物領域19a形成於N型不純物領域12a內，並且電性連接集極23。P型不純物領域19b形成於N型不純物領域12a內，並且電性連接汲極24。半導體裝置更具有N型不純物領域12b、電極27。N型不純物領域12b形成於P型半導體領域10內，隔著P型半導體領域10與N型不純物領域12a對向，並且電性連接閘極電極21。電極27透過絕緣膜28形成於被N型不純物領域12a與12b所夾住的P型半導體領域10上，並且與閘極電極21電性連接。
又本發明的半導體裝置最好是具備第3圖中B部份所示的架構再加上第3圖中B部份以外的所示的架構。在這個情況下，半導體裝置更具備雙極電晶體BT、MOS電晶體NQ、二極體Di。雙極電晶體BT包括電性連接MOS電晶體PQ集極節點3的射極、連接射極電極節點4的集極、電性連接MOS電晶體PQ的汲極24的基極電極節點5。MOS電晶體NQ連接於射極電極節點4與基極電極節點5之間，依控制信號Vg1選擇性地導通，導通時將射極電極節點4與基極電極節點5做電性連接。二極體Di具有電性連接MOS電晶體PQ的閘極電極21的陰極以及電性連接射極電極節點4的陽極。
(實施例2)
參照第6圖，在本實施例的半導體裝置與第3圖所示的實施例1的半導體裝置相比，取代電極27與絕緣膜28(第3圖)，形成了P型不純物領域30。P型不純物領域30形成於被夾於N型不純物領域12a及12b之間的半導體基板SUB表面的P型半導體領域10內。P型不純物領域30可以接觸N型不純物領域12a及12b，也可以藉由P型半導體領域10與N型不純物領域12a及12b分離。
本實施例的半導體裝置在上述以外的架構因為與實施例1的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
根據本實施例的半導體裝置，比P型半導體領域10的不純物濃度更高的P型半導體領域30，因為會形成於被夾於N型不純物領域12a及12b之間的半導體基板SUB表面，N型不純物領域12a與P型不純物領域30之間邊界部份的空乏層延伸在半導體基板SUB的表面上會被局部地抑制。因此能夠維持N型不純物領域12a及12b之間的擊穿電壓同時減小距離D1，能夠維持特性同時減低元件佔有面積。因而能得到與實施例1相同的效果。
(實施例3)
參照第7圖，本實施例的半導體裝置與第3圖所示的實施例1的半導體裝置相比，並沒有形成電極27、絕緣體28、以及N型不純物領域12b(第3圖)。N型不純物領域2隔著P型半導體領域10與N型不純物領域12a對向。因此N型不純物領域25達成使電極26的接觸阻抗下降的效果，同時構成了與P型半導體領域10間的二極體Di(第1圖)之PN接合。擊穿電壓會由N型不純物領域12a與25的距離D1(也就是電性連接汲極電極24的N型半導體領域與電性連接閘極電極21的N型半導體領域之間的距離D1)來決定。又N型不純物領域12a及25都是藉由不純物的注入而形成。N型不純物領域25的擴散深度D2(也就是電性連接閘極電極21的N型半導體領域的擴散深度D2)比起N型不純物領域12a的擴散深度D3(也就是電性連接汲極電極24的N型半導體領域的擴散深度D3)淺。
本實施例的半導體裝置在上述以外的架構因為與實施例1的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
例如第3圖所示的半導體裝置包括N型不純物領域12b的情況下，因為要正確地控制N型不純物領域12a及12b之間的距離，N型不純物領域12a及12b一般會使用一個光罩並注入N型不純物來形成。因此，第3圖的N型不純物領域12a及12b具有相同的擴散深度。另一方面，在第7圖所顯示的本實施例，擴散深度D2為了與N型不純物領域25的擴散深度相等，擴散深度D2會比N型不純物領域12a的擴散深度D3淺。擴散深度變淺的話，會抑制往不純物領域的第3圖中的橫方向的擴散。因此對應N型不純物領域12b的消除，半導體裝置的佔有面積能夠減低。因而能夠獲得與實施例1相同的效果。再加上實際應用上會將既有的N型不純物領域25做為二極體Di的PN接合使用，也有不需增加製造步驟的優點。
在本實施例，僅表示N型不純物領域25的不純物濃度比N型不純物領域12a的不純物濃度高的情形，但N型不純物領域25的不純物濃度並沒有特別的限制，也可以例如是與N型不純物領域12a有相同程度的不純物濃度。
(實施例4)
參照第8圖，本實施例的半導體裝置與第7圖所示的實施例3的半導體裝置相比，形成了P型不純物領域30。P型不純物領域30在半導體基板SUB表面的P型半導體領域10內形成。P型不純物領域30可以接觸N型不純物領域12a及25，也可以藉由P型半導體領域10與N型不純物領域12a及25分離。
本實施例的半導體裝置在上述以外的架構因為與實施例3的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
根據本實施例的半導體裝置，能夠獲得與實施例3相同的效果，並且比起P型半導體領域10的不純物濃度藥膏的P型半導體領域30形成於半導體基板SUB的表面，所以N型不純物領域12a與P型不純物領域30之間邊界部份的空乏層延伸在半導體基板SUB的表面上會被局部地抑制。因此能夠維持N型不純物領域12a及25之間的擊穿電壓同時減小距離D1，能夠維持特性同時減低元件佔有面積。
(實施例5)
參照第9圖，本實施例的半導體裝置與第7圖所示的實施例3的半導體裝置比較，形成了N型不純物領域12b及31。N型不純物領域31與N型不純物領域12a接觸，隔著P型半導體領域10與N型不純物領域12b對向。N型不純物領域12b形成於P型半導體領域10內，包圍住N型不純物領域25，並與P型半導體領域10之間構成二極體Di的PN接合。又N型不純物領域12b及31皆是由注入不純物所形成。N型不純物領域31的擴散深度D4及N型不純物領域12b的擴散深度D2比N型不純物12a的擴散深度D3來得淺。特別是N型不純物領域12b及31也可以藉由相同的步驟形成。在這個情況下，擴散深度D2與D4相等(如第9圖所示)，又藉由形成N型不純物領域12b及31的時候所用的光罩，可以正確地制定距離D1。
本實施例的半導體裝置在上述以外的架構因為與實施例3的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
根據本實施例的半導體裝置，能夠獲得與實施例3相同的效果。再加上N型不純物領域31的擴散深度D4比N型不純物領域12a的擴散深度D3淺，電性連接汲極電極24的N型半導體領域(N型不純物領域12a、22及31)往N型不純物領域12b的擴散會被抑制。因此，電性連接汲極電極24的N型半導體領域的佔有面積能夠減少，並能夠更進一步減低半導體裝置的佔有面積。
(實施例6)
參照第10圖，本實施例的半導體裝置與第7圖所示的實施例3的半導體裝置比較，N型不純物領域22(較淺領域)由P型半導體領域10內突出。N型不純物領域22與N型不純物領域12a(較深領域)相接觸，並隔著P型半導體領域10與N型不純物領域25對向。N型不純物領域22及25的不純物濃度兩者皆比N型不純物領域12a高。又N型不純物領域22及25兩者皆由注入不純物所形成。N型不純物領域22的擴散深度D4及N型不純物領域25的擴散深度D2比起N型不純物領域12a的擴散深度D3來得淺。特別是N型不純物領域22及25也可以藉由相同的步驟形成。在這個情況下，擴散深度D2與D4相等(如第10圖所示)，又藉由形成N型不純物領域22及25的時候所用的光罩，可以正確地制定距離D1。
本實施例的半導體裝置在上述以外的架構因為與實施例3的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
根據本實施例的半導體裝置，能夠獲得與實施例3相同的效果。再加上N型不純物領域22的擴散深度D4比N型不純物領域12a的擴散深度D3淺，電性連接汲極電極24的N型半導體領域(N型不純物領域12a及22)往N型不純物領域12b的擴散會被抑制。因此，電性連接汲極電極24的N型半導體領域的佔有面積能夠減少，並能夠更進一步減低半導體裝置的佔有面積。
(實施例7)
參照第11圖，本實施例的半導體裝置與第3圖所示的實施例1的半導體裝置比較，半導體基板SUB內形成了隔開N型不純物領域12a與12b的絕緣膜34，取代了電極27及絕緣膜28(第3圖)。絕緣膜34由半導體基板SUB的表面延伸至下方，到達存在於N型不純物領域12a及12b下部的P型半導體領域10。
本實施例的半導體裝置在上述以外的架構因為與實施例1的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
根據本實施例的半導體裝置，因為N型不純物領域12a與12b之間隔著絕緣膜34，N型不純物領域12a及12b之間產生擊穿崩潰時，N型不純物領域12a與P型半導體領域10邊界的空乏層需要以第11圖所示的箭頭C的方向，繞過絕緣膜34的下端部延伸至N型不純物領域12b。也就是說，制定擊穿電壓的距離D1實質上是由N型不純物領域12a的下端至絕緣膜34的下端的距離D5與由N型不純物領域12b的下端至絕緣膜34的下端的距離D6的和(D5+D6)。因此，能夠一邊維持N型不純物領域12a與12b之間的擊穿電壓，一邊縮小N型不純物領域12a與12b之間的距離，能夠一邊維持特性一邊減低元件佔有面積。最後能夠獲得與實施例1相同的效果。
(實施例8)
參照第12圖，本實施例的半導體裝置與第11圖所示的實施例7的半導體裝置比較，形成了埋入電極35。埋入電極35埋在絕緣膜34內，電性連接閘極電極21。因此埋入電極35與N型不純物領域12a及12b絕緣。埋入電極 35最好是延伸至比P型半導體領域10及N型不純物領域12a及12b的邊界還要下方的位置(如第12圖)。
本實施例的半導體裝置在上述以外的架構因為與實施例7的半導體裝置架構相同，相同的元件材料會以相同的符號表示，在此不重複說明。
根據本實施例的半導體裝置，能夠獲得與實施例7相同的效果。再加上IGBT關掉時埋入電極35的電位與閘極電位Vg2等電位，位於射極電位Ve與集極電位Vc之間的電壓位準。當具有這樣的電位的埋入電極35使電場及於半導體基板SUB的內部時，N型不純物領域12a與P型半導體領域10的邊界的空乏層延伸可以在半導體基板SUB內被抑制。最後能夠使N型不純物領域12a與12b之間的擊穿電壓提昇。
實施例1~8所說明的架構可以適當的做組合。具體來說，例如第6圖~第10圖所示的半導體裝置的架構上也可以附加第3圖所示半導體裝置的電極27及絕緣膜28。
本發明一般來說適用於進行電力切換的半導體裝置，因此可以獲得一種半導體裝置，可以進行快速切換動作並具有優良的崩潰電壓，操作於低開啟電壓與具備小的佔有面積。本半導體裝置可以是單一分離的電晶體，也可以內建於模組等的積體電路裝置內。
雖然本發明已詳細說明，但以上僅為範例並沒有限定於此，本發明的範圍將由申請專利範圍來界定。
2．．．電路方塊
3．．．集極電極節點
4．．．射極電極節點
5．．．基極電極節點
6．．．閘極電極節點
7．．．閘極電極節點
BT．．．雙極電晶體
PQ．．．P通道MOS電晶體
NQ．．．N通道MOS電晶體
Di．．．PN二極體
LL．．．電感
Cd．．．接合電容
Cg．．．閘極電容
10．．．P型半導體領域
12a．．．N型不純物領域
12b．．．N型不純物領域
13．．．P型不純物領域
14．．．P型不純物領域
15．．．N型不純物領域
16．．．射極電極
17．．．閘極絕緣膜
18．．．閘極電極
19a．．．P型不純物領域
19b．．．P型不純物領域
20．．．閘極絕緣膜20
21．．．閘極電極
22．．．N型不純物領域
23．．．集極電極
24．．．汲極電極
25．．．N型不純物領域
26．．．電極
27．．．電極
28．．．絕緣膜
30．．．P型不純物領域
31．．．N型不純物領域
34．．．絕緣膜
35．．．埋入電極
50．．．半導體裝置
第1圖為表示根據本發明實施例1的半導體裝置的等效電路圖。
第2圖為概略表示根據本發明實施例1的半導體裝置的寄生成份圖。
第3圖為概略表示根據本發明實施例1的半導體裝置的剖面構造圖。
第4圖為表示在第3圖中，在不形成電極27的情況下的空乏層延伸方式，將第3圖中以B表示的部份放大的放大圖。
第5圖為表示在第3圖構造下的空乏層延伸方式，將第3圖中以B表示的部份放大的放大圖。
第6圖為概略表示根據本發明實施例2的半導體裝置的剖面構造圖。
第7圖為概略表示根據本發明實施例3的半導體裝置的剖面構造圖。
第8圖為概略表示根據本發明實施例4的半導體裝置的剖面構造圖。
第9圖為概略表示根據本發明實施例5的半導體裝置的剖面構造圖。
第10圖為概略表示根據本發明實施例6的半導體裝置的剖面構造圖。
第11圖為概略表示根據本發明實施例7的半導體裝置的剖面構造圖。
第12圖為概略表示根據本發明實施例8的半導體裝置的剖面構造圖。
SUB．．．基板
10．．．P型半導體領域
12a．．．N型不純物領域
12b．．．N型不純物領域
13．．．P型不純物領域
14．．．P型不純物領域
15．．．N型不純物領域
16．．．射極電極
17．．．閘極絕緣膜
18．．．閘極電極
19a．．．P型不純物領域
19b．．．P型不純物領域
20．．．閘極絕緣膜20
21．．．閘極電極
22．．．N型不純物領域
23．．．集極電極
24．．．汲極電極
25．．．N型不純物領域
26．．．電極
27．．．電極
28．．．絕緣膜
50．．．半導體裝置

Claims (12)

  1. 一種半導體裝置(50)，包括：半導體基板(SUB)；第1導電型第1半導體領域(10)，形成於上述半導體基板內；上述第1導電型MOS電晶體包括：閘極電極(21)；源極電極(23)；汲極電極(24)；第2導電型第2半導體領域(12a)，利用上述閘極電極與上述源極電極的電位差產生通道，並且形成於上述第1半導體領域內，電性連接上述汲極電極；第1導電型第3半導體領域(19a)，形成於上述第2半導體領域內，並且電性連接上述源極電極；第1導電型第4半導體領域(19b)，形成於上述第2半導體領域內，電性連接上述汲極電極；更包括第2導電型第5半導體領域(12b,25)，形成於上述第1半導體領域內，並且隔著上述第1半導體領域與上述第2半導體領域對向，電性連接上述閘極電極；以及電極(27)，透過被夾於上述第2半導體領域與上述第5半導體領域之間並形成於上述第1半導體領域上的絕緣膜而形成，並且電性連接上述閘極電極。
  2. 如申請專利範圍第1項所述之半導體裝置(50)，更包括：雙極電晶體(BT)，包括：第1導通節點(3)，電性連接於上述第1導電型MOS電晶體(PQ)的上述源極電極 (23)；第2導通節點，連結電極節點(4)；基極節點(5)，電性連接上述第1導電型MOS電晶體的上述汲極(24)；第2導電型MOS電晶體(NQ)，連接於上述電極節點與雙極電晶體的上述基極節點(5)之間，依控制信號做選擇性地導通，導通時使上述電極節點與上述雙極電晶體的上述基極節點電性連接；以及PN接合二極體(Di)，具有電性連接於上述第1導電型MOS電晶體的閘極電極(21)的陰極與電性連接上述電極節點的陽極。
  3. 一種半導體裝置，包括：半導體基板(SUB)；第1導電型第1半導體領域(10,30)，形成於上述半導體基板內；第1導電型MOS電晶體(PQ)，形成於上述半導體基板表面；上述第1導電型MOS電晶體包括：閘極電極(21)；源極電極(23)；汲極電極(24)；第2導電型第2半導體領域(12a)，利用上述閘極電極與上述源極電極的電位差產生通道，並且形成於上述第1半導體領域內，電性連接上述汲極電極；第1導電型第3半導體領域(19a)，形成於上述第2半導體領域內，並且電性連接上述源極電極；第1導電型第4半導體領域(19b)，形成於上述第2半導體領域內，電性連接上述汲極電極；以及第2導電型第5半導體領域(12b,25)，形成於上述第1半導體領域內，並且隔著上述第1半導體領域與上述 第2半導體領域對向，電性連接上述閘極電極，其中上述第1半導體領域包括：高濃度領域(30)，被夾於上述第2半導體領域與上述第5半導體領域間，並形成於上述半導體基板表面；低濃度領域(10)，比起上述高濃度領域，第1導電型不純物濃度較低。
  4. 如申請專利範圍第3項所述之半導體裝置(50)，更包括：雙極電晶體(BT)，包括：第1導通節點(3)，電性連接於上述第1導電型MOS電晶體(PQ)的上述源極電極(23)；第2導通節點，連結電極節點(4)；基極節點(5)，電性連接上述第1導電型MOS電晶體的上述汲極(24)；第2導電型MOS電晶體(NQ)，連接於上述電極節點與雙極電晶體的上述基極節點(5)之間，依控制信號做選擇性地導通，導通時使上述電極節點與上述雙極電晶體的上述基極節點電性連接；以及PN接合二極體(Di)，具有電性連接於上述第1導電型MOS電晶體的閘極電極(21)的陰極與電性連接上述電極節點的陽極。
  5. 一種半導體裝置，包括：半導體基板(SUB)；第1導電型第1半導體領域(10,30)，形成於上述半導體基板內；第1導電型MOS電晶體(PQ)，形成於上述半導體基板表面；上述第1導電型MOS電晶體包括：閘極電極(21)； 源極電極(23)；汲極電極(24)；第2導電型第2半導體領域(12a,22,31)，利用上述閘極電極與上述源極電極的電位差產生通道，並且形成於上述第1半導體領域內，電性連接上述汲極電極；第1導電型第3半導體領域(19a)，形成於上述第2半導體領域內，並且電性連接上述源極電極；第1導電型第4半導體領域(19b)，形成於上述第2半導體領域內，電性連接上述汲極電極；以及第2導電型第5半導體領域(12b,25)，形成於上述第1半導體領域內，並且隔著上述第1半導體領域與上述第2半導體領域對向，電性連接上述閘極電極，其中上述第2半導體領域及上述第5半導體領域都是藉由注入不純物形成，並且上述第5半導體領域的擴散深度(D2)比上述第2半導體領域的擴散深度(D3)淺。
  6. 如申請專利範圍第5項所述之半導體裝置(50)，其中上述第1半導體領域(10,30)包括：高濃度領域(30)，被夾於上述第2半導體領域(12a)與上述第5半導體領域(25)間，並形成於上述半導體基板表面(SUB)；低濃度領域(10)，比起上述高濃度領域，第1導電型不純物濃度較低。
  7. 如申請專利範圍第5項所述之半導體裝置(50)，其中上述第2半導體領域(12a,22,31)包括：深領域(12a)；淺領域(22,31)，具有比上述深領域擴散深度(D3)淺的擴散深度(D4)，並且與上述第5半導體領域(12b,25)對向， 上述第5半導體領域的擴散深度(D2)比上述深領域的擴散深度淺。
  8. 如申請專利範圍第7項所述之半導體裝置(50)，其中上述淺領域(22)及上述第5不純物領域(25)的不純物濃度都比上述深領域(12a)的不純物濃度高。
  9. 如申請專利範圍第5項所述之半導體裝置，更包括：雙極電晶體(BT)，包括：第1導通節點(3)，電性連接於上述第1導電型MOS電晶體(PQ)的上述源極電極(23)；第2導通節點，連結電極節點(4)；基極節點(5)，電性連接上述第1導電型MOS電晶體的上述汲極(24)；第2導電型MOS電晶體(NQ)，連接於上述電極節點與雙極電晶體的上述基極節點(5)之間，依控制信號做選擇性地導通，導通時使上述電極節點與上述雙極電晶體的上述基極節點電性連接；以及PN接合二極體(Di)，具有電性連接於上述第1導電型MOS電晶體的閘極電極(21)的陰極與電性連接上述電極節點的陽極。
  10. 一種半導體裝置(50)，包括：半導體基板(SUB)；第1導電型第1半導體領域(10)，形成於上述半導體基板內；第1導電型MOS電晶體(PQ)，形成於上述半導體基板表面；上述第1導電型MOS電晶體包括：閘極電極(21)；源極電極(23)；汲極電極(24)；第2導電型第2半導 體領域(12a)，利用上述閘極電極與上述源極電極的電位差產生通道，並且形成於上述第1半導體領域內，電性連接上述汲極電極；第1導電型第3半導體領域(19a)，形成於上述第2半導體領域內，並且電性連接上述源極電極；第1導電型第4半導體領域(19b)，形成於上述第2半導體領域內，電性連接上述汲極電極；第2導電型第5半導體領域(12b,25)，形成於上述半導體基板內，並且電性連接上述閘極電極；以及絕緣膜(34)，形成於上述第1半導體領域內，並且隔開上述第2半導體領域與上述第5半導體領域。
  11. 如申請專利範圍第10項所述之半導體裝置(50)，更包括：埋入電極(35)，埋於上述絕緣膜(34)內，並且電性連接上述閘極電極(21)。
  12. 如申請專利範圍第10項所述之半導體裝置，更包括：雙極電晶體(BT)，包括：第1導通節點(3)，電性連接於上述第1導電型MOS電晶體(PQ)的上述源極電極(23)；第2導通節點，連結電極節點(4)；基極節點(5)，電性連接上述第1導電型MOS電晶體的上述汲極(24)；第2導電型MOS電晶體(NQ)，連接於上述電極節點與雙極電晶體的上述基極節點(5)之間，依控制信號做選擇性地導通，導通時使上述電極節點與上述雙極電晶體的上述基極節點電性連接；以及 PN接合二極體(Di)，具有電性連接於上述第1導電型MOS電晶體的閘極電極(21)的陰極與電性連接上述電極節點的陽極。
TW098118669A 2008-12-17 2009-06-05 內建絕緣柵雙極電晶體之半導體裝置 TWI427764B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008321466A JP4822292B2 (ja) 2008-12-17 2008-12-17 半導体装置

Publications (2)

Publication Number Publication Date
TW201025563A TW201025563A (en) 2010-07-01
TWI427764B true TWI427764B (zh) 2014-02-21

Family

ID=42221010

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098118669A TWI427764B (zh) 2008-12-17 2009-06-05 內建絕緣柵雙極電晶體之半導體裝置

Country Status (6)

Country Link
US (2) US7898029B2 (zh)
JP (1) JP4822292B2 (zh)
KR (1) KR101055988B1 (zh)
CN (2) CN101752371A (zh)
DE (1) DE102009038776B9 (zh)
TW (1) TWI427764B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5460279B2 (ja) * 2009-12-11 2014-04-02 株式会社日立製作所 半導体装置およびその製造方法
US9570436B2 (en) * 2012-06-20 2017-02-14 National Institute Of Advanced Industrial Science And Technology Semiconductor device
KR102283360B1 (ko) * 2013-12-31 2021-07-30 삼성전자주식회사 텍스트 편집 위치를 가이드 하는 방법, 장치 및 기록매체
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
FR3048288B1 (fr) * 2016-02-25 2018-03-23 Stmicroelectronics (Crolles 2) Sas Detecteur electronique integre de variations de potentiel a haute sensibilite
US11393811B2 (en) * 2020-08-03 2022-07-19 Diodes Incorporated Bipolar junction transistor having an integrated switchable short

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0703622A2 (en) * 1994-09-26 1996-03-27 International Business Machines Corporation Electrostatic discharge protection circuits for mixed voltage interface and multi-rail disconnected power grid applications
JP2005109394A (ja) * 2003-10-02 2005-04-21 Mitsubishi Electric Corp 半導体装置及び半導体装置の駆動回路
TWI261925B (en) * 2004-08-27 2006-09-11 Mitsubishi Electric Corp Semiconductor device
CN101136625A (zh) * 2006-08-31 2008-03-05 三洋电机株式会社 半导体装置
US20080258231A1 (en) * 2006-08-31 2008-10-23 Sanyo Electric Co., Ltd. Semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770685B2 (ja) * 1985-04-25 1995-07-31 日本電信電話株式会社 相補形ｍｉｓ半導体集積回路
US5258641A (en) * 1989-12-28 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same
JPH0555204A (ja) 1991-08-29 1993-03-05 Sharp Corp 半導体装置の製造方法
JP3203814B2 (ja) * 1992-10-19 2001-08-27 富士電機株式会社 半導体装置
JPH06196553A (ja) 1992-12-22 1994-07-15 Oki Electric Ind Co Ltd 半導体装置
JP3035188B2 (ja) * 1995-05-10 2000-04-17 日本ファウンドリー株式会社 半導体装置
JP3028803B2 (ja) * 1997-07-02 2000-04-04 富士電機株式会社 半導体装置
JP2000100932A (ja) 1998-09-25 2000-04-07 Seiko Epson Corp 半導体装置及びその製造方法
JP2001284540A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
US6580125B2 (en) * 2000-11-21 2003-06-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
DE10137343C1 (de) * 2001-07-31 2002-09-12 Infineon Technologies Ag Halbleiterstruktur mit Feldplatte
JP2003158269A (ja) * 2001-11-20 2003-05-30 Yaskawa Electric Corp 絶縁ゲートバイポーラトランジスタ
JP2006324375A (ja) 2005-05-18 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4632068B2 (ja) * 2008-05-30 2011-02-16 三菱電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0703622A2 (en) * 1994-09-26 1996-03-27 International Business Machines Corporation Electrostatic discharge protection circuits for mixed voltage interface and multi-rail disconnected power grid applications
JP2005109394A (ja) * 2003-10-02 2005-04-21 Mitsubishi Electric Corp 半導体装置及び半導体装置の駆動回路
TWI261925B (en) * 2004-08-27 2006-09-11 Mitsubishi Electric Corp Semiconductor device
CN101136625A (zh) * 2006-08-31 2008-03-05 三洋电机株式会社 半导体装置
US20080258231A1 (en) * 2006-08-31 2008-10-23 Sanyo Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
TW201025563A (en) 2010-07-01
US20100148214A1 (en) 2010-06-17
KR20100070281A (ko) 2010-06-25
KR101055988B1 (ko) 2011-08-11
CN102280450B (zh) 2013-08-28
DE102009038776B4 (de) 2012-11-22
JP4822292B2 (ja) 2011-11-24
CN101752371A (zh) 2010-06-23
CN102280450A (zh) 2011-12-14
US20110108882A1 (en) 2011-05-12
US7898029B2 (en) 2011-03-01
DE102009038776A1 (de) 2010-07-01
JP2010147188A (ja) 2010-07-01
US8120107B2 (en) 2012-02-21
DE102009038776B9 (de) 2012-12-27

Similar Documents

Publication Publication Date Title
US7777279B2 (en) Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage
KR101022298B1 (ko) 반도체 장치
US7605446B2 (en) Bipolar high voltage/power semiconductor device having first and second insulated gated and method of operation
US5559348A (en) Semiconductor device having insulated gate bipolar transistor
TWI427764B (zh) 內建絕緣柵雙極電晶體之半導體裝置
KR20070074504A (ko) 반도체장치
US7071516B2 (en) Semiconductor device and driving circuit for semiconductor device
US8803191B2 (en) Systems, devices, and methods with integrable FET-controlled lateral thyristors
CN111933687B (zh) 具有高安全工作区的横向功率器件
JP2002252333A (ja) 半導体装置
Deng et al. An injection enhanced LIGBT on thin SOI layer compatible with CMOS process
JP4534440B2 (ja) 半導体装置
KR0149779B1 (ko) 턴-오프 전류능력이 향상된 수평형 모스 제어 다이리스터
CN115036307A (zh) 一种集成四种mosfet的rc-ligbt器件
US8093622B2 (en) Semiconductor device and its driving method
Rahimo et al. The Next Generation Bimode Insulated Gate Transistors Based on Enhanced Trench Technology