CN116978953A - 沟槽型半导体器件及其制作方法 - Google Patents

沟槽型半导体器件及其制作方法 Download PDF

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徐承福
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韩玉亮
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Abstract

本发明提供一种沟槽型半导体器件。该沟槽型半导体器件包括：外延层，形成在衬底上；第一沟槽，位于外延层中；第二沟槽，位于第一沟槽侧边的外延层中且环绕第一沟槽，第二沟槽的深度小于第一沟槽；源极电极，位于第一沟槽内；以及栅电极，位于第二沟槽内，栅电极环绕源极电极。该沟槽型半导体器件的栅电极和源极电极之间构成三维电荷补偿结构，可以改善器件的耗尽能力，进而可以增加外延层的掺杂浓度以降低沟槽型半导体器件的导通电阻，同时满足器件的击穿电压要求，还可以降低器件的Qg和米勒电容，降低开关损耗。本发明还提供该沟槽型半导体器件的制作方法。

Description

沟槽型半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种沟槽型半导体器件及其制作方法。
背景技术
随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型MOSFET(Trench MOS)由于其器件的集成度高、导通电阻低、栅-漏电荷密度低以及电流容量大，因而被广泛地应用。
图1为现有的一种沟槽型半导体器件的剖面示意图。图2为图1所示的沟槽型半导体器件的版图。如图1所示，该沟槽型半导体器件包括形成在外延层101中的深沟槽102，深沟槽102内形成有源极电极103和栅电极104，栅电极104位于源极电极103的两侧，即栅电极104和源极电极103为左右结构；外延层101上还形成有接触插塞(CT)，源极电极103对应连接接触插塞105a，栅电极104对应接触插塞105b。如图2所示，该沟槽型半导体器件中，源极电极103和接触插塞105b均沿X方向伸长，源极电极103和接触插塞105b在Y方向上间隔排列。
上述沟槽型半导体器件存在击穿电压(BV)和导通电阻之间相互制约的问题，提高击穿电压BV和降低导通电阻不能同时实现，这就导致该器件在大电压下工作时会有很大的能量损耗。此外，为了满足半导体器件的低导通电阻需求，通常通过增加上述沟槽型半导体器件的深沟槽深度和密度来降低器件的导通电阻(Rdson)，但是高深度和高密度的深沟槽会导致芯片翘曲。上述沟槽型半导体器件在栅氧化层处的电场线集中，容易导致器件被击穿。
发明内容
本发明的目的之一是提供一种沟槽型半导体器件及其制作方法，可以提高沟槽型半导体器件的耗尽能力，进而可以增加外延层的掺杂浓度以降低沟槽型半导体器件的导通电阻，同时满足器件的击穿电压要求。
为了实现上述目的，本发明一方面提供一种沟槽型半导体器件。所述沟槽型半导体器件包括：
外延层，形成在衬底上；
第一沟槽，位于所述外延层中；
第二沟槽，位于所述第一沟槽侧边的所述外延层中且环绕所述第一沟槽，所述第二沟槽的深度小于所述第一沟槽；
源极电极，位于所述第一沟槽内；以及
栅电极，位于所述第二沟槽内，所述栅电极环绕所述源极电极。
可选的，所述外延层中形成有多个所述第一沟槽和多个所述第二沟槽；在垂直于所述外延层厚度方向的平面内，多个所述第二沟槽连接形成网格状。
可选的，在垂直于所述外延层厚度方向的平面内，多个所述第二沟槽内的多个所述栅电极连接形成网格状，一个所述栅电极为一个单元格，一个所述源极电极位于一个单元格内。
可选的，在垂直于所述外延层厚度方向的平面内，所述栅电极的横截面为环状六边形或环状矩形，所述源极电极的横截面为圆形。
可选的，所述沟槽型半导体器件还包括多个接触插塞；所述源极电极和所述栅电极均具有对应的接触插塞；所述源极电极对应的接触插塞与所述源极电极连接；所述栅电极对应的接触插塞与所述栅电极侧边的外延层顶部连接。
可选的，一个所述源极电极连接一个所述接触插塞；多个所述栅电极共用一个或多个所述接触插塞。
可选的，所述外延层为第一导电类型的半导体材料层。
可选的，所述外延层顶部形成有第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，所述第二掺杂区位于所述第一掺杂区下方，所述第一导电类型和所述第二导电类型相反。
本发明的另一方面提供一种沟槽型半导体器件的制作方法。所述一种沟槽型半导体器件的制作方法包括：
提供衬底，所述衬底上形成有外延层；
在所述外延层中形成第一沟槽；
在所述第一沟槽内形成源极电极；
在所述第一沟槽侧边的所述外延层中形成第二沟槽，所述第二沟槽环绕所述第一沟槽，且所述第二沟槽的深度小于所述第一沟槽；以及
在所述第二沟槽内形成栅电极，所述栅电极环绕所述源极电极。
可选的，在所述外延层中形成第一沟槽的步骤中，在所述外延层中形成多个第一沟槽。
可选的，在所述第一沟槽侧边的所述外延层中形成第二沟槽的步骤中，在所述外延层中形成多个所述第二沟槽，且多个所述第二沟槽连接形成网格状。
可选的，在所述第二沟槽内形成栅电极的步骤中，在每个所述第二沟槽内形成一个所述栅电极，多个所述第二沟槽内的多个所述栅电极连接形成网格状。
本发明提供的沟槽型半导体器件及其制作方法中，在外延层中的第一沟槽内形成源极电极，在外延层中的第二沟槽内形成栅电极，且第二沟槽环绕第一沟槽，栅电极环绕源极电极，从而栅电极和源极电极之间构成三维电荷补偿结构，与现有的栅电极和源极电极为左右结构相比，可以有更多的电子空穴结合，电荷补偿效果较好，从而可以改善器件的耗尽能力，进而可以增加外延层的掺杂浓度以降低沟槽型半导体器件的导通电阻，同时满足器件的击穿电压要求，有利于降低器件工作时的能耗；本发明的第二沟槽形成在第一沟槽侧边的所述外延层中，源极电极和栅电极分别形成在第一沟槽和第二沟槽内，与现有的栅电极和源极电极为左右结构相比，如此栅电极和源极电极之间的距离增大，栅电极和源极电极之间的介电层的厚度增大，而器件的结电容容量和介电层厚度成反比，介电层越厚电容量越小，因此本申请的器件在相同的栅极电压下栅电极存储的电荷Qg也就较少，器件的米勒电容也会减小，从而可以减小器件的开关损耗，提升了器件的开关效率；本发明在深度较大的第一沟槽侧边设置深度较小的第二沟槽，与现有器件中均设置深沟槽相比，可以减小深度较大的第一沟槽的密度，进而可以改善高密度的深沟槽导致芯片翘曲的问题；此外，本申请的沟槽型半导体器件在栅氧化层处的电场线较分散，有利于降低器件被击穿的风险。
附图说明
图1为现有的一种沟槽型半导体器件的剖面示意图。
图2为图1所示的沟槽型半导体器件的版图。
图3为本发明一实施例提供的沟槽型半导体器件的制作方法的流程图。
图4至图16为本发明一实施例提供的沟槽型半导体器件的制作方法的分步骤示意图。
图17为本发明一实施例提供的沟槽型半导体器件的版图。
图18为本发明一实施例提供的沟槽型半导体器件沿图17虚线所示位置的剖面示意图。
图19为本发明另一实施例提供的沟槽型半导体器件的版图。
图20为本发明一实施例提供的沟槽型半导体器件的漏极电压电流关系图。
图21为本发明一实施例提供的沟槽型半导体器件的栅电荷Qg和栅源电压Vgs的关系图。
附图标记说明：
(图1至图2)101-外延层；102-深沟槽；103-源极电极；104-栅电极；105a、105b-接触插塞；
(图4-图19)201-外延层；201a-第一掺杂区；201b-第二掺杂区；203-第一沟槽；204-第一介电层；205-源极电极；206-第二沟槽；207-第二介电层；208-栅电极；209-第三介电层；210a、210b-接触插塞。
具体实施方式
为了提高沟槽型半导体器件的耗尽能力，降低沟槽型半导体器件的导通电阻，同时满足器件的击穿电压要求，本发明提供一种沟槽型半导体器件的制作方法。
以下结合附图和具体实施例对本发明提出的沟槽型半导体器件及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本发明一实施例提供的沟槽型半导体器件的制作方法的流程图。如图3所示，本实施例提供的沟槽型半导体器件的制作方法包括：
S1，提供衬底，所述衬底上形成有外延层；
S2，在所述外延层中形成第一沟槽；
S3，在所述第一沟槽内形成源极电极；
S4，在所述第一沟槽侧边的所述外延层中形成第二沟槽，所述第二沟槽环绕所述第一沟槽，且所述第二沟槽的深度小于所述第一沟槽；以及
S5，在所述第二沟槽内形成栅电极，所述栅电极环绕所述源极电极。
图4至图16为本发明一实施例提供的沟槽型半导体器件的制作方法的分步骤示意图。以下结合图3、图4至图16对本实施例提供的沟槽型半导体器件的制作方法进行说明。其中，图4、图6、图8、图10、图12、图14和图16为剖面示意图，图5、图7、图9、图11、图13、图15分别为图4、图6、图8、图10、图12、图14所示结构的俯视图。
如图4所示，首先提供衬底(图中未示出)，衬底上形成有外延层201。
本实施例中，外延层201可以为第一导电类型的半导体材料层。外延层201的材料可以包括硅。可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)或分子束外延(MBE)工艺等形成外延层201。
如图4所示，外延层201顶部可以形成有第一导电类型的第一掺杂区201a和第二导电类型的第二掺杂区201b，所述第二掺杂区201b位于所述第一掺杂区201a下方，所述第一导电类型和所述第二导电类型相反。示例性的，第一导电类型为N型，第二导电类型为P型。第一掺杂区201a和第二掺杂区201b可以在形成外延层201后在外延层201的顶部进行离子注入形成，但不限于此。
参考图4和图5所示，在外延层201中形成第一沟槽203。所述第一沟槽203的深度可以大于第二掺杂区201b的深度。所述第一沟槽203的数量可以为多个。在垂直于外延层201厚度方向的平面内，参考图5所示，第一沟槽203的横截面可以是但不限于圆形，外延层201的厚度方向为图4的水平方向的垂向。
参考图6和图7所示，在外延层201上形成第一介电层204，所述第一介电层204可以保形地覆盖外延层201的顶面以及第一沟槽203的内表面，第一介电层204在第一沟槽203内限定出源极电极的形成空间。所述第一介电层204的材料可以包括氧化硅。
参考图8和图9所示，在每个所述第一沟槽203内形成一个源极电极205。源极电极205可以填满第一沟槽203，第一沟槽203的侧壁与源极电极205之间通过第一介电层204隔离。
所述源极电极205的材料可以为掺杂多晶硅，但不限于此。
如图9所示，在垂直于外延层201厚度方向的平面内，源极电极205的横截面为圆形，但不限于此。
如图10和图11所示，在所述第一沟槽203侧边的所述外延层201中形成第二沟槽206，所述第二沟槽206环绕所述第一沟槽203，且所述第二沟槽206的深度小于所述第一沟槽203。
本实施例中，第一沟槽203侧边的外延层201属于台面(MESA)区域，第二沟槽206形成在台面(MESA)区域的外延层中。
具体的，在所述第一沟槽203侧边的所述外延层中形成第二沟槽206的步骤中，可以在外延层201中形成多个第二沟槽206。在垂直于外延层201厚度方向的平面内，第二沟槽206的横截面为环状，多个第二沟槽206可以相互连接形成网格状。示例性的，如图11所示，第二沟槽206的横截面可以为环状六边形，但不限于此。第二沟槽206的横截面还可以为环状正方形等。
第二沟槽206可以通过依次刻蚀第一介电层204和外延层201并停止在外延层201中形成。第一沟槽203和第二沟槽206的深度方向为图10的水平方向的垂向。第二沟槽206的深度可以大于第二掺杂区201b的深度，但不限于此。
如图12和图13所示，在第二沟槽206内形成第二介电层207，第二介电层207保形地覆盖第二沟槽206的内表面，第二介电层207可以在第二沟槽206内限定出栅电极的形成区域。示例性的，第二介电层207的材料可以包括氧化硅。
如图14和图15所示，在所述第二沟槽206内形成栅电极208，所述栅电极208环绕所述源极电极205。
本实施例中，在外延层201的厚度方向上，栅电极208的高度小于源极电极205的高度。栅电极208的材料可以包括掺杂多晶硅，但不限于此。
需要说明的是，栅电极208环绕对应的源极电极205，从而栅电极208可以对源极电极205进行三维电荷补偿，可以改善器件的耗尽能力，进而可以增加外延层201的掺杂浓度以降低沟槽型半导体器件的导通电阻，同时满足器件的击穿电压要求。
参考图15所示，在垂直于外延层201厚度方向的平面内，栅电极208的横截面可以为环状六边形。
示例性的，在所述第二沟槽206内形成栅电极208的步骤中，参考图14和图17所示，在每个第二沟槽206内形成一个栅电极208，在垂直于外延层201厚度方向的平面内，多个第二沟槽206内的多个栅电极208可以连接形成网格状，一个栅电极208为一个单元格，一个源极电极205位于一个单元格内，如此三维电荷补偿的效果较好，器件的耗尽能力较好。
参考图17所示，本实施例中，栅电极208的横截面为环状六边形，多个栅电极208在版图上可以形成最密排布，如此有助于提高芯片的集成度；而且，栅电极208的横截面为环状六边形，源极电极205的横截面为圆形，三维电荷补偿的效果最好，器件的耗尽能力最好。在其它实施例中，参考图19所示，栅电极208的横截面还可以为环状正方形，栅电极208的横截面还可以是其它多边形。
参考图16所示，在形成栅电极208之后，在外延层201上形成第三介电层209，第三介电层209覆盖第一沟槽203、源极电极205、第二沟槽206和栅电极208。
接着，在外延层201上制作接触插塞(CT)。接触插塞贯穿第三介电层209。具体的，接触插塞的数量为多个，参考图16所示，源极电极205和栅电极208均具有对应的接触插塞；源极电极205对应的接触插塞210a与源极电极205连接；栅电极208对应的接触插塞210b与栅电极208侧边的外延层201顶部(即与第一掺杂区201a和第二掺杂区201b)连接，栅电极208被介电材料(即第三介电层209和第二介电层207)全面包裹。
本实施例还提供一种沟槽型半导体器件，所述沟槽型半导体器件可以通过上述的沟槽型半导体器件的制作方法制成。
参考图16和图18所示，所述沟槽型半导体器件包括外延层201、第一沟槽203、第二沟槽206、源极电极205和栅极电极208。外延层201形成在衬底(图中未示出)上；第一沟槽203位于所述外延层201中；第二沟槽206位于所述第一沟槽203侧边的外延层201中且环绕第一沟槽203，所述第二沟槽206的深度小于所述第一沟槽203；源极电极205位于所述第一沟槽203内；栅电极208位于所述第二沟槽206内，所述栅电极208环绕所述源极电极205。
具体的，本实施例提供的沟槽型半导体器件可以为环绕栅极晶体管(SurroundingGate Transistor，SGT)，但不限于此。
所述外延层201可以为第一导电类型的半导体材料层，例如外延层201的材料包括硅。外延层201顶部可以形成有第一导电类型的第一掺杂区201a和第二导电类型的第二掺杂区201b，所述第二掺杂区201b位于所述第一掺杂区201a下方，所述第一导电类型和所述第二导电类型相反。示例性的，第一导电类型为N型，第二导电类型为P型，但不限于此。
本实施例中，第一沟槽203内还形成有第一介电层204，第一介电层204位于第一沟槽203的侧壁与源极电极205之间，以隔离第一沟槽203和源极电极205，第一介电层204还从第一沟槽203的侧壁上延伸覆盖第一沟槽203边缘的外延层。
第二沟槽206内还形成有第二介电层207，第二介电层207位于第二沟槽206的侧壁与栅电极208之间，以隔离栅电极208与第二沟槽206。
源极电极205和栅电极208上方还形成有第三介电层209。
第一介电层204、第二介电层207和第三介电层209的材料可以相同，例如均为氧化硅。
本实施例中，源极电极205形成在第一沟槽203内且形状受第一沟槽203限制，源极电极205的横截面形状可以和第一沟槽203的横截面形状相同。栅电极208形成在第二沟槽206内且形状受第二沟槽206限制，栅电极208的横截面形状可以与第二沟槽206的横截面形状相同。
参考图17和图18所示，外延层201中可以形成有多个所述第一沟槽203和多个所述第二沟槽206。在垂直于外延层201厚度方向的平面内，多个所述第二沟槽206连接形成网格状。
参考图17和图18所示，在垂直于外延层201厚度方向(即图18的水平方向的垂向)的平面内，多个所述第二沟槽206内的多个栅电极208连接形成网格状，一个栅电极208为一个最小的单元格，一个源极电极205位于一个单元格内，如此栅电极208对源极电极205的电荷补偿效果较好，沟槽型半导体器件的耗尽能力较好。
优选的，如图17所示，在垂直于外延层201厚度方向的平面内，所述栅电极208的横截面为环状六边形，所述源极电极205的横截面为圆形，如此多个栅电极208在版图上可以形成最密排布，如此有助于提高芯片的集成度，而且电荷补偿的效果最好，器件的耗尽能力最好。
在其它实施例中，如图19所示，在垂直于外延层201厚度方向的平面内，所述栅电极208的横截面可以为环状矩形，所述源极电极205的横截面可以为圆形。需要说明的是，栅电极208的横截面形状不限于环状六边形和环状矩形，源极电极205的横截面形状也不限于圆形。示例性的，栅电极208的横截面形状还可以是环状圆形、环状八边形、或环状十二边形等，源极电极205的形成可以六边形或矩形等。
如图16和图18所示，所述沟槽型半导体器件还包括多个接触插塞，接触插塞贯穿第三介电层209。所述源极电极205和所述栅电极208均具有对应的接触插塞；所述源极电极205对应的接触插塞210a与所述源极电极205连接；所述栅电极208对应的接触插塞210b与所述栅电极208侧边的外延层顶部(即第一掺杂区201a和第二掺杂区201b)连接。
参考图19所示，一个源极电极205连接一个接触插塞210a。本实施例中，由于多个栅电极208相连接形成网格状，多个栅电极208可以共用一个或多个接触插塞，且多个栅电极208对应的接触插塞可以设置在多个栅电极208连接形成的网格边缘区域的侧边。
图20为本发明一实施例提供的沟槽型半导体器件的漏极电压电流关系图。如图20所示，与现有的沟槽型半导体器件相比，本实施例的沟槽型半导体器件在相同的漏极电压(Drain Voltage)下拥有更大的漏极电流(Drain Current)。
图21为本发明一实施例提供的沟槽型半导体器件的栅电荷Qg和栅源电压Vgs的关系图。如图21所示，与现有的沟槽型半导体器件相比，本实施例的沟槽型半导体器件的米勒平台处缩小40％。
本申请提供的沟槽型半导体器件及其制作方法中，在外延层201中的第一沟槽203内形成源极电极205，在外延层201中的第二沟槽206内形成栅电极208，且第二沟槽206环绕第一沟槽205，栅电极208环绕源极电极205，从而栅电极208和源极电极205之间构成三维电荷补偿结构，与现有的栅电极和源极电极为左右结构相比，可以有更多的电子空穴结合，电荷补偿效果较好，从而可以改善器件的耗尽能力，进而可以增加外延层的掺杂浓度以降低沟槽型半导体器件的导通电阻，较优时导通电阻可以降低20％，同时满足器件的击穿电压要求，有利于降低器件工作时的能耗；本申请的第二沟槽206形成在第一沟槽203侧边的所述外延层201中，源极电极205和栅电极208分别形成在第一沟槽203和第二沟槽206内，与现有的栅电极和源极电极为左右结构相比，如此栅电极208和源极电极205之间的距离增大，栅电极208和源极电极205之间的介电层的厚度增大，而器件的结电容容量和介电层厚度成反比，介电层越厚电容量越小，因此本申请的器件在相同的栅极电压下栅电极存储的电荷Qg也就较少，器件的米勒电容也会减小，从而可以减小器件的开关损耗，提升了器件的开关效率；本申请在深度较大的第一沟槽203侧边设置深度较小的第二沟槽206，与图1所示的器件中均设置深沟槽102相比，可以减小深沟槽(即深度较大的第一沟槽203)的密度，进而可以改善高密度的深沟槽导致芯片翘曲的问题；此外，本申请的沟槽型半导体器件在栅氧化层处的电场线较分散，有利于降低器件被击穿的风险。
需要说明的是，本说明书采用递进的方式描述，在后描述的沟槽型半导体器件重点说明的都是与在前描述的沟槽型半导体器件的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种沟槽型半导体器件，其特征在于，包括：
外延层，形成在衬底上；
第一沟槽，位于所述外延层中；
第二沟槽，位于所述第一沟槽侧边的所述外延层中且环绕所述第一沟槽，所述第二沟槽的深度小于所述第一沟槽；
源极电极，位于所述第一沟槽内；以及
栅电极，位于所述第二沟槽内，所述栅电极环绕所述源极电极。
2.如权利要求1所述的沟槽型半导体器件，其特征在于，所述外延层中形成有多个所述第一沟槽和多个所述第二沟槽；在垂直于所述外延层厚度方向的平面内，多个所述第二沟槽连接形成网格状。
3.如权利要求2所述的沟槽型半导体器件，其特征在于，在垂直于所述外延层厚度方向的平面内，多个所述第二沟槽内的多个所述栅电极连接形成网格状，一个所述栅电极为一个单元格，一个所述源极电极位于一个单元格内。
4.如权利要求1至3任一项所述的沟槽型半导体器件，其特征在于，在垂直于所述外延层厚度方向的平面内，所述栅电极的横截面为环状六边形或环状矩形，所述源极电极的横截面为圆形。
5.如权利要求1至3任一项所述的沟槽型半导体器件，其特征在于，所述沟槽型半导体器件还包括多个接触插塞；所述源极电极和所述栅电极均具有对应的接触插塞；所述源极电极对应的接触插塞与所述源极电极连接；所述栅电极对应的接触插塞与所述栅电极侧边的外延层顶部连接。
6.如权利要求5所述的沟槽型半导体器件，其特征在于，一个所述源极电极连接一个所述接触插塞；多个所述栅电极共用一个或多个所述接触插塞。
7.如权利要求1所述的沟槽型半导体器件，其特征在于，所述外延层为第一导电类型的半导体材料层。
8.如权利要求7所述的沟槽型半导体器件，其特征在于，所述外延层顶部形成有第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，所述第二掺杂区位于所述第一掺杂区下方，所述第一导电类型和所述第二导电类型相反。
9.一种沟槽型半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有外延层；
在所述外延层中形成第一沟槽；
在所述第一沟槽内形成源极电极；
在所述第一沟槽侧边的所述外延层中形成第二沟槽，所述第二沟槽环绕所述第一沟槽，且所述第二沟槽的深度小于所述第一沟槽；以及
在所述第二沟槽内形成栅电极，所述栅电极环绕所述源极电极。
10.如权利要求9所述的沟槽型半导体器件的制作方法，其特征在于，在所述外延层中形成第一沟槽的步骤中，在所述外延层中形成多个所述第一沟槽。
11.如权利要求9或10所述的沟槽型半导体器件的制作方法，其特征在于，在所述第一沟槽侧边的所述外延层中形成第二沟槽的步骤中，在所述外延层中形成多个所述第二沟槽，且多个所述第二沟槽连接形成网格状。
12.如权利要求11所述的沟槽型半导体器件的制作方法，其特征在于，在所述第二沟槽内形成栅电极的步骤中，在每个所述第二沟槽内形成一个所述栅电极，多个所述第二沟槽内的多个所述栅电极连接形成网格状。
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