KR20040002654A

KR20040002654A - 반도체 집적 회로 장치

Info

Publication number: KR20040002654A
Application number: KR1020030040983A
Authority: KR
Inventors: 오까와시게아끼; 오기노고이찌로
Original assignee: 산요덴키가부시키가이샤
Priority date: 2002-06-25
Filing date: 2003-06-24
Publication date: 2004-01-07
Also published as: JP2004031576A; CN1469476A; CN1292478C; US20040026717A1; JP4067346B2; KR100684676B1; TW200400626A; TWI231040B; US6815799B2

Abstract

출력 트랜지스터 보호에 적합한 스파크 킬러 다이오드를 내장한 반도체 집적 회로 장치에서, 기판으로의 누설 전류가 커서 원하는 순방향 전류를 얻을 수 없다는 과제가 있었다.

본 발명의 반도체 집적 회로 장치에서는 제2 에피택셜층(23) 표면에 P⁺형의 제1 및 제2 확산 영역(34, 32)을 일부 중첩하도록 형성한다. 그리고, P⁺형의 제2 확산 영역(32)의 바로 상부에서 애노드 전극(39)과 접속시키고, 기생 저항 R1을 기생 저항 R2보다 크게 하는 것에 특징을 갖는다. 이에 의해, 기판(21)으로의 누설 전류의 원인인 기생 PNP 트랜지스터 TR2의 동작을 억제시켜, 누설 전류를 대폭으로 저감할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 출력 트랜지스터 보호에 적합한 스파크 킬러 다이오드를 내장한 반도체 집적 회로 장치에 관한 것이다.

예를 들면, 3상 모터 드라이버는 도 14와 같이 직류 전원 VCC, GND 사이에 직렬 접속된 트랜지스터(Tr1-Tr2, Tr3-Tr4, Tr5-Tr6)가 병렬 접속된다. 그리고, Tr1-Tr2, Tr3-Tr4 및 Tr5-Tr6 사이에서 추출된 출력 단자를 모터 M에 접속한 회로 구성을 채용한다.

이와 같이 부하가 유도성 부하인 경우, 모터의 회전/정지에 따른 정/역방향의 기전력이 발생한다. 종래는 IC화된 직렬 접속 트랜지스터의 컬렉터 에미터 간에 보호 다이오드를 접속한다. 그리고, 상기 역방향 기전력에 의해 출력 단자가 GND 전위보다 낮고 또는 VCC 전위보다 높게 되었을 때에 다이오드(4)가 ON한다. 이에 의해, 상기 기전력을 고정 전위로 하고, 직렬 접속된 트랜지스터를 포함하는 IC의 내부를 보호하였다. 특히 다이오드(4)에 수 암페어(A)의 대전류를 흘리는 경우에는 다이오드(4)로서 개별 부품을 이용하여 구성하였다.

여기서, 사용자측에서 보면, 기기의 부품 점수를 줄이기 위해 다이오드(4)도 IC화하고자 하는 요망도 있다. 그러나, 수 암페어(A)의 대전류를 흘리는 다이오드를 집적화하면, 집적 회로 내에서 불가피하게 발생하는 기생 트랜지스터 효과에 의해 기생 전류가 흐르게 될 우려가 있다. 그리고, 기생 전류는 무효 전류로서 흐르는 것 외에 최악의 경우에는 래치 업에 이른다는 위험성을 내포한다.

그래서, 기생 전류를 방지하는 구조로서, 예를 들면 일본 특개평 6-100459호 공보에 기재된 구조가 제안되었다.

도 15에 도시한 바와 같이, P형 반도체 기판(1)과 N형 반도체 기판(2) 사이에 N⁺형의 매립층(3)이 형성되어 있다. 이 매립층(3)을 둘러싸도록 P⁺형의 분리 영역(4)이 반도체층(2) 표면으로부터 반도체 기판(1)까지 확산되고, 하나의 아일런드(5)를 형성하였다. 그리고, 상기 매립층(3) 위에는 일부 중첩되도록 P⁺형의 매립층(6)이 형성되어 있다. 이 P⁺형의 매립층(6)을 둘러싸고, 반도체층(2) 표면으로부터 N⁺형의 매립층(3)에 도달하는 N⁺형의 도출 영역(7)이 형성된다. 이 둘러싸인 영역에는 N⁺형의 확산 영역(8)이 형성되어 있다. 또한, 도출 영역(7)으로 둘러싸인 영역에서 상기 확산 영역(8)을 둘러싸고, 반도체층(2)으로부터 P⁺형의 매립층(6)에 도달하는 P⁺형의 도출 영역(9)이 형성되어 있다. 또한, 상기 확산 영역(8)에는 캐소드 전극(10)이 P⁺형의 도출 영역(9)에는 애노드 전극(11)이 형성되고, 이 전극은 N⁺형의 도출 영역(7)과 전기적으로 접속되어 있다.

즉, P⁺형의 도출 영역(9)과 P⁺형의 매립층(6)이 애노드 영역, N⁺형의 확산 영역(8)과 도출 영역(9)으로 둘러싸인 N형의 반도체 영역이 캐소드 영역이 되어, 다이오드가 구성되어 있다.

이러한 다이오드 소자에서는 N⁺형의 매립층(3)을 베이스, P⁺형의 매립층(6)을 에미터, P형의 반도체 기판(1)이나 P⁺형의 분리 영역(4)을 컬렉터로 하는 PNP형의 기생 트랜지스터 TR2가 생긴다. 그러나, 애노드 전극의 접속에 의해 이 기생 트랜지스터 TR2의 베이스-에미터 간이 동일 전위가 되기 때문에, 기생 PNP 트랜지스터 TR2가 ON 동작하는 것을 방지할 수 있다.

상기한 바와 같이 종래의 반도체 집적 회로 장치에서는, 도 14에 도시한 바와 같이, 부하가 유도성 부하인 경우, 모터의 회전/정지에 따른 정/역방향의 기전력이 발생한다. 그 때문에, IC화된 직렬 접속 트랜지스터의 컬렉터-에미터 간에 보호 다이오드를 접속한다. 그리고, 상기 역방향 기전력에 의해서 출력 단자가 GND 전위보다 낮게 또는 VCC 전위보다 높게 되었을 때에 다이오드(4)가 ON함으로써 상기 기전력을 고정 전위로 한다. 그리고, 직렬 접속된 트랜지스터를 포함하는 IC의 내부를 보호하고 있었다. 특히 다이오드(4)에 수 암페어(A)의 대전류를 흘리는 경우에는 다이오드(4)로서 개별 부품을 이용하여 구성하고 있었다.

그리고, 기기의 부품점수를 줄이기 위해 다이오드(4)도 IC화하고자 하는 요망 등에 의해, 수 암페어(A)의 대전류를 흘리는 다이오드를 집적화하였다. 그러나, 집적 회로 내에서 불가피하게 발생하는 기생 트랜지스터 효과에 의해 기생 전류가 흐르고, 무효 전류가 흐르는 등의 문제에 의해 도 15에 도시한 바와 같이, 다이오드를 IC의 내부에 내장한 구조로 하였다.

그러나, 상술한 바와 같이, 다이오드(4)를 IC의 내부에 내장하는 것은 가능하지만, 도 15에 도시한 바와 같이, 다이오드(4)가 OFF인 경우, 즉 캐소드 전극(10)이 애노드 전극(11)보다 고전압이 된 경우가 있다. 이 때, 기생 트랜지스터 TR1의 PN 접합면에서의 브레이크 다운 전류에 의한 반도체 소자의 파괴에 대응하기 위한 내압이 필요해진다. 즉, 종래의 구조에서는 기생 트랜지스터 TR1의 베이스 영역으로서의 P⁺형 매립층(6)의 폭이 좁고, 전류 증폭율 hfe를 억제하는 것이 곤란하여 기생 트랜지스터 TR1의 내압을 확보할 수 없다는 문제가 있었다.

또한, 도 15에 도시한 바와 같이, 종래의 구조에서는 기생 트랜지스터 TR2의 ON 동작을 억제하기 위해서, 베이스-에미터 간이 동일 전위가 된 구조로 하였지만, 기판을 개재하여 누설 전류가 흐르게 된다. 그 때문에, 기생 트랜지스터 TR2에 의한 누설 전류에 의해 원하는 순방향 전류가 얻어지지 않는다는 문제가 있었다.

도 1은 본 발명의 반도체 집적 회로 장치의 다이오드 소자를 설명하기 위한 (a) 단면도, (b) 등가 회로도.

도 2는 본 발명의 반도체 집적 회로 장치의 순방향 전류와 기판으로의 누설 전류와의 관계를 도시하는 특성도.

도 3은 본 발명의 반도체 집적 회로 장치를 설명하는 단면도.

도 4는 본 발명의 반도체 집적 회로 장치를 설명하는 (a) 단면도, (b) 등가 회로도.

도 5는 본 발명의 반도체 집적 회로 장치를 설명하는 (a) 단면도, (b) 단면도.

도 6은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 7은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 8은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 9는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 10은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 11은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 12는 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 13은 본 발명의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 14는 종래의 반도체 집적 회로 장치를 설명하는 등가 회로도.

도 15는 종래의 반도체 집적 회로 장치의 다이오드 소자를 설명하기 위한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : P형 반도체 기판

2 : N형 반도체 기판

3 : N⁺형의 매립층

4 : P⁺형의 분리 영역

5 : 아일런드

6 : P⁺형의 매립층

7 : N⁺형의 도출 영역

8 : N⁺형의 확산 영역

8 : 확산 영역

9 : P⁺형의 도출 영역

10 : 캐소드 전극

11 : 애노드 전극

본 발명은 상기한 종래의 과제에 감안하여 이루어진 것으로, 본 발명인 반도체 집적 회로 장치에서는 일 도전형의 반도체 기판과, 해당 기판 표면에 적어도 1층은 적층되는 역도전형의 에피택셜층과, 상기 기판과 제1층째의 에피택셜층 간에 형성되는 제1 역도전형의 매립층과, 상기 기판과 상기 제1층째의 에피택셜층 간에 형성되며, 또한 상기 제1 역도전형의 매립층과 중첩하여 형성되어 있는 제1 일 도전형의 매립층과, 상기 제1 일 도전형의 매립층과 연결되고, 또한 최상층의 에피택셜층에 형성되는 제1 일 도전형의 확산 영역과도 연결되는 일 도전형의 매립 영역과, 상기 제1 역도전형의 매립층과 연결되고, 또한 상기 최상층의 에피택셜층에 형성되는 제1 역도전형의 확산 영역과도 연결되는 역도전형의 매립 영역과, 상기 제1 일 도전형의 확산 영역에 둘러싸인 상기 최상층의 에피택셜층에 형성되는 제2 역도전형의 확산 영역을 갖고, 상기 최상층의 에피택셜층에 형성되는 제2 일 도전형의 확산 영역은 상기 제1 일 도전형의 확산 영역과 적어도 그 일부를 중첩시키고, 또한 애노드 전극은 상기 제1 역도전형의 확산 영역과 상기 제2 일 도전형의 확산 영역을 접속하는 것을 특징으로 한다.

본 발명의 반도체 집적 회로 장치는, 적합하게는 상기 제2 역도전형의 확산 영역에는 상기 최상층의 에피택셜층 표면으로부터 역도전형의 웰 영역이 중첩하여 형성되는 것을 특징으로 한다.

또한, 본 발명의 반도체 집적 회로 장치는, 적합하게는 적어도 상기 제1 일 도전형의 매립층 상면은 상기 제1 역도전형의 매립층 상면보다 상기 제2 역도전형의 확산 영역측에 위치하고, 또한 상기 제1 일 도전형의 매립층과 상기 제2 역도전형의 확산 영역이 깊이 방향으로 사이에 두고 형성되는 것을 특징으로 한다.

<발명의 실시예>

이하에, 본 발명의 반도체 집적 회로 장치에 대하여, 도 1 내지 도 5를 참조하여 상세히 설명한다. 또한, 도 1에서는 본 실시의 제1 실시예를 나타내며, 도 4에서는 본 실시의 제2 실시예를 나타낸다.

<제1 실시예>

도 1의 (a)는 본 발명의 반도체 집적 회로 장치의 구조를 나타내는 단면도이고, 도 1의 (b)는 본 발명의 반도체 집적 회로 장치의 회로도이다. 또한, 본 실시예에서는 반도체 집적 회로 장치의 다이오드 소자가 형성되는 영역만을 나타내고 설명하지만, 그 밖의 영역에는 종형 PNP 트랜지스터 소자, NPN 트랜지스터 소자 등이 형성되어 있다.

도 1의 (a)에 도시한 바와 같이, P^-형의 단결정 실리콘 기판(21) 상에는 두께 2∼10㎛의 제1 에피택셜층(22)이 형성되고, 제1 에피택셜층(22) 상에는 두께 8∼10㎛의 제2 에피택셜층(23)이 형성되어 있다. 제1 및 제2 에피택셜층(22, 23)은 각각 2층의 합계 막 두께가 8∼16㎛ 정도가 되도록 형성되어 있다. 그리고, 기판(21)과 제1 및 제2 에피택셜층(22, 23)은 이들을 관통하는 P⁺형의 분리 영역(24)에 의해 다이오드 소자를 형성하는 아일런드 영역이 형성된다. 또한, 상술한 바와 같이, 본 실시예에서는 다이오드 소자만을 도시하고 있지만, 그 외에, P⁺형의 분리 영역(24)에 의해 종형 PNP 트랜지스터 소자, NPN 트랜지스터 소자 등을 형성하는 아일런드 영역이 형성되어 있다.

이 분리 영역(24)은 기판(21) 표면으로부터 상하 방향으로 확산한 제1 분리 영역(25)과, 제1 및 제2 에피택셜층(22, 23)의 경계로부터 상하 방향으로 확산한 제2 분리 영역(26)과, 제2 에피택셜층(23) 표면으로부터 형성한 제3 분리 영역(27)으로 이루어진다. 그리고, 3자를 연결함으로써 제1 및 제2 에피택셜층(22, 23)을 아일런드 형상으로 분리한다.

이하에, 본 발명인 다이오드 소자에 대하여 설명한다. 도시한 바와 같이, 기판(21)과 제1 에피택셜층(22) 사이에 N⁺형의 제1 매립층(28)과 P⁺형의 제1 매립층(29)이 중첩하여 형성되어 있다. 그리고, 제1 및 제2 에피택셜층(22, 23)의 경계 부분에 P⁺형의 제2 매립층(31) 및 N⁺형의 제2 매립층(30)이 형성되어 있다. 이 N⁺형의 제2 매립층(30) 및 P⁺형의 제2 매립층(31)은 각각 N⁺형의 제1 매립층(28) 및 P⁺형의 제1 매립층(29)과 그 일부에서 중첩되어 있다. 또, 제2 에피택셜층(23) 표면으로부터 P⁺형의 제2 매립층(31)에 달하는 P⁺형의 제1 확산 영역(34)이 형성되어 있다. 그리고, 이들 P⁺형 영역(31, 34)에 협지된 N^-형의 제1 및 제2 에피택셜층(22, 23)이 캐소드 영역으로서 형성되는 것으로 PN 접합 다이오드가 구성되어 있다. 이 때, 제2 에피택셜층(23) 표면으로부터 N⁺형의 제2 매립층(30)에 달하는 N⁺형의 제1 확산 영역(38)이 형성되어 있다.

그리고, 본 발명에서는 제2 에피택셜층(23) 표면으로부터 P⁺형의 제2 확산 영역(32)을 형성하고, P⁺형의 제2 확산 영역(32)의 일부를 P⁺형의 제1 확산 영역(34)과 중첩시킨다. 그리고, 제2 에피택셜층(23) 표면에 형성한 절연층(36)에 애노드 전극(39)과 접속하기 위한 컨택트홀(38)이 형성된다. 이 때, 컨택트 홀(38)는 P⁺형의 제2 확산 영역(32)과 애노드 전극(39)을 접속시키기 위해, P⁺형의제2 확산 영역(32)의 바로 상부에 형성된다. 그리고, N⁺형의 제1 확산 영역(33)과 P⁺형의 제2 확산 영역(32)을 애노드 전극(39)을 개재하여 단락하고 있다. 이에 의해, 상세는 후술하지만, 기생 NPN 트랜지스터 TR1의 베이스-컬렉터 간, 기생 PNP 트랜지스터 TR2의 베이스-에미터 간을 단락하게 된다. 또한, 상세는 후술하지만, P⁺형의 제2 확산 영역(32)은 기생 PNP 트랜지스터 TR2의 에미터측의 저항값을 베이스측의 저항값보다 높게 하는 것을 목적으로 형성되고 있다. 그 때문에, 컨택트 홀(38)의 위치는 원하는 저항값에 의해 임의의 변경은 가능하다.

본 실시예에서는, 기판(21)과 제1 에피택셜층(22) 사이에 N⁺형의 제1 매립층(28)과 P⁺형의 제1 매립층(29)이 중첩되어 형성되어 있다. 그리고, 예를 들면, N⁺형의 제1 매립층(28)은 안티몬(Sb)을 사용하고, 또한 P⁺형의 제1 매립층(29)은 붕소(B)를 사용하여 형성되어 있다. 그 때문에, 불순물의 확산 속도 및 불순물의 사용 농도의 차이에 의해, 도 1에 도시한 바와 같이, N⁺형의 제1 매립층(28)의 상하에 P⁺형의 제1 매립층(29)이 형성되어 있는 구조를 갖는다. 그리고, 상술한 바와 같이, P⁺형의 제1 및 제2 매립층(29, 31), P⁺형의 제1 및 제2 확산 영역(34, 32)를 애노드 영역으로 하고 제1 및 제2 에피택셜층(22, 23)을 캐소드 영역으로 한 PN 접합 다이오드가 형성되어 있다. 또한, 캐소드 영역으로서 형성되어 있는 제2 에피택셜층(23)에는 N⁺형의 제2 확산 영역(35)이 캐소드 도출 영역으로서 형성되어 있다. 그리고, N⁺형의 확산 영역(35)과 P⁺형의 제1 매립층(29)이 깊이 방향으로 사이를 두고 형성되어 있는 구조가 된다.

상술한 본 발명의 구조에 의해 다이오드 소자가 OFF의 상태에 있는 경우, 즉, P⁺형의 제1 매립층(29)과 N^-형의 제1 에피택셜층(22)으로 형성되어 있는 PN 접합면에 역 바이어스가 인가된 경우가 있다. 이 경우, 제1 및 제2 에피택셜층(22, 23)으로 이루어지는 N형 영역에 공핍층 형성 영역을 대폭 얻을 수 있다. 그리고, N형 영역에 형성된 공핍층에서 내압을 확보함으로써 브레이크 다운 전류에 의한 내부 소자 파괴를 억제할 수 있다.

또한, 제2 에피택셜층(23)의 표면은 절연층(36)에 의해 피복되고 절연층(36)에 형성된 컨택트 홀(37, 38, 40)을 통하여 각종 알루미늄 전극이 형성되어 있다. 그리고, 도시되어 있지는 않지만, 기판(21)에는 접합 분리를 위해 접지되어 있다.

도 1의 (a) 및 도 1의 (b)에 도시한 바와 같이, 본 실시예의 구조에서는 다이오드 소자가 ON함으로써, 주로 기생 NPN 트랜지스터 TR1, 기생 PNP 트랜지스터 TR2, 기생 저항 R1, R2가 형성된다. 이하, 다이오드 소자의 ON 상태에서의 기판(24)으로의 누설 전류를 좌우하는 기생 트랜지스터의 동작에 대하여 설명한다.

우선, 기생 NPN 트랜지스터 TR1은 N⁺형의 제1 매립층(28)을 컬렉터, P⁺형의 제1 매립층(29)을 베이스 및 제1 및 제2 에피택셜층(22, 23)을 에미터로 하여 구성되어 있다. 그리고, 기생 NPN 트랜지스터 TR1의 베이스에는 P⁺형의 제1 및 제2 매립층(29, 31), P⁺형의 제1 및 제2 확산 영역(34, 32)으로 이루어지는 기생 저항 R1이 구성되어 있다. 한편, 기생 NPN 트랜지스터 TR1의 컬렉터에는 N⁺형의 제1 및 제2 매립층(28, 30) 및 N형의 제1 확산 영역(33)으로 이루어지는 기생 저항 R2가 구성되어 있다. 도시한 바와 같이, 본 발명에서는 제2 에피택셜층(23)에 P⁺형의 제1 및 제2 확산 영역(34, 32)을 형성하는 것에 특징을 갖는다. 그리고, 양자를 일부 중첩하도록 형성하고, P⁺형의 제2 확산 영역(32) 상에서 애노드 전극(39)과 접속하고 있다.

이로써, 기생 저항 R1은 P⁺형의 제2 확산 영역(32)의 영역분만큼 저항값을 크게 할 수 있다. 기생 저항 R1의 저항값은 사용 용도 등에 따라 임의로 설계 변경은 가능하고, P⁺형의 제2 확산 영역(32)의 형성 영역 또는 컨택트 홀(38)의 형성 위치에 의해 조정할 수 있다. 본 실시예에서는 P⁺형의 제2 확산 영역(32)를 형성함으로써 기생 저항 R1의 저항값은 1∼3Ω 정도 크게 되는 구조로 하고 있다. 즉, 기생 저항 R1의 저항값은 기생 저항 R2의 저항값보다 커지는 구조이다. 그 결과, 기생 NPN 트랜지스터 TR1에서는 동일한 애노드 전극(39)에 접속하고 베이스-컬렉터 간을 단락하고 있지만, 컬렉터 전위를 베이스 전위보다 높은 전위로 유지할 수 있다. 그리고, 기생 NPN 트랜지스터 TR1에서는 다이오드 소자의 순방향 전류(If)와동일한 방향으로 전류를 흘리므로, 다이오드 소자의 순방향 전류(If)의 특성을 향상시킬 수 있다.

한편, 기생 PNP 트랜지스터 TR2는 P^-형의 기판(21)을 컬렉터, N⁺형의 제1 매립층(28)을 베이스, P⁺형의 제1 매립층(29)을 에미터로서 구성되어 있다. 그리고, 기생 PNP 트랜지스터 TR2의 에미터에는 P⁺형의 제1 및 제2 매립층(29, 31), P⁺형의 제1 및 제2 확산 영역(34, 32)으로 이루어지는 기생 저항 R1이 구성되어 있다. 한편, 기생 PNP 트랜지스터 TR2의 베이스에는, N⁺형의 제1 및 제2 매립층(28, 30) 및 N형의 제1 확산 영역(33)으로 이루어지는 기생 저항 R2가 구성되어 있다. 그리고, 상술한 바와 같이, 본 발명에서는 P⁺형의 제2 확산 영역(32)을 형성하는 데에 특징을 갖고, 기생 저항 R1의 저항값은 기생 저항 R2의 저항값보다 커지는 구조이다.

이로써, 기생 PNP 트랜지스터 TR2에서는 동일한 애노드 전극(39)에 접속하고 베이스-에미터 간을 단락하였지만, 베이스 전위를 에미터 전위보다 높은 전위로 유지할 수 있다. 그 결과, 기생 PNP 트랜지스터 TR2에서는 P⁺형의 제2 확산 영역(32)에 의해 확실하게 베이스 전위를 에미터 전위보다 높은 전위로 유지할 수 있다. 그리고, 기생 PNP 트랜지스터 TR2의 ON 동작을 저지할 수 있어, 기생 PNP 트랜지스터 TR2를 개재하여 기판(21)으로의 누설 전류를 극력 억제하는 것이 가능해진다.

도 2는 P⁺형의 제2 확산 영역(32)를 형성하는 경우와 형성하지 않는 경우의다이오드 소자의 순방향 전류(If)와 기판(21)으로의 누설 전류(Isub)와의 관계도이다. 구체적으로는, 일점쇄선으로 나타낸 라인이 P⁺형의 제2 확산 영역(32)을 형성하지 않고, P⁺형의 제1 확산 영역(34)과 N⁺형의 제1 확산 영역(33)을 동일한 애노드 전극(39)으로 접속한 경우이다. 한편, 실선으로 나타낸 라인이 P⁺형의 제2 확산 영역(32)을 형성하고, P⁺형의 제2 확산 영역(32)과 N⁺형의 제1 확산 영역(33)을 동일한 애노드 전극(39)으로 접속한 경우이다. 도시한 바와 같이, 다이오드 소자의 순방향 전류(If)를, 예를 들면 2.5(A)를 얻는 경우, P⁺형의 제2 확산 영역(32)을 형성하지 않으면 기판(21)으로의 누설 전류(Isub)는 300×10^-3(A) 정도 발생한다. 한편, P⁺형의 제2 확산 영역(32)을 형성하면 기판(21)으로의 누설 전류(Isub)는 50×10^-3(A) 정도 발생한다. 그리고, 다이오드 소자의 순방향 전류(If)를 크게 함에 따라 기판(21)으로의 누설 전류(Isub)의 차가 커지는 것이 실험에 의해 입증되었다. 즉, P⁺형의 제2 확산 영역(32)을 형성하고, 기생 저항 R1의 저항값을 기생 저항 R2의 저항값보다 크게 함으로써, 기판(21)으로의 누설 전류(Isub)를 저감하고, 다이오드 소자의 순방향 전류(If)를 크게 할 수 있다.

여기서, 도 3에 도시한 구조에 대하여 설명한다. 도 3은 본 발명인 P⁺형의 제2 확산 영역(32)을 형성하지 않고, P⁺형의 제1 확산 영역(34)이 형성되는 제2 에피택셜층(22) 표면에 폴리실리콘(42)을 형성한 경우의 단면도이다. 도시한 바와 같이, 제2 에피택셜층(22) 표면에 폴리실리콘(42)을 형성하고, 폴리실리콘(42)을 저항으로서 이용함으로써, 상술한 도 1의 (a)의 구조와 마찬가지인 효과를 얻을 수 있다. 이 경우, 폴리실리콘(42)에 도입된 불순물량에 의해 폴리실리콘(42)의 저항값은 자유롭게 변경할 수 있어, P⁺형의 제2 확산 영역(32)과 마찬가지로 취급할 수 있다. 그 외의 구조 및 효과는 상술한 도 1의 (a)의 구조와 마찬가지이기 때문에, 상술한 설명을 참조로 하여 여기서는 설명을 생략한다.

또한, 도 5의 (a)에 도시한 바와 같이, 도 1의 (a)에 도시한 다이오드 소자의 N⁺형의 제2 확산 영역(35)을 중첩하여 둘러싸도록 N⁺형의 웰 영역(43)을 형성하는 구조로 할 수 있다. 그리고, 이 구조에 의해 다이오드 소자의 ON 시에, N⁺형 웰 영역(40)이 제2 에피택셜층(23)에서의 기생 저항을 저감한다. 즉, 본 발명에서의 다이오드 소자의 PN 접합에 있어서 제1 및 제2 에피택셜층(22, 23)으로 이루어지는 N형 영역의 저항값을 내릴 수 있다. 이로써, 다이오드 소자의 순방향 전압(VBEF)이 저감되고, 다이오드 소자의 순방향 전류(If)를 향상시킬 수 있다. 그러나, N⁺형의 웰 영역(43)을 형성함으로써, PN 접합면으로부터 넓어지는 공핍층 형성 영역이 저감하고 OFF 시에서의 다이오드 소자의 내압이 저하한다. 이 때문에, 내압 특성을 중시하거나 또는 순방향 전류(If) 특성을 중시하거나 하는 사용 용도에 따라 N⁺형의 웰 영역(43)을 형성할지가 결정된다.

또한, 그 외에, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.

제2 실시예

도 4의 (a)는 본 발명의 반도체 집적 회로 장치의 구조를 도시하는 단면도이고, 도 4의 (b)는 본 발명의 반도체 집적 회로 장치의 회로도이다. 또한, 본 실시예에서는 제1 실시예와 마찬가지로 반도체 집적 회로 장치의 다이오드 소자가 형성되는 영역만을 도시하여 설명하지만, 그 외의 영역에는 종형 PNP 트랜지스터 소자, NPN 트랜지스터 소자 등이 형성되어 있다.

도 4의 (a)에 도시한 바와 같이, P^-형의 단결정 실리콘 기판(51) 상에는 두께 2∼10㎛의 제1 에피택셜층(52)이 형성되고, 제1 에피택셜층(52) 상에는 두께 8∼10㎛의 제2 에피택셜층(53)이 형성되어 있다. 제1 및 제2 에피택셜층(52, 53)은 각각 2층의 합계 막두께가 8∼16㎛ 정도가 되도록 형성되어 있다. 그리고, 기판(51)과 제1 및 제2 에피택셜층(52, 53)은 이들을 관통하는 P⁺형의 분리 영역(54)에 의해 다이오드 소자를 형성하는 아일런드 영역이 형성된다. 또한, 상술한 바와 같이, 본 실시예에서는 다이오드 소자만을 도시하고 있지만, 그 외에, P⁺형의 분리 영역(54)에 의해 종형 PNP 트랜지스터 소자, NPN 트랜지스터 소자 등을 형성하는 아일런드 영역이 형성되어 있다.

이 분리 영역(54)은, 제1 및 제2 에피택셜층(22, 23)의 경계로부터 상하 방향으로 확산하고, 하부 방향은 기판(51)까지 달하는 제1 분리 영역(55)과, 제2 에피택셜층(53) 표면으로부터 형성한 제2 분리 영역으로 이루어진다. 그리고, 양자를 연결함으로써 제1 및 제2 에피택셜층(52, 53)을 아일런드 형상으로 분리한다. 또한, 이 구조에 의해 제2 실시예에서는 제1 실시예와 비교하여 마스크 매수를 1매 줄일 수 있다.

이하에, 본 발명인 다이오드 소자에 대하여 설명한다. 도시한 바와 같이, 기판(51)과 제1 에피택셜층(52) 사이에 N⁺형의 제1 매립층(57)이 형성되어 있다. N⁺형의 제1 매립층(57)에는 제1 및 제2 에피택셜층(52, 53)의 경계 부분으로부터 형성된 P⁺형의 매립층(58)이 그 일부가 중첩하여 형성되어 있다. 그리고, 제1 및 제2 에피택셜층(52, 53)의 경계 부분에 N⁺형의 제2 매립층(59)이 형성되어 있다. 이 N⁺형의 제2 매립층(59)은 N⁺형의 제1 매립층(59)과 그 일부로 중첩되어 있다. 또한, 제2 에피택셜층(53) 표면으로부터 P⁺형의 매립층(58)에 달하는 P⁺형의 제1 확산 영역(60)이 형성되어 있다. 그리고, 이들 P⁺형 영역(58, 60)에 협지된 N^-형의 제2 에피택셜층(53)이 캐소드 영역으로서 형성됨으로써 PN 접합 다이오드가 구성되어 있다. 이 때, 제2 에피택셜층(53) 표면으로부터 N⁺형의 제2 매립층(59)에 달하는 N⁺형의 제1 확산 영역(61)이 형성되어 있다.

그리고, 본 발명에서는 제2 에피택셜층(53) 표면으로부터 P⁺형의 제2 확산영역(62)을 형성하고, P⁺형의 제2 확산 영역(62)의 일부를 P⁺형의 제1 확산 영역(60)과 중첩시킨다. 그리고, 제2 에피택셜층(23) 표면에 형성한 절연층(64)에 애노드 전극(68)과 접속하기 위한 컨택트홀(66)이 형성된다. 이 때, 컨택트 홀(66)은 P⁺형의 제2 확산 영역(62)과 애노드 전극(68)을 접속시키기 위해서, P⁺형의 제2 확산 영역(62)의 바로 상부에 형성된다. 그리고, N⁺형의 제1 확산 영역(61)과 P⁺형의 제2 확산 영역(62)을 애노드 전극(68)을 개재하여 단락하고 있다. 이로써, 상세는 후술하지만, 기생 NPN 트랜지스터 TR1의 베이스-컬렉터 간, 기생 PNP 트랜지스터 TR2의 베이스-에미터 간을 단락하고 있는 것으로 된다. 또한, 상세는 후술하지만, P⁺형의 제2 확산 영역(62)은 기생 PNP 트랜지스터 TR2의 에미터측의 저항값을 베이스측의 저항값보다 높게 하는 것을 목적으로 형성되어 있다. 그 때문에, 컨택트홀(66)의 위치는 원하는 저항값에 의해 임의의 변경은 가능하다.

그리고, 상술한 바와 같이, P⁺형의 매립층(58), P⁺형의 제1 및 제2 확산 영역(60 ,62)을 애노드 영역으로 하고, 제2 에피택셜층(53)을 캐소드 영역으로 한 PN 접합 다이오드가 형성되어 있다. 또한, 캐소드 영역으로서 형성되어 있는 제2 에피택셜층(53)에는 N⁺형의 제2 확산 영역(63)이 캐소드 도출 영역으로서 형성되어 있다. N⁺형의 제2 확산 영역(63)과 P⁺형의 매립층(58)이 깊이 방향으로 사이를 두고 형성되어 있는 구조가 된다.

상술한 본 발명의 구조에 의해, 다이오드 소자가 OFF인 상태에 있는 경우, 즉 P⁺형의 매립층(58)과 N^-형의 제2 에피택셜층(53)으로 형성되어 있는 PN 접합면에 역방향 바이어스가 인가된 경우가 있다. 이 경우, 제2 에피택셜층(23)으로 이루어지는 N형 영역 및 P⁺형의 매립층(58)으로 이루어지는 P형 영역에 공핍층 형성 영역을 얻을 수 있다. 그리고, N형 영역 및 P형 영역에 형성된 공핍층에서 내압을 확보함으로써 브레이크 다운 전류에 의한 내부 소자 파괴를 억제할 수 있다.

또한, 제2 에피택셜층(53)의 표면은 절연층(64)에 의해 피복되며, 절연층(64)에 형성된 컨택트홀(65, 66, 67)을 개재하여 각종 Al 전극이 형성되어 있다. 그리고, 도시하지 않았지만, 기판(51)에는 접합 분리를 위해 접지되어 있다.

그리고, 본 실시예에서는 기생 NPN 트랜지스터 TR3은 제1 에피택셜층(53)을 에미터, P⁺형의 매립층(58)을 베이스, N⁺형의 제1 매립층(57)을 컬렉터로서 구성되어 있다. 기생 PNP 트랜지스터 TR4는 P⁺형의 매립층(58)을 에미터, N⁺형의 제1 매립층(57)을 베이스, P^-형의 기판(51)을 컬렉터로서 구성되어 있다. 기생 저항 R3은 P⁺형의 제1 및 제2 확산 영역(60, 62) 및 P⁺형의 매립층(58)에 의해 구성되어 있다. 그리고, 기생 저항 R4는 N형의 제1 및 제2 매립층(57, 59) 및 N형의 제1 확산 영역(61)에 의해 구성되어 있다. 상술한 4자(者)의 관계는 도 4의 (b)의 회로도에도시한 바와 같고, 이것은 도 1의 (b)에 도시한 제1 실시예에서의 회로와 동일하다. 그리고, 제1 실시예와 마찬가지로, 제2 실시예에서도 P⁺형의 제2 확산 영역(62)을 형성하고, 기생 저항 R1의 저항값을 기생 저항 R2의 저항값보다 크게 하는 것에 특징이 있다. 그 때문에, 제1 실시예에서 설명한 효과는 제2 실시예에서도 마찬가지로 얻을 수 있기 때문에, 제1 실시예에서의 설명을 참조로 하여, 여기서는 설명을 생략한다.

또한, 본 실시예에 있어서도, 제1 실시예에서의 도 3에 도시한 바와 같이, P⁺형의 제2 확산 영역(62)을 폴리실리콘(42)으로 이루어지는 저항으로 변경할 수 있다. 이 경우도 마찬가지의 효과를 얻을 수 있다. 그리고, 도 5의 (b)에 도시한 바와 같이, 본 실시예에서도, 내압 특성을 중시하거나, 또는 순방향 전류(If) 특성을 중시하거나 하는 사용 용도에 따라, N⁺형의 웰 영역(70)을 형성할지가 결정된다.

다음에, 도 1에 도시한 본 발명의 반도체 집적 회로 장치의 제조 방법에 대하여 도 6∼도 13을 참조로 하여 설명한다.

우선, 도 6에 도시한 바와 같이, P^-형의 단결정 실리콘 기판(21)을 준비하고, 이 기판(21)의 표면을 열 산화하여 전면에 실리콘 산화막을, 예를 들면 0.03∼0.05㎛ 정도 형성한다. 그 후, 공지의 포토리소그래피 기술에 의해 N⁺형의제1 매립층(28)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그 후, N형 불순물, 예를 들면 안티몬(Sb)을 가속 전압 20∼65keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다.

다음에, 도 7에 도시한 바와 같이, 도 6에서 형성한 실리콘 산화막 상에, 공지의 포토리소그래피 기술에 의해 분리 영역(24)의 제1 분리 영역(25) 및 P⁺형의 제1 매립층(29)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 60∼100keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토레지스트를 제거한다. 이 때, N⁺형의 제1 매립층(28)이 동시에 확산된다.

다음에, 도 8에 도시한 바와 같이, 도 6에서 형성한 실리콘 산화막을 전부 제거하고, 기판(21)을 에피택셜 성장 장치의 서셉터(susceptor) 위에 배치한다. 그리고, 램프 가열에 의해서 기판(21)에, 예를 들면, 1000℃ 정도의 고온을 제공함과 함께 반응관 내에 SiH₂Cl₂가스와 H₂가스를 도입한다. 그것에 의해, 기판(21) 상에, 예를 들면 비저항 1.25Ω·㎝, 두께 2.0∼10.0㎛의 제1 에피택셜층(22)을 성장시킨다. 그 후, 제1 에피택셜층(22)의 표면을 열산화하여 실리콘 산화막을, 예를 들면, 0.03∼0.05㎛ 정도 형성한다. 그리고, 공지의 포토리소그래피 기술에 의해 N⁺형의 제2 매립층(30)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, N형 불순물, 예를 들면 인(P)을 가속 전압20∼65keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토레지스트를 제거한다. 이 때, N⁺형의 제1 매립층(28), P⁺형의 제1 분리 영역(25) 및 P⁺형의 제1 매립층(29)이 동시에 확산된다.

다음에, 도 9에 도시한 바와 같이, 도 8에서 형성한 실리콘 산화막 상에, 공지의 포토리소그래피 기술에 의해 분리 영역(24)의 제2 분리 영역(26) 및 P⁺형의 제2 매립층(31)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, P형 불순물, 예를 들면 붕소(B)를 가속 전압 60∼100keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토 레지스트를 제거한다. 이 때, N⁺형의 제2 매립층(30)이 동시에 확산된다.

다음에, 도 10에 도시한 바와 같이, 도 8에서 형성한 실리콘 산화막을 전부 제거하고, 기판(21)을 에피택셜 성장 장치의 서셉터 위에 배치한다. 그리고, 램프 가열에 의해 기판(21)에, 예를 들면 1000℃ 정도의 고온을 제공함과 함께 반응관 내에 SiH₂Cl₂가스와 H₂가스를 도입한다. 그것에 의해 기판(21) 상에, 예를 들면 비저항 1.25Ω·㎝, 두께 8.0∼10.0㎛의 제2 에피택셜층(22)을 성장시킨다. 그 후, 제2 에피택셜층(22)의 표면을 열산화하여 실리콘 산화막을, 예를 들면 0.03∼0.05㎛ 정도 형성한다. 그리고, 공지의 포토리소그래피 기술에 의해 N⁺형의 제1 확산 영역(33)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, N형 불순물, 예를 들면, 인(P)을 가속 전압 20∼65keV, 도입량 10×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토레지스트를 제거한다. 이 때, N⁺형의 제2 매립층(30), P⁺형의 제2 분리 영역(26) 및 P⁺형의 제2 매립층(31)이 동시에 확산된다.

다음에, 도 11에 도시한 바와 같이, 도 10에서 형성한 실리콘 산화막 상에, 공지의 포토리소그래피 기술에 의해 분리 영역(24)의 제3 분리 영역(26) 및 P⁺형의 제1 확산 영역(34)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 60∼100keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토레지스트를 제거한다. 이 때, N⁺형의 제1 확산 영역(33)이 동시에 확산된다.

다음에, 도 12에 도시한 바와 같이, 도 10에서 형성한 실리콘 산화막 상에, 공지의 포토리소그래피 기술에 의해 P⁺형 제2 확산 영역(32)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 60∼100keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토레지스트를 제거한다. 이 때, 제3 분리 영역(26) 및 P⁺형의 제1 확산 영역(34)이 동시에 확산된다.

다음에, 도 13에 도시한 바와 같이, 도 10에서 형성한 실리콘 산화막 상에,공지된 포토리소그래피 기술에 의해 N⁺형의 제2 확산 영역(35)을 형성하는 부분에 개구부가 형성된 포토레지스트를 선택 마스크로서 형성한다. 그리고, N형 불순물, 예를 들면 인(P)을 가속 전압 20∼65keV, 도입량 1.0×10¹³∼1.0×10¹⁵/㎠로 이온 주입하여 확산한다. 그 후, 포토레지스트를 제거한다. 이 때, P⁺형의 제2 확산 영역(32)이 동시에 확산된다.

마지막으로, 절연층(36)에 형성한 컨택트 홀(37, 38, 40)을 개재하여, 예를 들면 Al으로 이루어지는 애노드 전극(39) 및 캐소드 전극(41)을 형성한다. 이 때, 본 실시예에서는, 상술한 바와 같이 컨택트 홀(37, 38)을 통하여 N⁺형의 제1 확산 영역(33)과 제2 확산 영역(32)과는 공통된 애노드 전극(39)이 접속한다. 그리고, 도 1의 (a)에 도시한 다이오드 소자가 완성된다.

또한, 본 실시예에서는 다이오드 소자만의 제조 방법에 대하여 설명하였지만, 그 밖의 아일런드 영역에 종형 PNP 트랜지스터 소자, NPN 트랜지스터 소자 등이 형성된다. 그 외에, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.

첫째로, 본 발명의 반도체 집적 회로 장치의 다이오드 소자에 있어서, 제2 에피택셜층 표면으로부터 P형의 제1 및 제2 확산 영역을 형성하고, 양자를 상호 그 일부가 중첩하도록 형성한다. 그리고, P형의 제2 확산 영역의 바로 상부에서 애노드 전극과 접속하는 데에 특징을 갖는다. 이로써, P형의 제2 확산 영역을 포함하는 기생 저항을 크게 할 수 있다. 그리고, 기생 PNP 트랜지스터의 베이스 전위를 에미터 전위보다도 확실하게 고전위로 할 수 있다. 그 결과, 다이오드 소자의 ON 시에서의 기생 PNP 트랜지스터의 동작을 확실하게 억제하여, 기판으로의 누설 전류를 대폭 억제할 수 있다.

둘째로, 본 발명의 반도체 집적 회로 장치의 다이오드 소자에서, 제1 효과와 마찬가지로 P형의 제2 확산 영역을 포함하는 기생 저항을 크게 할 수 있는 데에 특징을 갖는다. 이로써, 기생 NPN 트랜지스터의 컬렉터 전위를 베이스 전위보다도 확실하게 고전위로 할 수 있다. 그 결과, 기생 NPN 트랜지스터의 동작에 의해 다이오드 소자의 순방향 전류를 대폭 증대시킬 수 있다.

셋째로, 본 발명의 반도체 집적 회로 장치의 다이오드 소자에서, P형의 제2 확산 영역 대신에, 불순물이 도입된 폴리실리콘을 제2 에피택셜층 표면에 형성함으로써 마찬가지의 효과를 얻을 수 있다. 즉, P형의 제2 확산 영역인 경우와 마찬가지로 폴리실리콘에 의해 기생 저항을 크게 함으로써, 상술한 제1 및 제2 효과를 얻을 수 있다.

넷째로, 본 발명의 반도체 집적 회로 장치의 다이오드 소자에서, 사용 용도 등에 따라 캐소드 추출 영역을 둘러싸도록 N형의 웰 영역을 제2 에피택셜층에 형성하는 데에 특징을 갖는다. 이로써, N형의 웰 영역에 의해 PN 접합의 N형 영역의 저항값이 저감됨으로써 순방향 전압(VBEF)이 저감한다. 그 결과, 다이오드 소자의 순방향 전류(If) 특성을 대폭 향상시킬 수 있다. 그리고, 내압 특성과 순방향 전류(If) 특성을 비교 고려하여 임의의 선택으로 N형의 웰 영역을 형성할 수 있다.

Claims

일 도전형의 반도체 기판과,

상기 기판 표면에 적어도 1층은 적층되는 역도전형의 에피택셜층과,

상기 기판과 제1층째의 에피택셜층과의 사이에 형성되는 제1 역도전형의 매립층과,

상기 기판과 상기 제1층째의 에피택셜층과의 사이에 형성되고, 또한 상기 제1 역도전형의 매립층과 중첩하여 형성되어 있는 제1 일 도전형의 매립층과,

상기 제1 일 도전형의 매립층과 연결되고, 또한 최상층의 에피택셜층에 형성되는 제1 일 도전형의 확산 영역과도 연결되는 일 도전형의 매립 영역과,

상기 제1 역도전형의 매립층과 연결되고, 또한 상기 최상층의 에피택셜층에 형성되는 제1 역도전형의 확산 영역과도 연결되는 역도전형의 매립 영역과,

상기 제1 일 도전형의 확산 영역에 둘러싸인 상기 최상층의 에피택셜층에 형성되는 제2 역도전형의 확산 영역을 갖고,

상기 최상층의 에피택셜층에 형성되는 제2 일 도전형의 확산 영역은 상기 제1 일 도전형의 확산 영역과 적어도 그 일부를 중첩시키고, 또한 애노드 전극은 상기 제1 역도전형의 확산 영역과 상기 제2 일 도전형의 확산 영역을 접속하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 제2 역도전형의 확산 영역에는 상기 최상층의 에피택셜층 표면으로부터 역도전형의 웰 영역이 중첩하여 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

적어도 상기 제1 일 도전형의 매립층 상면은 상기 제1 역도전형의 매립층 상면보다 상기 제2 역도전형의 확산 영역측에 위치하고, 또한 상기 제1 일 도전형의 매립층과 상기 제2 역도전형의 확산 영역이 깊이 방향으로 사이를 두고 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 일 도전형의 매립 영역은 복수의 상기 에피택셜 층 간에 형성된 일 도전형의 매립층이 연결되어 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 역도전형의 매립 영역은 복수의 상기 에피택셜 층 간에 형성된 역도전형의 매립층이 연결되어 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
일 도전형의 반도체 기판과,

상기 기판 표면에 적층되어 있는 역도전형의 제1 에피택셜층과,

상기 기판과 상기 제1 에피택셜층과의 사이에 형성되어 있는 제1 역도전형의 매립층과 중첩하여 형성되어 있는 제1 일 도전형의 매립층과,

상기 제1 에피택셜층 표면에 적층되어 있는 역도전형의 제2 에피택셜층과,

상기 제1 에피택셜층과 상기 제2 에피택셜층과의 사이에 형성되어 있는 제2 일 도전형의 매립층 및 제2 역도전형의 매립층과,

상기 제2 에피택셜층 표면으로부터 상기 제2 일 도전형의 매립층까지 확산되어 형성되어 있는 제1 일 도전형의 확산 영역과,

상기 제2 에피택셜층 표면으로부터 상기 제2 역도전형의 매립층까지 확산되어 형성되어 있는 제1 역도전형의 확산 영역과,

상기 제1 일 도전형의 확산 영역에 둘러싸인 상기 제2 에피택셜층에 형성되는 제2 역도전형의 확산 영역을 갖고,

상기 제2 에피택셜층에 형성되는 제2 일 도전형의 확산 영역은 상기 제1 일 도전형의 확산 영역과 적어도 그 일부를 중첩시키고, 또한 애노드 전극은 상기 제1 역도전형의 확산 영역과 상기 제2 일 도전형의 확산 영역을 접속하는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서,

상기 제2 역도전형의 확산 영역에는 상기 제2 에피택셜층 표면으로부터 역도전형의 웰 영역이 중첩되어 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
일 도전형의 반도체 기판과,

상기 기판 표면에 적층되어 있는 역도전형의 제1 에피택셜층과,

상기 제1 에피택셜층 표면에 적층되어 있는 역도전형의 제2 에피택셜층과,

상기 기판과 상기 제1 에피택셜과의 사이에 형성되어 있는 제1 역도전형의 매립층과,

상기 제1 에피택셜층과 상기 제2 에피택셜층과의 사이에 형성되고, 상기 제1 역도전형의 매립층과 적어도 그 일부를 중첩하여 형성되는 일 도전형의 매립층과,

상기 제1 에피택셜층과 상기 제2 에피택셜층과의 사이에 형성되고, 그 일부를 상기 제1 역도전형의 매립층과 중첩시키는 제2 역도전형의 매립층과,

상기 제2 에피택셜층 표면으로부터 상기 일 도전형의 매립층까지 확산되어 형성되고 있는 제1 일 도전형의 확산 영역과,

상기 제2 에피택셜층 표면으로부터 상기 제2 역도전형의 매립층까지 확산되어 형성되어 있는 제1 역도전형의 확산 영역과,

상기 제1 일 도전형의 확산 영역에 둘러싸인 상기 제2 에피택셜층 표면에 형성되는 제2 역도전형의 확산 영역을 갖고,

상기 제2 에피택셜층 표면에 형성되는 제2 일 도전형의 확산 영역은 상기 제1 일 도전형의 확산 영역과 적어도 그 일부를 중첩시키고, 또한 애노드 전극은 상기 제1 역도전형의 확산 영역과 상기 제2 일 도전형의 확산 영역을 접속하는 것을 특징으로 하는 반도체 집적 회로 장치.
제8항에 있어서,

상기 제2 역도전형의 확산 영역에는 상기 제2 에피택셜층 표면으로부터 역도전형의 웰 영역이 중첩되어 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
일 도전형의 반도체 기판과,

상기 기판 표면에 적어도 1층은 적층되는 역도전형의 에피택셜층과,

상기 기판과 제1층째의 에피택셜층과의 사이에 형성되는 제1 역도전형의 매립층과,

상기 기판과 상기 제1층째의 에피택셜층과의 사이에 형성되고, 또한 상기 제1 역도전형의 매립층과 중첩되어 형성되고 있는 제1 일 도전형의 매립층과,

상기 제1 일 도전형의 매립층과 연결되고, 또한 최상층의 에피택셜층에 형성되는 일 도전형의 확산 영역과도 연결되는 일 도전형의 매립 영역과,

상기 제1 역도전형의 매립층과 연결되고, 또한 상기 최상층의 에피택셜층에 형성되는 제1 역도전형의 확산 영역과도 연결되는 역도전형의 매립 영역과,

상기 일 도전형의 확산 영역에 둘러싸인 상기 최상층의 에피택셜층에 형성되는 제2 역도전형의 확산 영역을 갖고,

상기 최상층의 에피택셜층 표면에 형성되는 다결정 실리콘 저항체는 상기 일 도전형의 확산 영역과 적어도 그 일부를 접속시키고, 또한 애노드 전극은 상기 제1 역도전형의 확산 영역과 상기 다결정 실리콘 저항체를 접속하는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서,

상기 애노드 전극은 상기 일 도전형의 확산 영역과 접속되지 않은 영역의 상기 다결정 실리콘 저항체와 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서,

상기 제2 역도전형의 확산 영역에는 상기 최상층의 에피택셜층 표면으로부터 역도전형의 웰 영역이 중첩되어 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.