JPS5923649B2 - シユミツト回路 - Google Patents
シユミツト回路Info
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- JPS5923649B2 JPS5923649B2 JP54005896A JP589679A JPS5923649B2 JP S5923649 B2 JPS5923649 B2 JP S5923649B2 JP 54005896 A JP54005896 A JP 54005896A JP 589679 A JP589679 A JP 589679A JP S5923649 B2 JPS5923649 B2 JP S5923649B2
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- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
この発明は、差動増幅器構成のシュミット回路に関する
もので、特にヒステリシス幅の小さい場合にも高い精度
のシュミット回路を提供しようとするものである。
もので、特にヒステリシス幅の小さい場合にも高い精度
のシュミット回路を提供しようとするものである。
従来この種の装置として第１図に示すものがあった。
この図において、１は入力端子、２〜５はトランジスタ
、６〜１１は抵抗器、１２は出力端子、１３は電源であ
る。
、６〜１１は抵抗器、１２は出力端子、１３は電源であ
る。
次に動作について説明する。
入力端子１に入力がない状態を考えると、トランジスタ
２はオフ、トランジスタ３，４および５はオン状態にあ
り出力端子１２はＬ ＩＩ電位となる。
２はオフ、トランジスタ３，４および５はオン状態にあ
り出力端子１２はＬ ＩＩ電位となる。
このとき、抵抗器７には抵抗器６，８およびトランジス
タ３を通して電源１３からの電流により電圧Ｖ□７ が
生じ入力の正方向しきい値電圧Ｖ小は次のように設定定
される。
タ３を通して電源１３からの電流により電圧Ｖ□７ が
生じ入力の正方向しきい値電圧Ｖ小は次のように設定定
される。
ここにＶＢＥ２はトランジスタ２のベース・エミッタ間
電圧である。
電圧である。
また、入力端子１に入力を入えた場合、入力レベルが上
記正方向しきい値電圧Ｖ小を越えると、トランジスタ２
にベース電流が流れ正帰還がかかり、トランジスタ２が
オンし、トランジスタ３゜４および５がオフとなり出力
端子１２はＨ”電位となる。
記正方向しきい値電圧Ｖ小を越えると、トランジスタ２
にベース電流が流れ正帰還がかかり、トランジスタ２が
オンし、トランジスタ３゜４および５がオフとなり出力
端子１２はＨ”電位となる。
このとさ抵抗器７には抵抗器６とトランジスタ２を通し
て電源１３からの電流により電圧Ｖ′□７が生じ、入力
の負方向しきい値電圧■テは次のように設定される。
て電源１３からの電流により電圧Ｖ′□７が生じ、入力
の負方向しきい値電圧■テは次のように設定される。
またヒステリシス幅は
となる。
従来のシュミット回路は以上のように構成されているの
で、正方向、負方向のしきい値電圧が抵抗値のばらつき
、電源電圧の変動および温度変化の影響を受けやすくヒ
ステリシス幅の小さい場合には高い精度は得られない。
で、正方向、負方向のしきい値電圧が抵抗値のばらつき
、電源電圧の変動および温度変化の影響を受けやすくヒ
ステリシス幅の小さい場合には高い精度は得られない。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、差動増幅器と定電流源を用いトラ
ンジスタのコレクタ電流を帰還回路により変化させて、
コレクタ電流によるトランジスタのベース・エミッタ間
順方向電圧の変化をヒステリシス電圧として得たシュミ
ット回路を提供するものである。
めになされたもので、差動増幅器と定電流源を用いトラ
ンジスタのコレクタ電流を帰還回路により変化させて、
コレクタ電流によるトランジスタのベース・エミッタ間
順方向電圧の変化をヒステリシス電圧として得たシュミ
ット回路を提供するものである。
以下この発明について説明する。
第２図はこの発明の一実施例を示すもので、１は入力端
子、１２は出力端子、１３は電源である。
子、１２は出力端子、１３は電源である。
１４．１５は差動増幅器の入力部を構成する一対の第１
及び第２トランジスタで、ＰＮＰ形のトランジスタであ
る。
及び第２トランジスタで、ＰＮＰ形のトランジスタであ
る。
１６，１γは差動増幅器を構成する第５及び第６トラン
ジスタで、ＮＰＮ形のトランジスタである。
ジスタで、ＮＰＮ形のトランジスタである。
１８は前記第５及び第６トランジスタ１６．１７のエミ
ッタ電流を決める第８トランジスタで、ＮＰＮ形のトラ
ンジスタである。
ッタ電流を決める第８トランジスタで、ＮＰＮ形のトラ
ンジスタである。
１９は前記第８トランジスタ１８の状態を決める第７ト
ランジスタで、ＮＰＮ形のトランジスタである。
ランジスタで、ＮＰＮ形のトランジスタである。
２０は前記出力端子１２の”Ｈ”、”Ｌ ？１を決める
第３トランジスタで、ＮＰＮ形のトランジスタである。
第３トランジスタで、ＮＰＮ形のトランジスタである。
２１は前記第３トランジスタ２０の状態を第５トランジ
スタ１６に伝達する第４トランジスタで、ＮＰＮ形のト
ランジスタである。
スタ１６に伝達する第４トランジスタで、ＮＰＮ形のト
ランジスタである。
２２．２３はそれぞれ前記第５及び第６トランジスタ１
６．１７のベース電流を決める抵抗器、２４は前記第３
トランジスタ２０の電流を決める抵抗器、２５は前記第
４トランジスタ２１のベース電流を決める抵抗器、２６
は前記第３トランジスタ２０をオフさせるために必要な
電位のレベルアップ用のダイオード、２７は前記第２ト
ランジスタ１５の基準ベース電位を与える電源、２８は
前記第５及び第６トランジスタ１６．１７の共通ベース
電位を与える電源、２９は前記第１及び第２トランジス
タ１４．１５に電流を供給する定電流源である。
６．１７のベース電流を決める抵抗器、２４は前記第３
トランジスタ２０の電流を決める抵抗器、２５は前記第
４トランジスタ２１のベース電流を決める抵抗器、２６
は前記第３トランジスタ２０をオフさせるために必要な
電位のレベルアップ用のダイオード、２７は前記第２ト
ランジスタ１５の基準ベース電位を与える電源、２８は
前記第５及び第６トランジスタ１６．１７の共通ベース
電位を与える電源、２９は前記第１及び第２トランジス
タ１４．１５に電流を供給する定電流源である。
また、第３図は入力電圧と出力電圧との特性を示す図で
ある。
ある。
次に動作について説明する。
ここで、説明を簡単にするためトランジスタ１４と１５
．１６と１７および１８と１９のそれぞれのトランジス
タ構造が同じ場合について説明する。
．１６と１７および１８と１９のそれぞれのトランジス
タ構造が同じ場合について説明する。
まず、初期状態として第３トランジスタ２０がオン、入
力端子１の電位が第２トランジスタ１５のベース電位と
等しいときを設定する。
力端子１の電位が第２トランジスタ１５のベース電位と
等しいときを設定する。
この時、定電流源２９が電流■を供給するものであれば
、第１及び第２トランジスタ１４．１５のコレクタ電流
はベース電位が等しいので等しくＩ／２である。
、第１及び第２トランジスタ１４．１５のコレクタ電流
はベース電位が等しいので等しくＩ／２である。
次に、第８トランジスタ１８のコレクタ電流は、第７ト
ランジスタ１９とベース電位が等しいためＩ／２である
。
ランジスタ１９とベース電位が等しいためＩ／２である
。
この時、第３トランジスタ２０がオンのため第４トラン
ジスタ２１はオフ、第５トランジスタ１６はオンである
。
ジスタ２１はオフ、第５トランジスタ１６はオンである
。
また、第５及び第６トランジスタ１６．１７のコレクタ
電流はベース電位が等しいため同じである。
電流はベース電位が等しいため同じである。
よってＩ／４ずつ流れる。
すなわち第３トランジスタ２０のベース電流は（第１ト
ランジスタ１４のコレクタ電流）−（第６トランジスタ
１７のコレクタ電流）でＩ／４となり、第３トランジス
タ２０はオン状態で安定している。
ランジスタ１４のコレクタ電流）−（第６トランジスタ
１７のコレクタ電流）でＩ／４となり、第３トランジス
タ２０はオン状態で安定している。
次に入力端子１の電位を前の状態から上げていき、第１
トランジスタ１４のコレクタにＩ／３、第２トランジス
タ１５のコレクタに２／３・■流れるように入力端子１
の電位が印加されると、第８トランジスタ１９のコレク
タに２／３・Ｉの電流が流れ第８トランジスタ１８のコ
レクタにも２／３・■の電流が流れ、第６トランジスタ
１７のコレクタには１／３・■の電流が流れる。
トランジスタ１４のコレクタにＩ／３、第２トランジス
タ１５のコレクタに２／３・■流れるように入力端子１
の電位が印加されると、第８トランジスタ１９のコレク
タに２／３・Ｉの電流が流れ第８トランジスタ１８のコ
レクタにも２／３・■の電流が流れ、第６トランジスタ
１７のコレクタには１／３・■の電流が流れる。
すなわち、この時第６トランジスタ１１のコレクタ電流
と第１トランジスタ１４のコレクタ電流は丁度一致し、
第６トランジスタ１７は活性と飽和の中間の状態にある
と考えられる。
と第１トランジスタ１４のコレクタ電流は丁度一致し、
第６トランジスタ１７は活性と飽和の中間の状態にある
と考えられる。
入力端子１の電圧をさらに少し上げて第２トランジスタ
１５のコレクタ電流が（２／３Ｉ十α）、第１トランジ
スタ１４のコレクタ電流が（Ｉ／３−α）になると第６
トランジスタ１７は飽和するので第３トランジスタ２０
がオフしようとする。
１５のコレクタ電流が（２／３Ｉ十α）、第１トランジ
スタ１４のコレクタ電流が（Ｉ／３−α）になると第６
トランジスタ１７は飽和するので第３トランジスタ２０
がオフしようとする。
すると、出力端子１２の電位が上り、これが抵抗器２５
を介して第４トランジスタ２１のベースに加わるので、
第４トランジスタ２１がオンする。
を介して第４トランジスタ２１のベースに加わるので、
第４トランジスタ２１がオンする。
その結果、第５トランジスタ１６のベースが第４トラン
ジスタ２１を介して第２電位点、つまり電源１３．２８
の負極に接続されることになり、第５トランジスタ１６
がオフしようとする。
ジスタ２１を介して第２電位点、つまり電源１３．２８
の負極に接続されることになり、第５トランジスタ１６
がオフしようとする。
そのため第５トランジスタ１６のコレクタ電流が減少し
、第５及び第６トランジスタ１６．１７のコレクタ電流
の和が流れる第８トランジスタ１８のコレクタ電流は減
少し、これが原因となって第８及び第７トランジスタ１
８．１７のＶ。
、第５及び第６トランジスタ１６．１７のコレクタ電流
の和が流れる第８トランジスタ１８のコレクタ電流は減
少し、これが原因となって第８及び第７トランジスタ１
８．１７のＶ。
Ｃが下がり、遂に第３トランジスタ２０へのベース電流
が供給されなくなって第３トランジスタ２０はオフしで
しまう。
が供給されなくなって第３トランジスタ２０はオフしで
しまう。
このため、第４トランジスタ２１はオン、第５トランジ
スタ１６はオフする。
スタ１６はオフする。
このときの入力端子１の電圧が正方向しきい値電圧Ｖ
である。
である。
周知のようにダイオードの順方向電圧ｖＦは次のように
表わされる。
表わされる。
和電流、■、は順方向電流である。
よって、ここで、■、は第６トランジスタ１７のベース
電位である。
電位である。
さらに、入力端子１の電位を上げると第８及び第７トラ
ンジスタ１８．１７のｖｃＥはさらに低下するため第３
トランジスタ２０はオフのままである。
ンジスタ１８．１７のｖｃＥはさらに低下するため第３
トランジスタ２０はオフのままである。
次に、入力端子１の電位を下げていくと第１及び第２ト
ランジスタ１４．１５のベース電位が等しくなったとき
、第１及び第２トランジスタ１４゜１５のコレクタ電流
が等しく■／２になるため第６、第８、及び第７トラン
ジスタ１７，１８および１９のコレクタ電流等も等しく
なり、第８及び第６トランジスタ１８．１７のＶ。
ランジスタ１４．１５のベース電位が等しくなったとき
、第１及び第２トランジスタ１４゜１５のコレクタ電流
が等しく■／２になるため第６、第８、及び第７トラン
ジスタ１７，１８および１９のコレクタ電流等も等しく
なり、第８及び第６トランジスタ１８．１７のＶ。
Ｅは活性状態に入り第３トランジスタ２０をオンするに
必要な電位を与えるために第３トランジスタ２０はオン
しようとする。
必要な電位を与えるために第３トランジスタ２０はオン
しようとする。
すると第４トランジスタ２１がオフ、第５トランジスタ
１６がオンしようとするため第５トランジスタ１６を電
流が少し流れるので、第６トランジスタ１７のｖｃＥは
さらに上がるので正帰還がかかり第３トランジスタ２０
は完全にオンする。
１６がオンしようとするため第５トランジスタ１６を電
流が少し流れるので、第６トランジスタ１７のｖｃＥは
さらに上がるので正帰還がかかり第３トランジスタ２０
は完全にオンする。
そのため第４トランジスタ２１はオフ、第５トランジス
タ１６はオンしてしまう。
タ１６はオンしてしまう。
そして、第５及び第６トランジスタ１６．１７にそれぞ
れＩ／４ずつ流れるところで安定状態となる。
れＩ／４ずつ流れるところで安定状態となる。
この時の入力端子１の電圧が負方向しきい値電圧ＶＴで
ある。
ある。
すなわち、さらに入力端子１の電圧を下げても第３トラ
ンジスタ２０がオンするだけの電圧は常に供給されてい
るので第３トランジスタ２０はオンしたままである。
ンジスタ２０がオンするだけの電圧は常に供給されてい
るので第３トランジスタ２０はオンしたままである。
よってヒステリシス幅は
となる。
これらの関係を第３図に示す。なお、上記実施例ではト
ランジスタ１８と１９゜１４と１５．１６と１７それぞ
れの構造は同じであったが、面積比を変えることによっ
て所望のヒ以上詳細に説明したように、この発明はヒス
テリシス特性にトランジスタＰＮ接合に加わる順方向電
圧と電流の特性を用いているので、小ざなヒステリシス
幅も容易に精度よく設定できるほか、電源電圧の変動に
よる影響もなく、差動増幅器を構成するトランジスタの
面積比を変えることにより任意のヒステリシス電圧が得
られるもので、集積回路に適用してきわめて効果がある
ものである。
ランジスタ１８と１９゜１４と１５．１６と１７それぞ
れの構造は同じであったが、面積比を変えることによっ
て所望のヒ以上詳細に説明したように、この発明はヒス
テリシス特性にトランジスタＰＮ接合に加わる順方向電
圧と電流の特性を用いているので、小ざなヒステリシス
幅も容易に精度よく設定できるほか、電源電圧の変動に
よる影響もなく、差動増幅器を構成するトランジスタの
面積比を変えることにより任意のヒステリシス電圧が得
られるもので、集積回路に適用してきわめて効果がある
ものである。
第１図は従来のシュミット回路を示す回路図、第２図は
この発明の一実施例を示す回路図、第３図は入力電圧と
出力電圧との特性を示す図である。 図中、１は入力端子、１２は出力端子、１３は電源、１
４〜２１はトランジスタ、２２〜２５は抵抗器、２６は
ダイオード、２７．２８は電源、２９は定電流源である
。 なお、図中の同一符号は同一または相当部分を示す。
この発明の一実施例を示す回路図、第３図は入力電圧と
出力電圧との特性を示す図である。 図中、１は入力端子、１２は出力端子、１３は電源、１
４〜２１はトランジスタ、２２〜２５は抵抗器、２６は
ダイオード、２７．２８は電源、２９は定電流源である
。 なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- １ ベースに入力端子が接続され、エミッタが定電流源
を介して第１電位点に接続された第１導電形の第１トラ
ンジスタ、この第１トランジスタのエミッタにエミッタ
が接続され、ベースに所定電位が印加された第１導電形
の第２トランジスタ、ベースが上記第１トランジスタの
コレクタに接続され、コレクタが抵抗を介して上記第１
電位点、に接続されるとともに出力端子に接続され、エ
ミッタが第２電位点に接続された第２導電形の第３トラ
ンジスタ、この第３トランジスタのコレクタにベースが
接続され、エミッタが上記第２電位点に接続された第２
導電形の第４トランジスタ、ベースがこの第４トランジ
スタのコレクタに接続されるとともに所定電位点に接続
され、コレクタが上記第１電位点に接続された第２導電
形の第５トランジスタ、この第５トランジスタのエミッ
タにエミッタが接続され、上記第１トランジスタのコレ
クタにコレクタが接続され、ベースに所定電位が印加さ
れた第２導電形の第６トランジスタ、上記第２トランジ
スタのコレクタにコレクタ及びベースが接続され、上記
第２電位点にエミッタが接続された第２導電形の第７ト
ランジスタ、この第７トランジスタのベースにベースが
接続され、上記第５及び第６トランジスタのエミッタに
コレクタが接続され、上記第２電位点にエミッタが接続
された第８トランジスタを備えたシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54005896A JPS5923649B2 (ja) | 1979-01-19 | 1979-01-19 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54005896A JPS5923649B2 (ja) | 1979-01-19 | 1979-01-19 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597729A JPS5597729A (en) | 1980-07-25 |
| JPS5923649B2 true JPS5923649B2 (ja) | 1984-06-04 |
Family
ID=11623648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54005896A Expired JPS5923649B2 (ja) | 1979-01-19 | 1979-01-19 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923649B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136028U (ja) * | 1987-02-24 | 1988-09-07 |
-
1979
- 1979-01-19 JP JP54005896A patent/JPS5923649B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136028U (ja) * | 1987-02-24 | 1988-09-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5597729A (en) | 1980-07-25 |
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